TW201445698A - 半導體封裝、半導體封裝單元以及半導體封裝製造方法 - Google Patents

半導體封裝、半導體封裝單元以及半導體封裝製造方法 Download PDF

Info

Publication number
TW201445698A
TW201445698A TW103103431A TW103103431A TW201445698A TW 201445698 A TW201445698 A TW 201445698A TW 103103431 A TW103103431 A TW 103103431A TW 103103431 A TW103103431 A TW 103103431A TW 201445698 A TW201445698 A TW 201445698A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor wafer
layer
semiconductor package
wiring layer
Prior art date
Application number
TW103103431A
Other languages
English (en)
Other versions
TWI518874B (zh
Inventor
Yong-Tae Kwon
Jun-Kyu Lee
Original Assignee
Nepes Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nepes Co Ltd filed Critical Nepes Co Ltd
Publication of TW201445698A publication Critical patent/TW201445698A/zh
Application granted granted Critical
Publication of TWI518874B publication Critical patent/TWI518874B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本發明提出一種半導體封裝、一種半導體封裝單元以及半導體封裝製造方法。半導體封裝包括第一半導體晶片封裝以及第二半導體晶片封裝。第一半導體晶片封裝包括第一半導體晶片、用以固定第一半導體晶片之第一鑄模層以及電性連接至第一半導體晶片之外部的外部區域。第二半導體晶片封裝包括電性連接至第一半導體晶片之第二半導體晶片以及用以固定第二半導體晶片與外部端子而使得外部端子之部分裸露之第二鑄模層。

Description

半導體封裝、半導體封裝單元以及半導體封裝製造方法
本發明係有關於半導體封裝、半導體封裝單元以及半導體封裝製造方法。
這些年來，因為半導體製程技術的微縮以及功能性的多樣化，半導體元件之晶片大小漸漸減小並且電極接合墊間距(electrode pad pitches)也漸漸的越來越好。此外，隨著各種功能整合的加速，多種元件整合於其中之系統層次的封裝技術已經出現。系統層次的封裝技術轉換至三維堆疊技術以維持較短的信號傳輸距離，以便降低操作間的雜訊以及增進信號速度。
同時，能夠增進製造效率並且藉由堆疊許多半導體晶片的方式降低製造成本之堆疊型式的半導體封裝(如package on package,PoP)目前正在研究與發展。然而，一般堆疊型式的半導體封裝技術具有降低半導體封裝之總厚度的限制，例如，可能需要根據行動式產品之應用的模組以及規格而縮小半導體封裝之厚度。在常見的堆疊式封裝方法中，半導 體晶片使用密封膠分別黏於分離的封裝中且安置於基體上。因此，半導體封裝之總厚度根據半導體晶片模子的厚度而增加。
有鑑於此，韓國專利公開號2008-0022452(公佈於2008年3月11日)揭露了關於避免短路之堆疊式封裝方法，即使放置於下半部的半導體晶片封裝之厚度較厚。然而，此方法也不適用於降低半導體封裝之厚度。
所以，本發明係提供一半導體封裝、一半導體封裝單元以及半導體封裝製造方法。複數第一半導體晶片以一既定距離相間隔而黏於一平板，複數第二半導體晶片分別堆疊於上述第一半導體晶片上，使得上述第二半導體晶片電性連接至上述第一半導體晶片而結構因此緊密結合，以降低上述半導體封裝之總厚度。
本發明之其他方面將於以下說明中做部分闡述，且某部分係可由以下說明中清楚可得，或可由實做本發明而得。
根據本發明之一實施例，一種半導體封裝，包括：一第一半導體晶片封裝，包括一第一半導體晶片、用以固定上述第一半導體晶片之一第一鑄模層以及電性連接至上述第一半導體晶片之外部的一外部區域；以及一第二半導體晶片包括電性連接至上述第一半導體晶片之一第二半導體晶片以及用以固定上述第二半導體晶片與一外部端子而使得上述外部端子之一部分裸露之一第二鑄模層。
上述外部端子包括一銲錫球。
上述外部端子之高度係高於上述第二半導體晶片之高度。
上述第一鑄模層固定上述第一半導體晶片，使得上述第一半導體晶片之一表面係為裸露，其中上述第一半導體晶片封裝更包括一佈線層，上述佈線層連接至上述第一半導體晶片之裸露的上述表面之一第一信號接合墊，以及其中上述外部端子突起而使得上述外部端子係電性連接至上述佈線層之一邊之一裸露部分，上述佈線層係延伸至上述第一半導體晶片之一外部區域。
上述第二半導體晶片封裝更包括突起的一連接端子，使得上述連接端子電性連接至位於上述第二半導體晶片之一表面之一第二信號接合墊、上述連接端子連接到連接至上述第一信號接合墊之上述佈線層之另一邊以及上述第二鑄模層固定上述第二半導體晶片以及上述外部端子而使得上述外部端子之一部分裸露。
上述佈線層包括：一第一絕緣層，形成於上述第一半導體晶片，使得上述第一信號接合墊裸露；一佈線圖層，用以將上述佈線圖層之一邊電性連接至裸露之上述第一信號接合墊，而上述佈線圖層之另一邊堆疊於上述第一半導體晶片之上述外部區域之上述第一絕緣層上；以及一第二絕緣層，堆疊於上述第一絕緣層以及上述佈線圖層之上，使得上述佈線圖層之一邊以及另一邊的一部份裸露。
上述外部端子係連接至上述佈線圖層之裸露的另一邊，且上述連接端子係連接至上述佈線圖層之裸露的另一 邊。
上述第一半導體晶片封裝更包括一支撐架，上述支撐架具有一孔洞，其中上述第一半導體晶片安置於上述孔洞中。
上述支撐架包括一電路，上述電路形成於上述支撐架之單或雙面。
上述第一鑄模層以及上述第二鑄模層係為相同材料，上述第一半導體晶片係經由上述第一鑄模層與上述支撐架結合在一起，上述第二半導體晶片係經由上述第二鑄模層與上述外部端子結合在一起。
上述第一半導體晶片之主動表面係面對上述第二半導體晶片之主動表面。
上述第一鑄模層以及上述第二鑄模層之一或多者係為平坦化，使得上述第一半導體晶片以及上述第二半導體晶片之一或多非主動表面係為裸露。
根據本發明之另一實施例，一半導體封裝單元包括包括二或多半導體封裝之一堆疊，上述半導體封裝包括上述半導體封裝。
堆疊之相互電性連結之上述半導體封裝之任一者包括：一支撐架，包括一孔洞，其中上述第一半導體晶片係安置於上述孔洞中；以及一導電柱，貫穿上述支撐架，上述導電柱充滿上述支撐架之所有孔洞，或電鍍於孔洞之壁面，上述導電柱係垂直連接至上述外部端子，其中裸露於上述半導體封裝之一上部份之一半導體封裝之一外部端子係連接至裸露於一 下部分之一半導體封裝之一導電柱。
根據本發明之另一實施例，一種半導體封裝製造 方法，包括：形成一第一鑄模層以固定複數第一半導體晶片；形成複數外部端子，上述外部端子分別耦接至位於上述第一半導體晶片之外部區域之上述第一半導體晶片；以及形成第二鑄模層以固定複數第二半導體晶片分別連接至上述第一半導體晶片以及上述外部端子，使得上述外部端子之部分裸露。
上述第一鑄模層固定上述第一半導體晶片，使得 相距一既定長度之上述第一半導體晶片之一表面裸露，其中上述半導體封裝製造方法更包括形成一佈線層，使得在上述第一鑄模層形成之後，上述佈線層電性連接至放置於上述第一半導體晶片之裸露的複數表面上之複數第一信號接合墊。
上述形成上述佈線層步驟包括：形成一第一絕緣 層於上述第一半導體之內部區域以及外部區域中，使得第一信號接合墊裸露；形成複數佈線圖層，使得上述佈線圖層之一邊電性連接至裸露的上述第一信號接合墊，上述佈線圖層之另一邊延伸至上述第一半導體晶圓之外部區域之上述第一絕緣層；以及堆疊一第二絕緣層於上述第一絕緣層以及上述佈線圖層，使得上述佈線圖層之一邊以及上述佈線圖層之另一邊之部分裸露。
上述外部端子分別連接至上述佈線圖層之裸露的 另一邊，其中上述半導體封裝製造方法更包括覆晶式安裝複數連接端子至上述佈線圖層之裸露的一邊，於上述形成上述外部端子之後，分別安裝上述第二半導體晶片於上述第一半導體晶 片上。
上述第二半導體晶片之每一者之主動表面係面對上述第一半導體晶片之每一者之主動表面。
上述形成上述第一鑄模層包括：分別形成複數孔洞於複數支撐架中，其中上述第一半導體晶片係安裝於上述孔洞中；將一第一載體基板黏接至上述支撐架；分別安裝上述第一半導體晶片於上述孔洞中；形成上述第一鑄模層；以及移除上述第一載體基板。
上述半導體封裝製造方法更包括分別形成複數穿孔於上述支撐架中；以及經由將複數導電柱填滿上述穿孔或電鍍上述導電柱於上述穿孔之壁面以形成分別電性連接至上述外部端子之上述導電柱。
上述外部端子之每一者包括一銲錫球，當形成上述外部端子時，上述外部端子之高度係高於上述第二半導體晶片之高度。
上述半導體封裝製造方法更包括平坦化上述第一鑄模層以及上述第二鑄模層之一或多者，使得上述第一半導體晶片以及上述第二半導體晶片之非主動表面之一或多者裸露。
100‧‧‧第一平板
200‧‧‧第二平板
300‧‧‧半導體封裝
301‧‧‧第一半導體晶片封裝
302‧‧‧第二半導體晶片封裝
10‧‧‧支撐架
20‧‧‧第一半導體晶片
20a‧‧‧第一主動表面
22‧‧‧第一信號接合墊
30‧‧‧第一鑄模層
40‧‧‧佈線層
41‧‧‧第一絕緣層
42‧‧‧佈線圖層
43‧‧‧第二絕緣層
50‧‧‧外部端子
60‧‧‧第二半導體晶片
60a‧‧‧第二主動表面
62‧‧‧第二信號接合墊
63‧‧‧接合墊
65‧‧‧連接端子
70‧‧‧第二鑄模層
81‧‧‧第一導電柱
82‧‧‧第二導電柱
2‧‧‧第一載體基板
4‧‧‧第二載體基板
7‧‧‧基體
8‧‧‧導體層
H1‧‧‧孔洞
H1、H2‧‧‧高度
S1、S2‧‧‧空間
第1圖係顯示根據本發明之一實施例所述之安置於基體的半導體封裝之結構之剖面圖；第2A-2J圖係顯示製造第1圖之半導體封裝製造方法的剖面圖； 第3圖係顯示包括於第1圖之半導體封裝的半導體晶片之一表面被裸露的結構之剖面圖；第4圖係顯示藉由移除第1圖之半導體封裝之支撐架的結構之剖面圖；第5圖係顯示具有包括第1圖之半導體封裝之複數半導體封裝之堆疊結構之半導體封裝單元的剖面圖；以及第6A-6E圖係顯示導電柱提供於第5圖之半導體封裝單元之半導體封裝製造方法之剖面圖。
閱讀時本發明之詳細實施例時，其範例係顯示於附圖中。以下的實施例係為範例，因此本發明將會徹底且完整得傳達本發明在其技術領域範圍內之內容。本說明書體現餘各種不同形式而不以任何型式限定於此。圖式中，薄層(層與圖案)之厚度以及區域將被誇張化以期清楚呈現。此外，要知道當薄層(層與圖案)稱為「上」、「在上」、「在下」、「在...之下」或「在一表面上」時，在此代表另一薄層(層與圖案)可與其他薄層(層與圖案)或中介薄層(層與圖案)相結合。此外，空間相關詞彙，如「在下」、「下」、「在上」或「上」，在此用以描述一元件與其他元件於圖式中之關係。要知道，空間相關詞彙用以環繞元件不同方向，除了描繪於圖式中的方向以及並未使用「上」以及「下」於實際使用中所指定的方向。也就是，元件可指向另一方向且空間相關詞彙可根據實際使用上元件之方向而做解釋。
第1圖係顯示根據本發明之一實施例所述之安置 於基體的半導體封裝之結構之剖面圖。
參照第1圖，根據本發明之一實施例，半導體封裝 300包括第一半導體晶片封裝301以及第二半導體晶片封裝302，其中第二半導體晶片封裝302放置於第一半導體晶片封裝301之下。
第一半導體晶片封裝301包括第一半導體晶片 20、提供放置第一半導體晶片20之孔洞的支撐架10、用以封裝第一半導體晶片20而使第一半導體晶片20之一表面裸露之第一鑄模層30、電性連接放置於第一半導體晶片20之裸露表面上之第一信號接合墊22之佈線層40、以及突出之外部端子50，使得外部端子50電性連接到延伸至第一半導體晶片20之外側部分之佈線層40之一邊。佈線層40包括第一絕緣層41、佈線圖層42以及第二絕緣層43，第一半導體晶片封裝301以及第二半導體晶片封裝302連接至佈線層40以形成扇出結構。
此外，第二半導體晶片封裝302包括第二半導體晶 片60、電性連接至放置於第二半導體晶片60之表面之第二信號接合墊62且連接到連接至第一信號接合墊22之佈線層40之另一邊的突出之連接端子65、以及用以將第二半導體晶片60以及外部端子50黏住使得外部端子50之下半部裸露之第二鑄模層70。
其中，第一半導體晶片20以及第二半導體晶片60 之表面係為面對面之第一主動表面20a以及第二主動表面60a。第一半導體晶片以及第二半導體晶片60之大小與厚度可為相同或不同，第一半導體晶片20以及第二半導體晶片60包括 記憶體晶片或邏輯晶片。記憶體晶片可包括，例如動態存取記憶體(DRAM)、靜態存取記憶體(SRAM)、快閃式記憶體(flash)、相位變化記憶體(PRAM)、電阻式記憶體(ReRAM)、鐵電材料記憶體(FeRAM)或磁性隨機存取記憶體(MRAM)。 邏輯晶片可為一控制器，用以控制記憶體晶片。例如，第一半導體晶片20可實現為邏輯晶片，第二半導體晶片60可實現為記憶體晶片，反之亦然。
半導體封裝300的放置使得外部端子50電性連接 至基體7之導體層8。下文中，半導體封裝製造方法300會參考第2A-2J圖。
第2A-2J圖係顯示製造第1圖之半導體封裝製造方 法300的剖面圖。
參考第2A圖，複數孔洞H1形成於支撐架10之中， 以嵌入二或以上之第一半導體晶片20。在此，支撐架10之厚度可等於或大於安置於孔洞H1之第一半導體晶片20之厚度。此外，可拋光支撐架10使得支撐架10具有較第一半導體晶片20更薄的厚度。支撐架10可於其一或二表面上設置一電路，可由如塑膠或聚合物樹脂之類的絕緣材料做成。絕緣材料包括，如矽、玻璃、陶瓷、塑膠、聚合物等等。此外，支撐架10可包括印刷電路板之基體。支撐架10可改進結構的穩定，以防以下所述之嵌板100的形變。孔洞H1可由如佈線、切割晶片、蝕刻、鑽洞或雷射移除的方式形成。第一半導體晶片20所放置之孔洞H1具有大於第一半導體晶片20之大小。藉由提供上述第一半導體晶片20所放置之孔洞H1支撐架10，可改進具有扇出結構之半 導體封裝之製造效率。此將根據以下後續程序予以描述。
然後參考第2B圖，第一載體基板2黏至支撐架10之 下表面，第一半導體晶片20安置於支撐架10之孔洞H1。第一載體基板2可藉由黏合構件包括液體黏著劑或黏著膠帶，黏至支撐架10。第一半導體晶片20可固定至第一載體基板2，使得第一主動表面20a具有面朝下之電路。提供於第一主動表面20a之第一信號接合墊22接觸第一載體基板2。隨後所述之第一載體基板2以及第二載體基板4包括矽、玻璃、陶瓷、塑膠、聚合物等等。此外，第一載體基板2以及第二載體基板4包括硬性材料，例如模壓材料、聚酰亞胺膠帶等等。
接著，參考第2C圖，形成用以形成支撐架10以及 第一半導體晶片20之第一鑄模層30。密封膠滲透入且充滿形成於第一半導體晶片20以及支撐架10之間的空間S1(如第2B圖所示)以及形成於支撐架10之間的空間S2(如第2B圖所示)，從而利用第一鑄模層30整合第一半導體晶片20以及支撐架10。黏著劑可包括一絕緣材料，如環氧模造物(epoxy molding compound,EMC)，以下所述之第一鑄模層30以及第二鑄模層70可由一方法，如印刷或模壓成形，而其上表面可經由平坦化過程而平坦化。
隨後，參考第2D圖，第一載體基板2係自支撐架10移除而製造第一平板100。第一半導體晶片20之第一主動表面20a以及支撐架10之下表面可藉由移除第一載體基板2而裸露。
接著，參考第2E圖以及第2F圖，翻轉第一平板100，第二載體基板4係黏至第一鑄模層30之下表面，且佈線層 40係形成於第一平板100之上，也就是第一半導體晶片20之裸露的第一主動表面20a以及支撐架10之上與第一鑄模層30。佈線層40包括第一絕緣層41、佈線圖層42以及第二絕緣層43。佈線層40可與預先生產的基板或經由壓縮、黏附或回流而黏至第一半導體晶片20、支撐架10以及第一鑄模層30。
對於第2E圖所示之佈線層40之鑄模，第一絕緣層 41係形成於第一半導體晶片20之內部區域(第一主動表面20a)以及外部區域(也就是支撐架10以及第一鑄模層30)，使得第一半導體晶片20之第一信號接合墊22之上表面裸露。
如第2F圖所示，佈線圖層42形成，以致於其一邊 電性連接至第一信號接合墊22而其另一邊延伸至第一半導體晶片20外部的外部區域之第一絕緣層41之上表面。在此，佈線圖層42可由許多方式形成，如沈積或電鍍。此外，佈線圖層42可由金屬材料形成，如銅、銅合金、鋁或鋁合金。佈線圖層42可小型化第一半導體晶片20之輸入以及輸出節點，並增加輸入以及輸出節點之數目。此外，佈線圖層42可用以實現扇出半導體封裝以及具有單層或多層結構。
此外，第二絕緣層43形成於佈線圖層42之上表 面，使得部分之佈線圖層42裸露。在此情況下，第二絕緣層43可形成於第一絕緣層41以及佈線圖層42之上表面，使得佈線圖層42之一邊連接至第一信號接合墊22之上表面，並且使得延伸至第一半導體晶片20之外部的外部區域之第一絕緣層41之上表面之部分佈線圖層42之另一邊裸露。
接著，參考第2G圖，外部端子50電性連接至佈線 層40。也就是，外部端子50突出使得外部端子50電性連接至佈線圖層42之另一邊的上表面。外部端子50可具有包括導電錫球之突起結構。此外，外部端子50可由具有包括銅、銅合金、鋁或鋁合金或其他導電材料之導電金屬材料的銲錫膏所形成。此外，外部端子50可承受表面處理，如有機鍍模或金屬電鍍以防其表面氧化。例如，有機鍍模可為有機銲錫保護鍍層以及金屬電鍍可利用金(Au)、鎳(Ni)、鉛(Pb)、銀(Ag)或其他。
接著，參考第2H圖，第二半導體晶片60係堆疊於 第一平板100之第一半導體晶片20之上表面，使得第二半導體晶片60電性連接至第一半導體晶片20。第二半導體晶片60可包括第二信號接合墊62、形成於第二信號接合墊62下方之接合墊63以及形成於第二信號接合墊62下方之連接端子65。連接端子65可突起，使得連接端子65係電性連接至第二信號接合墊62且具有包括錫球之突起結構。第二半導體晶片60以覆晶之方式安裝，使得連接端子65連接至佈線圖層45之一邊的上表面，而電性連接第一平板100之第一半導體晶片20至第二半導體晶片60。第二半導體晶片60可面朝下黏接，使得第二主動表面60a面朝下。
第一半導體晶片20之第一主動表面20a以及第二 半導體晶片60之第二主動表面60a之放置，使得其面對面。此放置方式降低第一半導體晶片20以及第二半導體晶片60之間的連接距離，因平衡的放置而降低半導體封裝300之厚度以及結構穩定度。此外，第一半導體晶片20經由佈線層40而電性連接至第二半導體晶片60，藉此形成扇出結構。
第一半導體晶片20以及第二半導體晶片60之大小 以及厚度可為相同或是不同，而第一半導體晶片20以及第二半導體晶片60包括一記憶體晶片或是邏輯晶片。記憶體晶片可包括動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃式記憶體(flash)、相位變化記憶體(PRAM)、電阻式記憶體(ReRAM)、鐵電材料記憶體(FeRAM)或磁性隨機存取記憶體(MRAM)。邏輯晶片可為控制器或控制記憶體晶片。
接著，參考第2I圖，第一平板100之整個上表面鑄 模成形，使得外部端子50之上表面之一部分裸露，以製造提供第二鑄模層70之第二平板200。在此情況下，外部端子50之高度可大於放置於佈線層40之第二半導體晶片60之高度。也就是，根據第二絕緣層43之表面，外部端子50之高度H1可大於第二半導體晶片60之高度H2。此原因係為儘管第二鑄模層70用以覆蓋第二半導體晶片60之上表面，外部端子50之上表面還是可以有效地裸露。
第二鑄模層70形塑第一平板100上之第二半導體 晶片60以及外部端子50，使得外部端子50之上表面裸露。密封膠注入且充滿由佈線層40以及第二半導體晶片60之間所形成空間S3(如第2H圖所示)、由第二半導體晶片60以及外部端子50之間所形成之空間S4(如第2H圖所示)以及由外部端子50之間所形成之空間S5(如第2H圖所示)，利用第二鑄模層70將第二半導體晶片60與外部端子50整合。因此，第二平板200可與第一平板100整合在一起。
第一鑄模層30以及第二鑄模層70可由相同材料組 成，藉此最小化熱形變且增進結構穩定性。根據本發明之另一實施例，第一鑄模層30以及第二鑄模層70可由不同材料形成。 此外，第一鑄模層30以及第二鑄模層70之厚度可為相同或不同，且可合適的選擇以避免考慮第一鑄模層30以及第二鑄模層70間與第一半導體封裝301以及第二半導體封裝302間之不同的熱膨脹係數(CTE)而產生之扭轉或彎曲。此外，第一鑄模層30以及第二鑄模層70可相互連接以形成整合結構(一體結構)而鑄模，使得佈線層40不會裸露。
接著，參考第2J圖，移除第二載體基板4後，堆疊 之第一半導體晶片20以及第二半導體晶片60分別為上部份與下部分之一體結構，其係根據半導體封裝300之切割流程所區分。切割流程可包括單片流程，單片流程係包括利用由鑽石、衝孔機(punch)或雷射形成之刀片所切割。
接著，如第1圖所示，半導體封裝300係安裝於基 體7，使得半導體封裝300之外部端子50電性連接至基體7之導電層8。
如上所述，根據本實施例，第二半導體晶片60係 以覆晶方式黏接於第一平板100時，第一半導體晶片20由密封膠封存，而非於另一封裝流程。此外，平板級的鑄模係利用密封膠執行，使得第二半導體晶片60被覆蓋，藉此有效地降低半導體封裝300之厚度。此外，第一半導體晶片20以及第二半導體晶片60之上結構以及下結構(垂直地)堆疊方式相類似，基於包括於半導體封裝300之第一半導體晶片20之連線端子65， 因而降低由外部環境所造成之熱形變的差異且增進結構穩定性。
第3圖係顯示包括於第1圖之半導體封裝的半導體 晶片之一表面被裸露的結構之剖面圖。第一半導體晶片20以及第二半導體晶片60大小以及厚度可為相同或不同，既定的大小以及厚度係列出以方便說明。
參考第3A圖，製造半導體封裝流程如第2A-2J圖所 示，平坦化第一鑄模層30以裸露第一半導體晶片20。第一鑄模層可利用磨平的方式(拋光)、回蝕(etch-back)或化學機械平坦化(chemical-mechanical planarization,CMP)來平坦化。
參考第3B圖，可平坦化第二鑄模層70以裸露第二 半導體晶片60。同時，外部端子50也可平坦化，使得外部端子50之平坦表面齊平第二半導體晶片60之平坦表面。
參考第3C圖，平坦化第一鑄模層30以及第二鑄模 層70以裸露第一半導體晶片20以及第二半導體晶片60，降低厚度且熱排放之半導體封裝300因而被製造。
此平坦化流程可執行於平板級，或在半導體封裝 300為一體之基礎上劃分之後。此外，在此情況下第一半導體晶片20之第一主動表面20a以及第二半導體晶片60之第二主動表面60a面對面，第一半導體晶片20之第一非主動表面20b以及第二半導體晶片60之第二非主動表面60b可經由平坦化之後而裸露。第一非主動表面20b以及第二非主動表面60b係為沒有電路形成之區域。
第4圖係顯示藉由移除第1圖之半導體封裝之支撐 架的結構之剖面圖。
參考第4圖，在第2A-2J圖所示之製造半導體封裝 流程中，半導體封裝300可不需支撐架10的情況下而製造。在此狀況下，基於包括於半導體封裝300之第一半導體晶片20之連接端子65，共享佈線層40之第一半導體晶圓20以及第二半導體晶圓60之上結構以及下結構係為相似，因而降低因外部環境所造成之熱形變之差異並增進結構穩定性。
第5圖係顯示具有包括第1圖之半導體封裝之複數 半導體封裝之堆疊結構之半導體封裝單元的剖面圖。第6A-6E圖係顯示導電柱提供於第5圖之半導體封裝單元之半導體封裝製造方法之剖面圖。
參考第5圖，半導體封裝單元中之包括半導體封裝 300之堆疊的二或多半導體封裝。個別的半導體封裝300包括穿過支撐架10之導電柱80，使得其互相電性連接。導電柱80的形成，使得支撐架10之穿孔H2(如第6A圖所示)被填滿或在穿孔H2之壁面鍍模。放置於半導體封裝300之上部份之第一鑄模層30可用以覆蓋第一導電柱81之上表面。放置於半導體封裝300之下部份之第一鑄模層30，係用以將第二導電柱82之上表面之一部分裸露而連接至形成於半導體封裝300上至第二導電柱82之外部端子50。
因此，堆疊之個別的半導體封裝300透過第一導電 柱81以及第二導電柱82，電性連接至佈線圖層42以及外部端子50。導電柱80可包括穿透電極，如直通矽晶穿孔(through silicon via,TSV)。利用導電柱80之半導體封裝300製造流程將 參考第6A-6E圖而詳述。與上述第2A-2J圖相同之描述將省略或簡述。
參考第6A圖，穿孔H2形成於支撐架10中，穿孔H2 可使得以下所述之導電柱80經由佈線層40而垂直連接至外部端子50。
接著，參考第6B圖，在導電柱80形成於穿孔H2之 後，支撐架10以及第一半導體晶片20被密封膠覆蓋以形成第一鑄模層30。因此，第一平板100製造完成。第一鑄模層30可使得導電柱80之上表面裸露。
接著，參考第6C-6D圖，翻轉第一平板100，佈線 層40包括形成於第一平板100之上的第一絕緣層41、佈線圖層42以及第二絕緣層43。導電柱80連接至佈線圖層42。
在外部端子50電性連接至佈線層40之後，第二半 導體晶片60堆疊於第一平板100之第一半導體晶片20上，而第二鑄模層70隨後形成。因此，第二平板200之製造完成，且第一平板100與第二平板200整合在一起。
隨後，參考第6E圖，形成為一體結構之堆疊的第 一半導體晶片20以及第二半導體晶片60，係基於半導體封裝300以切割流程劃分。半導體封裝300對應至第5圖所示之半導體封裝300之下半部。可以第6A-6E圖相同之製造方法來製造半導體封裝300之下半部，形成第一鑄模層30之流程可由覆蓋整個導電柱80之上表面之流程來取代。
從上述描述中可看出，根據本發明之一實施例，根據半導體封裝之半導體封裝單元以及半導體封裝製造方 法，間隔一既定距離之複數第一半導體晶片係形成於一平板，複數第二半導體晶片分別堆疊於第一半導體晶片上，使得第二半導體晶片墊性連接至第一半導體晶片，並使得結構因而形成，藉此降低半導體封裝之總厚度。
此外，基於第一半導體晶片以及第二半導體晶片間之連接端子，半導體晶片封裝結構之上部分以及下部分係為相同結構，藉此增進對抗熱形變之結構穩定性。
此外，第一半導體晶片以及第二半導體晶片係以其主動表面相互面對面之方式放置，藉此降低第一半導體晶片以及第二半導體晶片間之連線距離、降低半導體晶片之厚度以及因平衡放置而增進結構穩定性。
此外，平坦化鑄模層以裸露第一半導體晶片以及第二半導體晶片之至少一非主動表面，藉此實現薄的半導體封裝且實現熱排放。
儘管在此顯示以及描述本發明之一些實施例，但要知道該領域具有通常知識者知道這些實施例的改變並不背離本發明之原則與精神，本發明之範圍係定義於申請專利範圍。
300‧‧‧半導體封裝
301‧‧‧第一半導體晶片封裝
302‧‧‧第二半導體晶片封裝
10‧‧‧支撐架
20‧‧‧第一半導體晶片
20a‧‧‧第一主動表面
22‧‧‧第一信號接合墊
30‧‧‧第一鑄模層
40‧‧‧佈線層
41‧‧‧第一絕緣層
42‧‧‧佈線圖層
43‧‧‧第二絕緣層
50‧‧‧外部端子
60‧‧‧第二半導體晶片
60a‧‧‧第二主動表面
62‧‧‧第二信號接合墊
63‧‧‧接合墊
65‧‧‧連接端子
70‧‧‧第二鑄模層
7‧‧‧基體
8‧‧‧導體層

Claims (23)

  1. 一種半導體封裝，包括：一第一半導體晶片封裝，包括一第一半導體晶片、用以固定上述第一半導體晶片之一第一鑄模層以及電性連接至上述第一半導體晶片之外部的一外部區域；以及一第二半導體晶片封裝，包括電性連接至上述第一半導體晶片之一第二半導體晶片以及用以固定上述第二半導體晶片與一外部端子而使得上述外部端子之一部分裸露之一第二鑄模層。
  2. 如申請專利範圍第1項所述之半導體封裝，其中上述外部端子包括一銲錫球。
  3. 如申請專利範圍第1項所述之半導體封裝，其中上述外部端子之高度係高於上述第二半導體晶片之高度。
  4. 如申請專利範圍第1項所述之半導體封裝，其中上述第一鑄模層固定上述第一半導體晶片，使得上述第一半導體晶片之一表面係為裸露，其中上述第一半導體晶片封裝更包括一佈線層，上述佈線層連接至上述第一半導體晶片之裸露的上述表面之一第一信號接合墊，以及其中上述外部端子突起而使得上述外部端子係電性連接至上述佈線層之一邊之一裸露部分，上述佈線層係延伸至上述第一半導體晶片之一外部區域。
  5. 如申請專利範圍第4項所述之半導體封裝，其中上述第二半導體晶片封裝更包括突起的一連接端子，使得上述連接 端子電性連接至位於上述第二半導體晶片之一表面之一第二信號接合墊、上述連接端子連接到連接至上述第一信號接合墊之上述佈線層之另一邊以及上述第二鑄模層固定上述第二半導體晶片以及上述外部端子而使得上述外部端子之一部分裸露。
  6. 如申請專利範圍第4項所述之半導體封裝，其中上述佈線層包括：一第一絕緣層，形成於上述第一半導體晶片，使得上述第一信號接合墊裸露；一佈線圖層，用以將上述佈線圖層之一邊電性連接至裸露之上述第一信號接合墊，而上述佈線圖層之另一邊堆疊於上述第一半導體晶片之上述外部區域之上述第一絕緣層上；以及一第二絕緣層，堆疊於上述第一絕緣層以及上述佈線圖層之上，使得上述佈線圖層之一邊以及另一邊的一部份裸露。
  7. 如申請專利範圍第6項所述之半導體封裝，其中上述外部端子係連接至上述佈線圖層之裸露的另一邊，且上述連接端子係連接至上述佈線圖層之裸露的另一邊。
  8. 如申請專利範圍第1項所述之半導體封裝，其中上述第一半導體晶片封裝更包括一支撐架，上述支撐架具有一孔洞，其中上述第一半導體晶片安置於上述孔洞中。
  9. 如申請專利範圍第8項所述之半導體封裝，其中上述支撐架包括一電路，上述電路形成於上述支撐架之單或雙面。
  10. 如申請專利範圍第8項所述之半導體封裝，其中上述第一 鑄模層以及上述第二鑄模層係為相同材料，上述第一半導體晶片係經由上述第一鑄模層與上述支撐架結合在一起，上述第二半導體晶片係經由上述第二鑄模層與上述外部端子結合在一起。
  11. 如申請專利範圍第1項所述之半導體封裝，其中上述第一半導體晶片之主動表面係面對上述第二半導體晶片之主動表面。
  12. 如申請專利範圍第1項所述之半導體封裝，其中上述第一鑄模層以及上述第二鑄模層之一或多者係為平坦化，使得上述第一半導體晶片以及上述第二半導體晶片之一或多非主動表面係為裸露。
  13. 一半導體封裝單元，包括二或多半導體封裝之一堆疊，上述半導體封裝包括申請專利範圍第1-12項所述之半導體封裝。
  14. 如申請專利範圍第13項所述之半導體封裝，其中上述其中堆疊之相互電性連結之上述半導體封裝之任一者包括：一支撐架，包括一孔洞，其中上述第一半導體晶片係安置於上述孔洞中；以及一導電柱，貫穿上述支撐架，上述導電柱充滿上述支撐架之所有孔洞，或電鍍於孔洞之壁面，上述導電柱係垂直連接至上述外部端子，其中裸露於上述半導體封裝之一上部份之一半導體封裝之一外部端子係連接至裸露於一下部分之一半導體封裝之一導電柱。
  15. 一種半導體封裝製造方法，包括： 形成一第一鑄模層以固定複數第一半導體晶片；形成複數外部端子，上述外部端子分別耦接至位於上述第一半導體晶片之外部區域之上述第一半導體晶片；以及形成第二鑄模層以固定複數第二半導體晶片分別連接至上述第一半導體晶片以及上述外部端子，使得上述外部端子之部分裸露。
  16. 如申請專利範圍第15項所述之半導體封裝製造方法，其中上述第一鑄模層固定上述第一半導體晶片，使得相距一既定長度之上述第一半導體晶片之一表面裸露，其中上述半導體封裝製造方法更包括形成一佈線層，使得在上述第一鑄模層形成之後，上述佈線層電性連接至放置於上述第一半導體晶片之裸露的複數表面上之複數第一信號接合墊。
  17. 如申請專利範圍第16項所述之半導體封裝製造方法，其中上述形成上述佈線層步驟包括：形成一第一絕緣層於上述第一半導體之內部區域以及外部區域中，使得第一信號接合墊裸露；形成複數佈線圖層，使得上述佈線圖層之一邊電性連接至裸露的上述第一信號接合墊，上述佈線圖層之另一邊延伸至上述第一半導體晶圓之外部區域之上述第一絕緣層；以及堆疊一第二絕緣層於上述第一絕緣層以及上述佈線圖層，使得上述佈線圖層之一邊以及上述佈線圖層之另一邊之部分裸露。
  18. 如申請專利範圍第17項所述之半導體封裝製造方法，其中 上述外部端子分別連接至上述佈線圖層之裸露的另一邊，其中上述半導體封裝製造方法更包括覆晶式安裝複數連接端子至上述佈線圖層之裸露的一邊，於上述形成上述外部端子之後，分別安裝上述第二半導體晶片於上述第一半導體晶片上。
  19. 如申請專利範圍第15項所述之半導體封裝製造方法，其中上述第二半導體晶片之每一者之主動表面係面對上述第一半導體晶片之每一者之主動表面。
  20. 如申請專利範圍第15項所述之半導體封裝製造方法，其中上述形成上述第一鑄模層包括：分別形成複數孔洞於複數支撐架中，其中上述第一半導體晶片係安裝於上述孔洞中；將一第一載體基板黏接至上述支撐架；分別安裝上述第一半導體晶片於上述孔洞中；形成上述第一鑄模層；以及移除上述第一載體基板。
  21. 如申請專利範圍第20項所述之半導體封裝製造方法，更包括：分別形成複數穿孔於上述支撐架中；以及經由將複數導電柱填滿上述穿孔或電鍍上述導電柱於上述穿孔之壁面以形成分別電性連接至上述外部端子之上述導電柱。
  22. 如申請專利範圍第15項所述之半導體封裝製造方法，其中上述外部端子之每一者包括一銲錫球，當形成上述外部端 子時，上述外部端子之高度係高於上述第二半導體晶片之高度。
  23. 如申請專利範圍第15項所述之半導體封裝製造方法，更包括平坦化上述第一鑄模層以及上述第二鑄模層之一或多者，使得上述第一半導體晶片以及上述第二半導體晶片之非主動表面之一或多者裸露。
TW103103431A 2013-03-21 2014-01-29 半導體封裝、半導體封裝單元以及半導體封裝製造方法 TWI518874B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130030322A KR101494414B1 (ko) 2013-03-21 2013-03-21 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법

Publications (2)

Publication Number Publication Date
TW201445698A true TW201445698A (zh) 2014-12-01
TWI518874B TWI518874B (zh) 2016-01-21

Family

ID=51989880

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103103431A TWI518874B (zh) 2013-03-21 2014-01-29 半導體封裝、半導體封裝單元以及半導體封裝製造方法

Country Status (2)

Country Link
KR (1) KR101494414B1 (zh)
TW (1) TWI518874B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105938802A (zh) * 2015-03-05 2016-09-14 精工半导体有限公司 树脂密封型半导体装置及其制造方法
TWI707434B (zh) * 2014-12-11 2020-10-11 日商安靠科技日本公司 半導體封裝及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101872619B1 (ko) * 2016-11-17 2018-06-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101922885B1 (ko) 2017-12-22 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102318329B1 (ko) * 2019-11-20 2021-10-28 주식회사 에스에프에이반도체 반도체 패키지의 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US8247893B2 (en) * 2007-12-27 2012-08-21 Stats Chippac Ltd. Mountable integrated circuit package system with intra-stack encapsulation
US7964450B2 (en) * 2008-05-23 2011-06-21 Stats Chippac, Ltd. Wirebondless wafer level package with plated bumps and interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707434B (zh) * 2014-12-11 2020-10-11 日商安靠科技日本公司 半導體封裝及其製造方法
CN105938802A (zh) * 2015-03-05 2016-09-14 精工半导体有限公司 树脂密封型半导体装置及其制造方法
TWI681529B (zh) * 2015-03-05 2020-01-01 日商艾普凌科有限公司 樹脂密封型半導體裝置及其製造方法
CN105938802B (zh) * 2015-03-05 2020-09-25 艾普凌科有限公司 树脂密封型半导体装置及其制造方法

Also Published As

Publication number Publication date
TWI518874B (zh) 2016-01-21
KR101494414B1 (ko) 2015-02-17
KR20140115597A (ko) 2014-10-01

Similar Documents

Publication Publication Date Title
US11901258B2 (en) Iintegrated fan-out packages with embedded heat dissipation structure
TWI692030B (zh) 半導體封裝件及其製造方法
US10170458B2 (en) Manufacturing method of package-on-package structure
TWI714913B (zh) 封裝結構及其製造方法
TWI653711B (zh) 半導體封裝及其製造方法
TWI627716B (zh) 系統級封裝扇出堆疊架構及製程流程
TWI531044B (zh) 半導體封裝及其製造方法
JP4865197B2 (ja) 半導体装置およびその製造方法
US8786070B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
JP4742079B2 (ja) ウェハレベルのシステムインパッケージ及びその製造方法
TWI460845B (zh) 具有區域陣列單元連接器之可堆疊模製微電子封裝
JP5091221B2 (ja) 半導体装置
CN107871718A (zh) 半导体封装件及其形成方法
TW201806101A (zh) 封裝結構及其製造方法
TW201624641A (zh) 半導體封裝體
TWI518874B (zh) 半導體封裝、半導體封裝單元以及半導體封裝製造方法
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
TWI407540B (zh) 具矽通道之多晶片堆疊結構及其製法
US9299650B1 (en) Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
TWI602277B (zh) 封裝基板及其製作方法
JP5171726B2 (ja) 半導体装置
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
CN113410215B (zh) 半导体封装结构及其制备方法
KR20160017412A (ko) 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법
CN114628340A (zh) 电子封装件及其制法