KR20220107971A - 고성능 3d 수직 트랜지스터 디바이스 향상 설계 - Google Patents

고성능 3d 수직 트랜지스터 디바이스 향상 설계 Download PDF

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KR20220107971A
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channel
shell
forming
transistor
substrate
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마크 아이. 가드너
에이치. 짐 풀포드
Original Assignee
도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

마이크로 제조된 트랜지스터 디바이스는 반도체 기판 상에 전계 효과 트랜지스터의 2개 이상의 채널의 수직 스택을 포함한다. 각각의 채널은 반도체 기판의 표면에 대해 수직 전도성 경로를 갖는다. 채널들 중 적어도 하나의 채널은 코어 재료 주위에 형성된 셸을 포함하고, 셸은 에피택셜 재료를 포함한다. 수직 스택은 PMOS 전계 효과 트랜지스터를 위한 채널, 및 NMOS 전계 효과 트랜지스터를 위한 채널을 포함할 수 있다.

Description

고성능 3D 수직 트랜지스터 디바이스 향상 설계{HIGH PERFORMANCE 3D VERTICAL TRANSISTOR DEVICE ENHANCEMENT DESIGN}
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 번호 63/141,551(출원일: 2021년 1월 26일) 및 정규 출원 번호 17/490,182(출원일: 2021년 9월 30일)(이들 선출원 문헌은 전체 내용이 본 명세서에 참조로 병합됨)의 우선권의 이익을 주장한다.
기술 분야
본 발명은 반도체 디바이스, 트랜지스터, 및 집적 회로를 포함하는 마이크로전자 디바이스, 및 마이크로 제조 방법에 관한 것이다.
반도체 디바이스를 (특히 미시적 규모에서) 제조할 때 성막 증착, 에칭 마스크 생성, 패턴화, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정은 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로 마이크로 제조를 통해 트랜지스터는 활성 디바이스 평면 위에 형성되는 배선/금속화를 통해 일 평면에 생성되어, 2차원(2D) 회로 또는 2D 제조로 특성화되었다. 스케일링 노력에 의해 2D 회로에서 단위 면적당 트랜지스터의 수가 크게 증가하였지만, 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 더 큰 도전에 직면하고 있다. 반도체 디바이스 제조업체는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로의 요구를 표명했다.
제1 예시적인 양태는 트랜지스터 디바이스를 형성하는 방법으로서, 중간 층에 의해 분리된 복수의 반도체 채널 층을 포함하는 층 스택을 갖는 기판을 제공하는 단계; 복수의 반도체 채널 층 각각으로부터 복수의 코어 채널 구조를 형성하는 단계로서, 복수의 코어 채널 구조 각각은 기판의 표면에 대해 수직 전도성 경로를 갖고, 기판 상에 수직으로 적층되고 중간 층으로 형성된 격리 구조에 의해 분리된 제1 및 제2 코어 채널 구조를 포함하는, 복수의 코어 채널 구조를 형성하는 단계; 및 제1 에피택셜 셸이 제1 코어 채널 구조로부터 형성될 제1 트랜지스터를 위한 제1 트랜지스터 채널의 적어도 일부를 형성하도록 제1 코어 채널 구조 주위에 제1 에피택셜 셸을 형성하는 단계를 포함하는, 트랜지스터 디바이스를 형성하는 방법이다.
제2 예시적인 양태는 제1 트랜지스터를 완성하기 위해 제1 에피택셜 셸 상에 제1 소스/드레인(S/D) 영역 및 제1 게이트 구조를 형성하는 단계; 및 기판 상의 제1 트랜지스터와 수직으로 적층된 제2 트랜지스터를 완성하기 위해 코어 채널 구조들 중 제2 코어 채널 구조 상에 제2 S/D 영역 및 제2 게이트 구조를 형성하는 단계로서, 제1 트랜지스터의 제1 트랜지스터 채널은 제1 에피택셜 셸을 포함하고, 제2 트랜지스터의 제2 트랜지스터 채널은 제2 코어 채널 구조로 이루어진, 제2 S/D 영역 및 제2 게이트 구조를 형성하는 단계를 포함한다.
제3 예시적인 양태에서, 제1 에피택셜 셸을 형성하는 단계는 제1 및 제2 트랜지스터가 동일한 전도성 유형을 갖도록 제1 코어 채널 구조와 동일한 재료로 제2 에피택셜 셸을 형성하는 단계를 포함한다.
제4 예시적인 양태에서, 제1 에피택셜 셸을 형성하는 단계는 제1 및 제2 트랜지스터가 상이한 전도성 유형을 갖도록 제1 코어 채널 구조와 상이한 재료로 제2 에피택셜 셸을 형성하는 단계를 포함한다.
제5 예시적인 양태는 제2 에피택셜 셸이 제2 코어 채널 구조로부터 형성될 제2 트랜지스터를 위한 제2 트랜지스터 채널의 적어도 일부를 형성하도록 코어 채널 구조들 중 제2 코어 채널 구조 주위에 제2 에피택셜 셸을 형성하는 단계; 및 제1 및 제2 각각의 트랜지스터를 완성하기 위해 제1 및 제2 에피택셜 셸 각각 상에 제1 소스/드레인(S/D) 영역 및 게이트 구조를 형성하는 단계를 더 포함한다.
제6 예시적인 양태에서, 제2 에피택셜 셸을 형성하는 단계는 제1 및 제2 트랜지스터가 동일한 전도성 유형을 갖도록 제1 에피택셜 셸과 동일한 재료로 제2 에피택셜 셸을 형성하는 단계를 포함한다.
제7 예시적인 양태에서, 제2 에피택셜 셸을 형성하는 단계는 제1 및 제2 트랜지스터가 상이한 전도성 유형을 갖도록 제1 에피택셜 셸과 상이한 재료로 제2 에피택셜 셸을 형성하는 단계를 포함한다.
제8 예시적인 양태에서, 층 스택을 갖는 기판을 제공하는 단계는 기판 상에 복수의 반도체 채널 층 중 제1 반도체 채널 층을 에피택셜 성장시키는 단계; 제1 반도체 채널 층들 상에 중간 층을 에피택셜 성장시키는 단계; 및 중간 층 상에 복수의 반도체 채널 층 중 반도체 채널 층을 에피택셜 성장시키는 단계를 포함한다.
제9 예시적인 양태는 중간 층을 유전체 재료로 대체하여 격리 구조를 형성하는 단계를 더 포함한다.
제10 예시적인 양태에서, 층 스택을 갖는 기판을 제공하는 단계는 제1 기판의 제1 절연 층 상에 형성된 복수의 반도체 채널 층 중 제1 반도체 채널 층을 갖는 제1 기판을 제공하는 단계; 제2 기판의 제2 절연 층 상에 형성된 복수의 반도체 채널 층 중 제2 반도체 채널 층을 갖는 제2 기판을 제공하는 단계; 및 제1 절연 층을 제2 절연 층에 웨이퍼 접합하여, 중간 층을 형성하는 접합된 제1 및 제2 절연 층에 의해 분리된 복수의 반도체 채널 층을 포함하는 층 스택을 갖는 결합된 기판을 형성하는 단계를 포함한다.
제11 예시적인 양태에서, 기판을 제공하는 단계는 각각의 중간 층에 의해 서로 분리된 다수의 반도체 채널 층을 포함하는 층 스택을 갖는 기판을 제공하는 단계를 포함하고; 복수의 코어 채널 구조를 형성하는 단계는 다수의 반도체 채널 층으로부터 다수의 코어 채널 구조를 각각 형성하는 단계를 포함하고, 다수의 코어 채널 구조 각각은 기판의 표면에 대해 수직 전도성 경로를 갖고, 기판 상에 수직으로 적층되고 각각의 중간 층으로 형성된 격리 구조에 의해 분리된 제1 및 제2 코어 채널 구조 및 적어도 하나의 제3 채널 구조를 포함하고, 각각의 격리 구조는 중간 층을 대체하는 대체 절연 재료 또는 웨이퍼 접합 계면으로 형성된다.
제12 예시적인 양태는 트랜지스터 디바이스를 마이크로 제조하는 방법으로서, 층 스택으로부터 기판 상에 채널 구조를 형성하는 단계로서, 채널 구조 각각은 기판의 표면에 대해 수직 전도성 경로를 갖고, 채널 구조는 2개 이상의 레벨의 채널 구조의 수직 스택을 포함하는, 채널 구조를 형성하는 단계; 및 각각의 셸이 채널 구조의 레벨들 중 적어도 하나의 레벨에 형성될 대응하는 트랜지스터의 각 트랜지스터 채널의 일부가 되도록 에피택셜 성장에 의해 채널 구조의 레벨들 중 적어도 하나의 레벨에서 채널 구조 주위에 셸을 형성하는 단계를 포함하는, 트랜지스터 디바이스를 마이크로 제조하는 방법이다.
제13 예시적인 양태에서, 셸을 형성하는 단계는 채널 구조의 하나 이상의 제2 레벨을 드러내면서 유전체로 채널 구조의 하나 이상의 제1 레벨을 덮는 단계; 및 채널 구조의 하나 이상의 제2 레벨로부터 각각의 덮이지 않은 채널 구조 주위에 제1 셸로서 셸을 형성하는 단계로서, 제1 셸 각각은 에피택셜 성장에 의해 형성되고, 형성될 대응하는 트랜지스터를 위한 트랜지스터 채널 구조의 일부인, 셸을 형성하는 단계를 포함한다.
제14 예시적인 양태는 채널 구조의 하나 이상의 제1 레벨을 드러내면서 제1 셸을 덮는 단계; 및 채널 구조의 하나 이상의 제1 레벨로부터 덮이지 않은 채널 구조 주위에 제2 셸을 형성하는 단계로서, 제2 셸 각각은 에피택셜 성장에 의해 형성되고, 형성될 대응하는 트랜지스터를 위한 각각의 트랜지스터 채널 구조의 일부인, 제2 셸을 형성하는 단계를 더 포함한다.
제15 예시적인 양태에서, 셸을 형성하는 단계는 셸 각각이 형성될 대응하는 트랜지스터의 각각의 트랜지스터 채널의 일부가 되도록 에피택셜 성장에 의해 채널 구조의 각각의 레벨에서 각각의 채널 구조 주위에 셸을 형성하는 단계; 채널 구조의 하나 이상의 제2 레벨을 드러내면서 유전체로 채널 구조의 하나 이상의 제1 레벨을 덮는 단계; 및 채널 구조의 하나 이상의 제2 레벨의 채널 구조로부터 셸을 제거하는 단계를 포함한다.
제16 예시적인 양태는 에피택셜 성장과 2개 이상의 웨이퍼 접합 중 적어도 하나에 의해 층 스택을 형성하는 단계를 더 포함한다.
제17 예시적인 양태는 마이크로 제조된 트랜지스터 디바이스로서, 반도체 기판 상의 전계 효과 트랜지스터의 2개 이상의 채널의 수직 스택을 포함하고, 채널 각각은 반도체 기판의 표면에 대해 수직 전도성 경로를 갖고, 채널들 중 적어도 하나의 채널은 코어 재료 주위에 형성된 셸을 포함하고, 셸은 에피택셜 재료를 포함하는, 마이크로 제조된 트랜지스터 디바이스이다.
제18 예시적인 양태에서, 채널 각각은 코어 재료 주위에 형성된 셸을 포함하고, 셸 각각은 에피택셜 재료를 포함한다.
제19 예시적인 양태에서, 수직 스택의 2개 이상의 채널은 격리부에 의해 서로 분리된다.
제20 예시적인 양태에서, 수직 스택은 PMOS 전계 효과 트랜지스터를 위한 채널, 및 NMOS 전계 효과 트랜지스터를 위한 채널을 포함한다.
본 발명의 내용 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 신규한 양태를 나타내는 것이 아니라는 것이 주목된다. 대신에, 본 발명의 내용 란은 기존 기술과 상이한 실시형태 및 대응하는 신규한 점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 관해서는 아래에서 추가로 논의되는 본 발명의 상세한 설명 란 및 대응하는 도면을 참조하면 된다.
본 발명은 첨부된 도면과 관련하여 고려될 때 다음의 상세한 설명을 참조함으로써 더 잘 이해될 수 있으므로 본 발명의 보다 완전한 이해 및 본 발명에 수반되는 많은 장점은 쉽게 얻어질 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 예시적인 수직 전계 효과 트랜지스터의 절단도를 도시한다.
도 2는 도 1의 트랜지스터 스택의 상면도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 3h 및 도 3i는 본 발명의 일 실시형태에 따라 3D 트랜지스터 스택을 형성하기 위한 공정에서 중간 구조를 도시한다.
도 4는 본 발명의 다른 실시형태에 따라 3D 트랜지스터 스택을 형성하기 위한 공정에서 중간 구조를 도시한다.
도 5a, 도 5b, 도 5c 및 도 5d는 본 발명의 다른 실시형태에 따라 3D 트랜지스터 스택을 형성하기 위한 공정에서 중간 구조를 도시한다.
도 6a, 도 6b, 도 6c 도 6d, 도 6e, 도 6f 및 도 6g는 본 발명의 다른 실시형태에 따라 3D 트랜지스터 스택을 형성하기 위한 공정에서 중간 구조를 도시한다.
도 7은 도 29의 트랜지스터 스택의 상면도를 도시한다.
도 8은 다수의 웨이퍼로 형성된 3D 수직 전계 효과 트랜지스터 스택을 도시한다.
도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 도 9f 및 도 9g는 본 발명의 다른 실시형태에 따라 3D 트랜지스터 스택을 형성하기 위한 공정에서 중간 구조를 도시한다.
본 명세서에 설명된 상이한 단계의 논의 순서는 명확성을 위해 제시되었다. 일반적으로 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서에서 상이한 특징, 기술, 구성 등 각각이 본 명세서의 여러 곳에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되는 것으로 볼 수 있다.
2D 반도체 기술이 3 nm 노드, 아마도 2 nm 노드에 접근하고 있지만 3D 반도체 기술은 더 작은 설치 면적에 고성능을 제공한다. 다수의 디바이스의 3D 집적, 즉 수직 적층은 면적이 아니라 부피로 트랜지스터 밀도를 증가시켜 평면 디바이스에서 경험하는 스케일링 한계를 극복하는 것을 목표로 한다. 3D NAND의 채택으로 플래시 메모리 산업에서 디바이스 적층이 성공적으로 시연되고 구현되었지만 랜덤 논리 설계에 적용하는 것은 훨씬 더 어렵다. 논리 칩(CPU(중앙 처리 유닛), GPU(그래픽 처리 유닛), FPGA(전계 프로그래밍 가능 게이트 어레이), SoC(시스템온칩))에 대한 3D 집적이 추진되고 있다.
본 명세서의 기술은 에피택시에 의해 성장된 셸을 갖는 수직 채널 트랜지스터를 형성하기 위한 비용 효율적인 공정을 포함한다. 3D 트랜지스터를 위한 공통 반도체 코어에서 시작하여 에피택셜 재료가 선택적으로 수직으로 성장하여 최적의 재료 채널 형성을 생성한다. 이 기술은 수직으로 적층된 NMOS 및 PMOS 디바이스의 경우 재료 유형이 각 채널에 대해 다양할 수 있기 때문에 상당한 이동성 향상을 제공한다. 각 웨이퍼에 대해 3D 수직 나노시트를 성장시킨 후 2개 이상의 접합된 웨이퍼를 본 명세서에서 사용할 수 있다. 이것은 3D 트랜지스터를 패턴화하기 전에 360도 회전 대칭(즉, 정렬 공차에 대한 제한 없음)을 제공한다. 본 명세서의 기술은 3D 병렬 CMOS와 또한 CFET CMOS 설계 모두에 사용될 수 있다. 또한 병렬 및 CFET의 조합뿐만 아니라 수직 스택의 두 개의 트랜지스터 또는 많은 트랜지스터의 스택을 실현할 수 있다. 본 명세서에서 에피택셜 셸/코어는 각 구획의 디바이스 요구에 맞게 수직 채널의 구획을 맞춤화하는 데 사용될 수 있다. 실시예는 본 명세서에 개시된 많은 요소를 포함하지만 더 많은 조합도 가능하다. 본 명세서의 디바이스는 수직 나노시트에 대해 360도 채널이 형성되기 때문에 에피택셜 셸에 대해 두께 제한이 없다. 또한 이러한 기술을 통해 수직 채널의 구획들 간에 수직 확산을 강력히 차단하는 것이 가능하다.
에피택셜(에피) 셸을 갖는 트랜지스터의 본 명세서의 기술은 많은 예시적인 실시형태를 포함한다. 이것은 낮은 비용으로 높은 밀도의 회로를 생산할 수 있게 한다. 3D 트랜지스터를 위한 공통 반도체 코어로 시작하여 에피 셸(또는 에피 셸의 스택)을 선택적으로 (웨이퍼 표면에 대해) 수직으로 성장시켜 최적의 재료 채널 형성을 생성할 수 있다. 재료 유형이 NMOS 및 PMOS 디바이스에 최적화되어 있기 때문에 이는 상당한 이동성 향상을 제공할 수 있다. z 방향으로 이격된 수직 나노시트를 통해 확산의 차단 및 격리가 달성된다. 웨이퍼 스택들 간에 정확한 정렬을 사용하지 않고 360도 대칭(즉, 나노시트를 갖는 웨이퍼의 스택)이 달성된다.
도 1 및 도 2는 본 발명의 예시적인 양태에 따른 수직 3D 트랜지스터 스택의 일례를 도시한다. 도 1은 제1 재료를 갖는 하나의 에피택셜 셸 및 제2 재료를 갖는 다른 에피택셜 셸을 갖는 수직 전계 효과 트랜지스터의 절단도를 도시한다. 도 2는 도 1의 구조의 상면도이다. 예시적인 구조는 유전체 층(104)을 갖는 기판(102) 상에 2개의 인접한 수직 3D 트랜지스터 스택(101a 및 101b)을 포함한다. 도 1 및 도 2의 예에서, 스택(101a 및 101b) 각각은 동일한 구조를 갖는다. 설명의 목적을 위해, 트랜지스터 스택(101b)만을 설명한다.
도시된 바와 같이, 트랜지스터 스택(101b)은 수직 격리부(수직 확산 차단부로도 알려짐)(106)에 의해 분리된 하위 3D 수직 트랜지스터(103a) 및 상위 3D 수직 트랜지스터(103b)를 포함한다. 수직 격리부에 의해 분리된 추가 트랜지스터가 스택(101a 및/또는 101b)에 포함될 수 있다. 하위 트랜지스터(103a)는 수직 반도체 코어(채널 구조로도 알려짐)(202a), 에피택셜 셸(에피 셸로도 알려짐)(110), 소스/드레인 영역(S/D 영역으로도 알려짐)(124 및 126), 및 게이트 스택(128)을 포함한다. 수직 반도체 코어(202a) 및/또는 에피택셜 셸(110)은 S/D 영역(124 및 126) 사이에 (기판(102)의 표면에 대해) 수직 전류 경로를 제공하는 트랜지스터 채널의 역할을 한다. 아래에서 더 논의되는 바와 같이, 반도체 코어(202a)는 에피택셜 성장될 수 있다. 도 1 및 도 2의 실시형태에서, 게이트 스택(128)은 게이트 유전체(122) 및 게이트 전도체(123)를 포함한다. 임의의 알려진 유전체 및 전도체 재료가 게이트 스택(128)에 사용될 수 있고, 추가적인 게이트 스택 층이 게이트 스택(128)에 포함될 수 있다.
상위 트랜지스터(103b)는 유사하게 수직 반도체 코어(306), 에피 셸(108), S/D 영역(114 및 116), 및 게이트 스택(118)을 포함한다. 수직 반도체 코어(306) 및/또는 에피택셜 셸(108)은 S/D 영역(114 및 116) 사이에 (기판(102)의 표면에 대해) 수직 전류 경로를 제공하는 트랜지스터 채널의 역할을 한다. 반도체 코어(306)는 에피택셜 성장될 수 있고, 게이트 스택(118)은 게이트 유전체(112) 및 게이트 전도체(113)를 포함한다. 임의의 적절한 유전체 및 전도체 재료가 게이트 스택(128)에 사용될 수 있고, 추가적인 게이트 스택 층이 게이트 스택(128)에 포함될 수 있다. 또한, 수직 격리부(106)에는 임의의 적절한 유전체가 사용될 수 있다.
하위 3D 수직 트랜지스터(103a)와 상위 3D 수직 트랜지스터(103b)는 동일하거나 다른 유형일 수 있다. 즉, 수직 3D 트랜지스터 스택(101b)은 모두 PMOS인 디바이스, 모두 NMOS인 디바이스, 또는 PMOS와 NMOS 디바이스의 혼합을 포함할 수 있다. 도 1 및 도 2의 실시예는 에피 셸을 각각 포함하는 하위 3D 수직 트랜지스터(103a)와 상위 3D 수직 트랜지스터(103b)를 도시하지만, 이들 트랜지스터 중 하나는 에피 셸이 없고, 반도체 코어(202a 또는 306)를 트랜지스터 채널로 사용할 수 있다. 즉, 수직 3D 트랜지스터 스택(101b)은 에피 셸을 각각 갖는 복수의 트랜지스터를 포함할 수 있고 또는 에피 셸이 있거나 없는 트랜지스터의 혼합을 포함할 수 있다.
위에서 언급한 바와 같이 수직 반도체 코어(202a, 306)와 에피 셸(110, 108)은 에피택셜 성장될 수 있다. 에피 재료는 코어 에피 또는 셸 에피에 대해 본 명세서에서 사용될 수 있는 주기율표의 (III족, IV족, 및 V족의) 12개 원소 중 임의의 것 및 이들의 임의의 조합일 수 있다. III족은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)을 포함한다. IV족은 탄소(C), 실리콘(Si), 게르마늄(Ge), 및 주석(Sn)을 포함한다. V족은 질소(N), 인(P), 비소(As) 및 안티몬(Sb)을 포함한다. 독립형 에피 코어 또는 에피 코어에서 성장된 셸은 예를 들어 Si, SixCy, Ge, SixGey, GexSny를 포함할 수 있다(추가로 IV 열은 에피 성장된 IV 열에 2개의 요소를 포함할 수 있고, 실시예는 에피 코어 또는 에피 셸에 대해 SiC, SiGe, GeSn, GeC, SnC, SiSn이다).
에피 코어에서 일부 에피 스택의 예는 (1) Si, Six1Gex1, Ge; (2) Six1Geyx, Si; (3) Si, SiC; (4) Ge, GexSny; (5) Si, SixGey, GaB; 및 (6) Si, Six, Gey, GaN을 포함한다. 다른 에피 코어 또는 에피 셸은, (코어 또는 에피 셸로서) 인시츄(in-situ) 에피 도핑되거나 또는 III 열 또는 IV 열과 V 열이 결합된 것, 실시예로서, SiAs, SiP, SiSb, SiIn, SiGa, SiB, SiGaB, GeAs, GeP, GeSb, GeIn, GeB, SiCAs, SiCP, SiCAs, SiCSb, SiCIn, SiCB, 또한, As, P, Sb, In, Ga, B로 인시츄 도핑된 GexSny로 도핑될 수 있는 수직 나노시트 층이다. Si 및 Ge 코어와 함께 사용될 수 있는 다른 에피 셸은 전이 에피 층을 사용하는 (III, V의 쌍을 사용하는) GaAs, InP, GaP, GaN, InGaAs를 포함한다. 본 명세서에서 주어진 에피 셸/코어 에피 셸을 사용하여 디바이스 요구 사항에 맞게 각 적층 채널을 맞춤화할 수 있다는 것이 주목된다. 표시된 12개의 원소로 나열된 것이 모든 조합인 것은 아니다. 이해될 수 있는 바와 같이, 다른 조합이 본 명세서에서 고려된다.
본 명세서에서 사용된 유전체는 일반적으로 이산화규소와 같은 산화물이다. 본 명세서에 사용된 디바이스 영역들 사이의 수직 격리부는 유전체이다. 디바이스 치수가 중요한 일부 경우에는 고유전율 유전체가 사용될 수 있다. 고유전율 유전체의 예로는 산질화물, 이산화 하프늄, 규산 하프늄, 규산 지르코늄 및 이산화 지르코늄이 있다.
채널 코어(202a, 306)는 상이한 유형의 디바이스에 유용한 상이한 형상 및 크기일 수 있다. 도 2는 유전체(150)(게이트 스택이 유전체(150)에 의해 덮여 있음) 내의 도 1의 트랜지스터 스택의 상면도를 도시한다. 본 명세서의 채널 코어(202a, 306)는 속이 비어 있고 금속으로 채워질 수 있고, 또는 실리콘 또는 에피택셜 재료일 수 있다. 또한 코어(202a, 306)의 수평 단면 형상은 도 2에 도시된 바와 같이 원형, 직사각형 또는 기타 형상일 수 있다. 각 코어(202a, 306)의 표면에는 에피 셸(108, 110)이 형성될 수 있다. 다른 디바이스 설계에 대해서는 다른 직경 또는 폭이 형성될 수 있다.
나머지 도면은 다양한 실시형태에 대한 5개의 예시적인 흐름, 즉 공정 흐름 A, 공정 흐름 B, 공정 흐름 C, 공정 흐름 D 및 공정 흐름 E를 포함한다.
일 실시형태에서, 3D 수직 나노시트 디바이스는 수직 3D 트랜지스터 스택 상에 하나의 에피 셸로 형성될 수 있고, 여기서 하나의 다른 트랜지스터는 코어 에피 트랜지스터이다. 공정 흐름 A(도 3a 내지 도 3i)는 N=2 트랜지스터에서 수직 3D 트랜지스터 스택 상에 3D VFET 하나의 에피(에피택셜) 셸, 하나의 코어 에피 트랜지스터를 위한 구조를 형성하는 것을 보여준다. 시작 기판 또는 웨이퍼는 도 3a에 도시된 바와 같이 실리콘(102)/유전체(104)/실리콘(202) 웨이퍼일 수 있다. 도 3b에서, Si(202a)/SiGe(304)/Si(306)의 층상화된 에피택시 스택이 기판 또는 웨이퍼 상에 성장된다.
도 3a 내지 도 3i의 실시형태에서, 채널 구조는 층상화된 에피 스택으로부터 기판 또는 웨이퍼 상에 형성되고, 채널 구조는 기판의 표면에 대해 수직 전도성 경로를 갖는다. 채널 구조는 두 개 이상의 레벨의 채널 구조의 수직 스택을 포함한다. 포토레지스트 에칭 마스크(402)는 도 3c에 도시된 결과적인 채널 구조를 형성하기 위해 층 스택을 에칭하는 데 사용될 수 있다. 포토레지스트 에칭 마스크(402)는 필요에 따라 결과적인 수직 채널 코어의 측면을 따라 트랜지스터 구조를 수용하기 위해 원형, 정사각형, 직사각형, 또는 다른 형상의 매트릭스 패턴일 수 있다. 수직 채널 코어는 원통형 또는 직사각형 기둥(column) 형상을 취한다. 에칭 마스크(402)는 제거된 후 유전체 증착(502) 및 화학 기계적 평탄화(CMP)를 수행하여 도 3d의 구조를 제공할 수 있다. 도 3e에 도시된 바와 같이 스택의 SiGe 부분(304)을 유전체 재료로 대체함으로써 디바이스 구조 또는 요소를 격리하여 2개의 디바이스 실리콘 영역에 대한 수직 격리부(106)를 형성할 수 있다. 격리 영역을 형성하는 기술은 미국 특허 출원 번호 17/094,947(발명의 명칭: "Method of Making 3D Isolation", 출원일: 2020년 11월 11일, 전체 내용이 본 명세서에 참조로 병합됨)에 개시되어 있다.
도 3e는 3D 격리 단계를 통해 실리콘의 진성 코어(또는 P+ 또는 N+ 도핑된 코어)가 완료된 후의 공정 흐름을 도시한다. 유전체(802) 증착 후에 CMP가 뒤따르고 에치백 또는 제어된 깊이 에칭을 수행하여 도 3e의 구조를 제공하기 위해 상부 실리콘 영역(306)을 드러낸다. 유전체(802)는 수직 격리부(106)를 위한 재료와 상이한 재료일 수 있다. 그런 다음 SixGey 에피 셸(108)은 도 3g에 도시된 바와 같이 차후 PMOS 영역을 위해 상위 3D 수직 트랜지스터(덮이지 않은 반도체 부분(306))에서 성장된다. 에피 셸(108)은 덮이지 않은 반도체 부분(306)의 코어(306) 주위에 형성된다. 그런 다음 에피 셸은 도 3h에 도시된 바와 같이 SiGe 영역(108)을 보호하기 위해 선택성 유전체(1002) 증착 또는 성장에 의해 덮인다. 도 3i에서, 유전체(802)와 유전체(1002)가 제거된다. 이 시점에서, NMOS와 PMOS 트랜지스터의 스택을 형성하기 위해 수직 채널 영역과 S/D 영역의 두 가지 유형이 획득된다. 따라서, 도 3a 내지 도 3i의 실시형태에서, 하위 수직 트랜지스터는 반도체 코어(202a)를 트랜지스터 채널 구조로 사용하는 반면, 상위 수직 트랜지스터는 에피 셸(108)을 트랜지스터 채널 구조의 일부로 사용한다. S/D 영역과 게이트 스택은 도 1에 도시된 것과 유사한 완성된 트랜지스터를 제공하기 위해 반도체 코어(202a)와 에피 셸(108) 상에 형성될 수 있다.
공정 흐름 B는 N=2 트랜지스터에서 재료 1을 갖는 하나의 에피 셸(PMOS)과, 재료 2를 갖는 다른 에피 셸(NMOS)을 갖는 3D 수직 전계 효과 트랜지스터(3D VFET)를 제공한다. 공정 흐름(B)은 공정 흐름(A)과 유사한 방식으로 시작하지만 도 4에 도시된 바와 같은 추가 단계를 포함한다. 도 3a 내지 도 3h에 도시된 단계를 완료한 후, 유전체(802)가 제거된 후 도 4에 도시된 바와 같이 하위 NMOS 트랜지스터에 대한 흐름 채널의 하위 영역 주위에 형성된 Ge 또는 SiC의 에피 셸(110)이 형성된다. 유전체(1002)는 제거될 수 있고, NMOS 및 PMOS 게이트 전극 및 S/D 영역은 도 1에 도시된 바와 같이 수직 트랜지스터 스택을 형성하기 위해 완성될 수 있다.
공정 흐름 C(도 5a 내지 도 5d)는 PMOS만이 SixGey 에피 셸을 갖도록 일회용 SiGe 에피 셸을 사용하는 하나의 트랜지스터에 대해 하나의 에피 셸을 갖는 3D VFET를 보여준다. 공정 흐름 C는 공정 흐름 A와 유사한 방식으로 시작된다. 도 3a 내지 도 3h에 도시된 단계는 3D 격리부를 통해 실리콘의 진성 코어(또는 도핑된 코어)가 완성된 후 적층된 수직 흐름 채널을 제공한다. 도 5a에서, SiGe 에피 셸(108, 108a)은 NMOS 및 PMOS 영역 모두를 덮도록 흐름 채널 주위에 형성된다. SiGe 셸은 차후 단계에서 NMOS 영역에서 제거된다는 것이 주목된다. 도 5b에서, 유전체(1802) 증착은 하부 부분(PMOS 영역)을 덮는다. 도 5c에서, SixGey(108)는 차후의 NMOS 디바이스의 상부 영역으로부터 제거된다. 따라서, 도 5a 내지 도 5d의 예에서, 하위 수직 트랜지스터는 에피 셸을 채널 구조의 일부로 포함하는 반면, 상위 수직 트랜지스터는 반도체 코어(306)만을 채널 구조로 사용한다. 그런 다음 S/D 영역(114, 116, 124, 126)과 게이트 스택(118 및 128)은 도 5d에 도시된 바와 같이 완성된 수직 트랜지스터를 제공하도록 형성될 수 있다.
위의 도 3 내지 도 5에 설명된 공정 흐름은 예를 들어, 수직 나노시트를 제조하기 위해 채택될 수 있다. 이들 공정 흐름 각각은 도 3a 내지 도 3f에 설명된 바와 같이 기판 상에 실리콘 함유 재료를 순차적으로 에피택셜 성장시킴으로써 수직 트랜지스터 스택의 초기 트랜지스터 코어 또는 채널 구조를 제공한다. 다른 실시형태에서, 수직 트랜지스터 스택의 초기 트랜지스터 코어 또는 채널 구조는 개별 웨이퍼를 웨이퍼 접합시킴으로써 제공될 수 있다. 공정 흐름 D(도 6a 내지 도 6g)는 각 웨이퍼 상에 PMOS에 대해서는 Si/SiGe/Ge로 시작하고 NMOS 3D 나노평면에 대해서는 Si로 시작하는 이중 에피 셸 결정 셸이 있는 수직 나노시트를 만들기 위해 두 개 이상의 웨이퍼(웨이퍼당 N=1 트랜지스터)를 접합하는 것을 보여준다. 2개의 웨이퍼가 접합된 예의 경우에는 N=2이다. 이것은 CFET 또는 임의의 다른 조합, 즉 n 위에 n의 조합, p 위에 p의 조합, 또는 다른 조합일 수 있다. 단일 에피 셸도 PMOS에 대해 고려된다. 이 흐름은 수직 나노시트와의 집적 및 비용을 크게 단순화하기 위해 격리부와 결합되는 접합 공정의 일부로 수직 확산 차단부를 제공한다.
도 6a에서, 나노시트의 층 스택은 제1 웨이퍼(610) 상에 실리콘(Si) 또는 게르마늄(Ge)(202a)으로 형성된다. 이 예는 N=1인 트랜지스터 스택을 제공하지만, N은 5개, 10개 또는 그 이상의 층 높이일 수 있고, 그 뒤에 유전체 캡핑 층(2304)이 뒤따를 수 있다. 또한, 이 특정 예는 2개의 접합 웨이퍼를 사용하지만, 접합 웨이퍼의 수는 2개 초과일 수 있다. 유사한 기판 스택을 갖는 제2 웨이퍼(620)는 뒤집힌 후, 계면으로서 얇은 유전체 층(2402)을 사용하여 제1 웨이퍼(610)에 접합된다. 그런 다음 제2 실리콘 기판(202b)의 일부가 제거된 후 캡 층(2406)이 형성되고, 이 캡 층은 도 6b의 구조를 제공하기 위해 TiN과 같은 하드마스크 재료일 수 있다. 웨이퍼는 2개의 접합 웨이퍼(610, 620)를 접합하기 위해 어닐링될 수 있다(예를 들어, 400C).
도 6c에 도시된 바와 같이, 수직 나노시트의 형태를 취하는 채널 구조를 패턴화하기 위해 에칭 마스크(2504)는 형성된다. 도시된 바와 같이, 두 웨이퍼의 접합은 상위 및 하위 수직 트랜지스터 사이에 수직 확산 차단부 또는 수직 격리부(2502)를 형성한다. 도 6d에서, 산화물 증착(2602), CMP 및 에칭 공정이 (2개의 트랜지스터 스택에서) 상부 트랜지스터 또는 상부 레벨 트랜지스터를 노출시키기 위해 실행된다. 그런 다음 SixGey의 에피택시 셸(2604)이 채널 구조(202b) 주위에 성장된다. 이 공정은 SixGey의 셸 성장 후에 PMOS 디바이스에 대한 Ge의 셸 성장을 포함한다. 대안에는 SixGey 후에 GexSny를 포함하고 또는 임의의 다른 PMOS 호환 셸은 앞서 설명한 다양한 조합 및 요소로 형성될 수 있다. 디바이스 요구 사항 또는 성능 사양에 따라 다양한 조합을 선택할 수 있다.
도 6e에서, 유전체(2702)는 PMOS 디바이스를 위한 에피 셸(2604)을 덮도록 선택적으로 증착되고 나서, 하부 트랜지스터를 덮는 재료가 제거된다. 그런 다음 도 6f에 도시된 바와 같이, 에피 셸(2802)은 NMOS 디바이스에 대한 하부 계층의 채널 구조 주위에 성장된다. 예를 들어, SiCP의 에피 셸(2802)이 성장될 수 있다. 에피 셸을 위한 다른 옵션은 성능 설계를 기반으로 할 수 있는 SiC, SiCAs, SiCSb 등을 포함하지만 이들로 제한되지 않는다. 유전체(2702)가 제거될 수 있고 그런 다음 수직 채널 디바이스의 스택은 도 6g에 도시된 바와 같이 NMOS 및 PMOS 수직 나노시트에 대해, 예를 들어, CFET에 대해 완성된 소스/드레인 영역(2904, 2906, 2914, 2916)을 가질 수 있다. 게이트 스택(2908, 2918)을 위한 유전체는 고유전율 게이트 유전체(2902, 2912)를 포함할 수 있다. 도 7은 게이트 스택을 덮는 주변 유전체(150)를 갖는 도 6g의 트랜지스터 스택의 상면도를 도시한다. 본 명세서의 채널 코어(202a, 202b)는 속이 비어 있고 금속으로 채워질 수 있고, 또는 실리콘 또는 에피택셜 재료일 수 있다. 또한 코어(202a, 202b)의 수평 단면 형상은 나노시트로서 직사각형이다. 각각의 코어(202a, 202b)의 표면에는 에피 셸(108, 110)이 형성될 수 있다. 다른 디바이스에 대해 다른 폭이 형성될 수 있다. 도 8은 에피 셸을 갖는 다수의 수직 채널 트랜지스터를 형성할 수 있는 방식을 도시한다. 이 예에서, 강력한 집적 흐름으로 각 트랜지스터마다 수직 격리부/확산 차단부를 갖는 4개의 웨이퍼가 접합된다. 도시된 바와 같이, 수직 트랜지스터 스택(801a 및 801b) 각각은 수직 확산 차단부에 의해 분리된 4개의 수직 채널 트랜지스터를 포함한다. 각 스택은 N=4 트랜지스터가 되는 NMOS/PMOS 순서에 따라 달라질 수 있다. 유사하게, 각 스택은 스택의 트랜지스터들 중에 에피 셸을 포함하도록 변경될 수 있다.
공정 흐름 E(도 9a 내지 도 9g)는 각 웨이퍼 상에 PMOS에 대해서는 Si/SiGe/Ge로 시작하고 NMOS 3D 나노평면에 대해서는 Si로 시작하는 이중 에피 결정 셸을 갖는 수직 나노시트를 만들기 위해 두 개 이상의 웨이퍼(웨이퍼당 N=2 트랜지스터)를 접합하는 것을 보여준다. 2개의 웨이퍼가 접합된 실시예의 경우에는 N=4이다. N개의 웨이퍼는 각 웨이퍼 상에 3D 나노평면을 에칭하기 전에 함께 접합될 수 있다는 것이 주목된다. 또한 3D 수직 나노평면을 절단하기 전에 웨이퍼를 접합시켜 360도 회전 대칭이 달성된다(즉, 정렬 정밀도는 본 명세서의 기술과 관련된 문제가 아니다).
도 9a에 도시된 바와 같이, SiGe(3108)와 (Si 또는 Ge)(3110)의 교대하는 층을 갖는 3D 나노시트 스택은 제1 웨이퍼(910)의 경우 실리콘(3102)/유전체(3104)/실리콘(3106) 기판 상에서 성장된다. 본 명세서에 설명된 실시예는 N=2 트랜지스터를 보여주지만 스택은 10개 내지 20개 이상의 층을 가질 수 있다. 도 9b는 유사한 기판 스택을 뒤집은 후 얇은 유전체 층(3224)을 계면으로 사용하여 접합한 다음 결합된 웨이퍼의 일측으로부터 벌크 실리콘을 제거하여 일측만이 벌크 실리콘(102)을 갖는 제2 웨이퍼(920)를 도시한다. 캡 층(3232) 또는 하드마스크가 반대측에 추가될 수 있다. 도 9c에 도시된 바와 같이, 결합된 기판은 상부에 형성된 에칭 마스크(3302)를 가질 수 있고, 방향성 에칭을 실행하여 채널 구조를 형성한다. 계층들 사이의 수직 격리부(3224, 3112)는 도 9d에 도시된 바와 같이 마스크(3302)가 제거된 접합 유전체로부터 제공된다. 수직 격리부(3408, 3428)는 또한 예를 들어 미국 특허 출원 번호 17/094,947에 개시된 대체 기술을 사용하여 전술한 바와 같이 제공될 수 있다.
다른 실시형태는 상부 2개의 트랜지스터를 PMOS로 만들고 하부 2개의 트랜지스터를 NMOS로 만드는 것을 포함한다. 또 다른 옵션은 상부 2개 위에 NMOS가 있고 하부 2개 위에 PMOS가 있는 미러 이미지를 갖는 것이다. 그런 다음 스택은 N개의 트랜지스터로 일반화될 수 있고, NMOS, PMOS 또는 조합의 임의의 시퀀스는 본 명세서에 개시된 선택적 에피 셸 기술로 제조될 수 있다. 도 9e는 상부 트랜지스터 상에 SixGey(3524, 3526)의 에피 셸을 성장시키기 위해 유전체 커버부(3502)로 하부 2개의 트랜지스터/채널을 덮은 것을 도시한다. 그런 다음 커버부(3502)는 도 9f에 도시된 바와 같이 제거된다. 추가적인 에피 셸이 하부 채널 구조 상에 제공된 후에, 도 9g에 도시된 바와 같이 각 스택(901a 및 901b)에서 4개의 수직 트랜지스터(PMOS 및 NMOS 디바이스)를 위한 S/D 및 게이트 영역을 형성할 수 있다. 도시된 바와 같이, 각각의 수직 스택은 교체에 의해 형성된 수직 격리부, 및 웨이퍼 접합에 의해 형성된 격리부를 포함한다.
전술한 설명에서, 처리 시스템의 특정 기하 형상과 다양한 구성요소의 설명 및 내부에 사용되는 공정과 같은 특정 세부사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부사항에서 벗어나는 다른 실시형태에서 실시될 수 있으므로 이러한 세부사항은 설명을 위한 것일 뿐, 본 발명을 제한하려는 것이 아닌 것으로 이해된다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에 대해서는 동일한 참조 부호를 부여하고 중복 설명은 생략되었을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 이산 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 표시된 순서로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "표적 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 말한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 베이스 기판 구조물 상에 또는 위에 놓이는 층, 예를 들어, 박막일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조물, 하부 층 또는 상부 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만 이는 단지 설명을 위한 것일 뿐이다.
이 기술 분야에 통상의 지식을 가진 자라면 또한 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 많은 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되도록 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하려고 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 다음 청구범위에 제시된다.

Claims (20)

  1. 트랜지스터 디바이스를 형성하는 방법으로서,
    중간 층에 의해 분리된 복수의 반도체 채널 층을 포함하는 층 스택을 갖는 기판을 제공하는 단계;
    상기 복수의 반도체 채널 층 각각으로부터 복수의 코어 채널 구조를 형성하는 단계로서, 상기 복수의 코어 채널 구조 각각은 상기 기판의 표면에 대해 수직 전도성 경로를 갖고, 상기 기판 상에 수직으로 적층되고 상기 중간 층으로 형성된 격리 구조에 의해 분리된 제1 및 제2 코어 채널 구조를 포함하는, 상기 복수의 코어 채널 구조를 형성하는 단계; 및
    제1 에피택셜 셸이 상기 제1 코어 채널 구조로부터 형성될 제1 트랜지스터를 위한 제1 트랜지스터 채널의 적어도 일부를 형성하도록 상기 제1 코어 채널 구조 주위에 상기 제1 에피택셜 셸을 형성하는 단계
    를 포함하는, 트랜지스터 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 트랜지스터를 완성하기 위해 상기 제1 에피택셜 셸 상에 제1 소스/드레인(S/D) 영역 및 제1 게이트 구조를 형성하는 단계; 및
    상기 기판 상의 상기 제1 트랜지스터와 수직으로 적층된 제2 트랜지스터를 완성하기 위해 상기 코어 채널 구조들 중 제2 코어 채널 구조 상에 제2 S/D 영역 및 제2 게이트 구조를 형성하는 단계로서, 상기 제1 트랜지스터의 제1 트랜지스터 채널은 상기 제1 에피택셜 셸을 포함하고, 상기 제2 트랜지스터의 제2 트랜지스터 채널은 상기 제2 코어 채널 구조로 이루어진, 상기 제2 S/D 영역 및 제2 게이트 구조를 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 에피택셜 셸을 형성하는 단계는, 상기 제1 및 제2 트랜지스터가 동일한 전도성 유형을 갖도록 상기 제1 코어 채널 구조와 동일한 재료로 상기 제2 에피택셜 셸을 형성하는 단계를 포함하는, 방법.
  4. 제2항에 있어서, 상기 제1 에피택셜 셸을 형성하는 단계는, 상기 제1 및 제2 트랜지스터가 상이한 전도성 유형을 갖도록 상기 제1 코어 채널 구조와 상이한 재료로 상기 제2 에피택셜 셸을 형성하는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    제2 에피택셜 셸이 상기 제2 코어 채널 구조로부터 형성될 제2 트랜지스터를 위한 제2 트랜지스터 채널의 적어도 일부를 형성하도록 상기 코어 채널 구조들 중 제2 코어 채널 구조 주위에 상기 제2 에피택셜 셸을 형성하는 단계; 및
    상기 제1 및 제2 각각의 트랜지스터를 완성하기 위해 상기 제1 및 제2 에피택셜 셸 각각 상에 제1 소스/드레인(S/D) 영역 및 게이트 구조를 형성하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서, 상기 제2 에피택셜 셸을 형성하는 단계는, 상기 제1 및 제2 트랜지스터가 동일한 전도성 유형을 갖도록 상기 제1 에피택셜 셸과 동일한 재료로 상기 제2 에피택셜 셸을 형성하는 단계를 포함하는, 방법.
  7. 제5항에 있어서, 상기 제2 에피택셜 셸을 형성하는 단계는, 상기 제1 및 제2 트랜지스터가 상이한 전도성 유형을 갖도록 상기 제1 에피택셜 셸과 상이한 재료로 상기 제2 에피택셜 셸을 형성하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 층 스택을 갖는 기판을 제공하는 단계는,
    상기 기판 상에 상기 복수의 반도체 채널 층 중 제1 반도체 채널 층을 에피택셜 성장시키는 단계;
    상기 제1 반도체 채널 층들 상에 상기 중간 층을 에피택셜 성장시키는 단계; 및
    상기 중간 층 상에 상기 복수의 반도체 채널 층 중 반도체 채널 층을 에피택셜 성장시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 중간 층을 유전체 재료로 대체하여 상기 격리 구조를 형성하는 단계를 더 포함하는, 방법.
  10. 제1항에 있어서, 상기 층 스택을 갖는 기판을 제공하는 단계는,
    상기 제1 기판의 제1 절연 층 상에 형성된 상기 복수의 반도체 채널 층 중 제1 반도체 채널 층을 갖는 제1 기판을 제공하는 단계;
    상기 제2 기판의 제2 절연 층 상에 형성된 상기 복수의 반도체 채널 층 중 제2 반도체 채널 층을 갖는 제2 기판을 제공하는 단계; 및
    상기 제1 절연 층을 상기 제2 절연 층에 웨이퍼 접합하여, 상기 중간 층을 형성하는 접합된 상기 제1 및 제2 절연 층에 의해 분리된 상기 복수의 반도체 채널 층을 포함하는 상기 층 스택을 갖는 결합된 기판을 형성하는 단계를 포함하는, 방법.
  11. 제1항에 있어서,
    상기 기판을 제공하는 단계는 각각의 중간 층에 의해 서로 분리된 다수의 반도체 채널 층을 포함하는 층 스택을 갖는 기판을 제공하는 단계를 포함하고;
    상기 복수의 코어 채널 구조를 형성하는 단계는 상기 다수의 반도체 채널 층으로부터 다수의 코어 채널 구조를 각각 형성하는 단계를 포함하고, 상기 다수의 코어 채널 구조 각각은 상기 기판의 표면에 대해 수직 전도성 경로를 갖고, 상기 기판 상에 수직으로 적층되고 각각의 중간 층으로 형성된 격리 구조에 의해 분리된 상기 제1 및 제2 코어 채널 구조 및 적어도 하나의 제3 채널 구조를 포함하고, 각각의 격리 구조는 상기 중간 층을 대체하는 대체 절연 재료 또는 웨이퍼 접합 계면으로 형성되는, 방법.
  12. 트랜지스터 디바이스를 마이크로 제조하는 방법으로서,
    층 스택으로부터 기판 상에 채널 구조를 형성하는 단계로서, 상기 채널 구조 각각은 상기 기판의 표면에 대해 수직 전도성 경로를 갖고, 상기 채널 구조는 2개 이상의 레벨의 채널 구조의 수직 스택을 포함하는, 상기 채널 구조를 형성하는 단계; 및
    각각의 셸이 상기 채널 구조의 레벨들 중 적어도 하나의 레벨에 형성될 대응하는 트랜지스터의 각 트랜지스터 채널의 일부가 되도록 에피택셜 성장에 의해 상기 채널 구조의 레벨들 중 적어도 하나의 레벨에서 채널 구조 주위에 셸을 형성하는 단계를 포함하는, 트랜지스터 디바이스를 마이크로 제조하는 방법.
  13. 제12항에 있어서, 상기 셸을 형성하는 단계는,
    상기 채널 구조의 하나 이상의 제2 레벨을 드러내면서 유전체로 채널 구조의 하나 이상의 제1 레벨을 덮는 단계; 및
    상기 채널 구조의 하나 이상의 제2 레벨로부터 각각의 덮이지 않은 채널 구조 주위에 제1 셸로서 상기 셸을 형성하는 단계로서, 상기 제1 셸 각각은 에피택셜 성장에 의해 형성되고, 형성될 대응하는 트랜지스터를 위한 트랜지스터 채널 구조의 일부인, 상기 셸을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 채널 구조의 하나 이상의 제1 레벨을 드러내면서 상기 제1 셸을 덮는 단계; 및
    상기 채널 구조의 하나 이상의 제1 레벨로부터 덮이지 않은 채널 구조 주위에 제2 셸을 형성하는 단계로서, 상기 제2 셸 각각은 에피택셜 성장에 의해 형성되고, 형성될 대응하는 트랜지스터를 위한 각각의 트랜지스터 채널 구조의 일부인, 상기 제2 셸을 형성하는 단계를 더 포함하는, 방법.
  15. 제12항에 있어서, 상기 셸을 형성하는 단계는,
    상기 셸 각각이 형성될 대응하는 트랜지스터의 각각의 트랜지스터 채널의 일부가 되도록 에피택셜 성장에 의해 상기 채널 구조의 각각의 레벨에서 각각의 상기 채널 구조 주위에 셸을 형성하는 단계;
    채널 구조의 하나 이상의 제2 레벨을 드러내면서 유전체로 채널 구조의 하나 이상의 제1 레벨을 덮는 단계; 및
    상기 채널 구조의 하나 이상의 제2 레벨의 채널 구조로부터 상기 셸을 제거하는 단계를 포함하는, 방법.
  16. 제12항에 있어서, 에피택셜 성장과 2개 이상의 웨이퍼 접합 중 적어도 하나에 의해 상기 층 스택을 형성하는 단계를 더 포함하는, 방법.
  17. 마이크로 제조된 트랜지스터 디바이스로서,
    반도체 기판 상의 전계 효과 트랜지스터의 2개 이상의 채널의 수직 스택을 포함하고, 상기 채널 각각은 상기 반도체 기판의 표면에 대해 수직 전도성 경로를 갖고, 상기 채널들 중 적어도 하나의 채널은 코어 재료 주위에 형성된 셸을 포함하고, 상기 셸은 에피택셜 재료를 포함하는, 마이크로 제조된 트랜지스터 디바이스.
  18. 제17항에 있어서, 상기 채널 각각은 코어 재료 주위에 형성된 셸을 포함하고, 상기 셸 각각은 에피택셜 재료를 포함하는, 마이크로 제조된 트랜지스터 디바이스.
  19. 제17항에 있어서, 상기 수직 스택의 2개 이상의 채널은 격리부에 의해 서로 분리되는, 마이크로 제조된 트랜지스터 디바이스.
  20. 제17항에 있어서, 상기 수직 스택은 PMOS 전계 효과 트랜지스터를 위한 채널, 및 NMOS 전계 효과 트랜지스터를 위한 채널을 포함하는, 마이크로 제조된 트랜지스터 디바이스.
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