JP2003045974A

JP2003045974A - 超伝導論理集積回路のパタンレイアウト方法

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Publication number: JP2003045974A
Application number: JP2001232690A
Authority: JP
Inventors: Masahiro Aoyanagi; 昌宏青柳; Hiroshi Akaho; 博司赤穂; Hiroshi Nakagawa; 博仲川; Hiroshi Sato; 弘佐藤
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2001-07-31
Filing date: 2001-07-31
Publication date: 2003-02-14
Anticipated expiration: 2021-07-31
Also published as: JP3564539B2

Abstract

(57)【要約】【課題】超伝導論理集積回路を複数の層領域部分に分
割し、３次元的に積層して構築するため、各分割層ごと
に適当なパタンレイアウトを簡単に得ることを目的とし
ている。【解決手段】スタンダードセル方式の自動配置配線手
法の中で用いられるフロアプランを、回路図情報に依存
することなく、スタンダードセルの個数ないし専有面積
に基づき、超伝導論理集積回路の分割層数に従って分割
する。そして、超伝導論理集積回路の中でもっとも論理
遅延の大きいクリティカルパスについて、含まれるスタ
ンダードセルを１層、2層、3層、・・・N層、N-1層、・・
・3層、2層、1層の順に層の中心部に配置し、セルの個
数が2N-1を越える場合は、この手順を繰り返して、クリ
ティカルパス上のすべてのスタンダードセルを配置し、
クリティカルパス以外のスタンダードセルについては、
自動配置アルゴリズムに基づき、配置を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、超伝導論理集積回
路を複数の層領域部分に分割し、3次元的に積層して構
築する超伝導論理集積回路のパタンレイアウト方法に関
する。

【０００２】

【従来の技術】高速で動作するジョセフソン論理集積回
路の基板上におけるパタンレイアウト（言い換えれば製
造時におけるマスクパタン）に関する自動設計手法とし
て、すべての論理セルに関して同じ高さを持つようにマ
スクパタンが設計されるスタンダードセルを用いて、論
理回路図に基づいて全集積回路に関して自動配置配線を
実行する手法がある。これは、スタンダードセル方式の
自動配置配線手法と呼ばれ、この分野で公知であるが、
図３には、この方式によるスタンダードセル１０を配置
可能な領域を規定するフロアプラン１２が示されてい
る。複数列平行して設けられるフロアプラン１２の各列
はスタンダードセルと同じ高さを持っており、当該フロ
アプラン１２の全面積の合計は、集積回路全体で必要な
すべてのセルの面積の合計の１．５倍から２倍に設定さ
れる。回路用フロアプラン１２の周辺を取り囲むパッド
用フロアプラン１１は、パッド配置するための領域であ
る。

【０００３】図４には、図３に示されているフロアプラ
ンに基づき、スタンダードセル方式の自動配置配線手法
にしたがってパタンレイアウト設計の行われた集積回路
の一例の平面構成が示されている。各スタンダードセル
１０は、外形のみ示されている。また、配線は、２層の
金属配線であり、図中、最下部に示されているROMプレ
ーンはROMブロック１３として取り扱い、ブロックルー
タにより配線を行っている。パッドセル１４も、均等に
配置されている。ただし、図中では、電源配線は表示し
ていない。なお、自動配置を行うためのアルゴリズムに
は、総配線長が最小になるような配置を求めるため、ク
ラスタリング法、ミニカット法、シミュレーテッドアニ
ール法、遺伝的アルゴリズムなどが用いられる。また、
自動配線を行うためのアルゴリズムとしては、チャネル
法、メイズ法などが用いられる。

【０００４】

【発明が解決しようとする課題】このようなスタンダー
ドセル方式の自動配置配線手法は、基板上に形成すべき
超伝導論理集積回路をすべて単一の領域から構成してよ
い場合には極めて便利であり、図４に示したような適切
なパタンレイアウトが得られる。しかし、回路規模が大
きくなってくると配線長の増大による信号の遅延が増大
し、高速動作が阻害される問題が生じる。これに対し
て、同じ超伝導論理集積回路であっても、これを複数の
領域部分に分割して多層積層化することにより、配線長
を短くことが可能となり、信号遅延を減少させて、回路
の高速動作を達成することが可能となる。

【０００５】このような分割を行うには、平面内におい
て分割を行う従来例の方法として、特許第２７１０１４
５号公報に記載の方法があった。これは、フロアプラン
を平面的に分割することにより、所望の回路を分割して
自動配置配線を実施する方法であった。しかし、３次元
的に積層するため多層に分割する方法は、今まで知られ
ていなかった。そこで、本発明では、超伝導論理集積回
路を複数の層領域部分に分割し、３次元的に積層して構
築するため、各分割層ごとに適当なパタンレイアウト
（セル配置配線パタン）を簡単に得ることを目的として
いる。

【０００６】

【課題を解決するための手段】本発明は、このような実
情の下になされたもので、超伝導論理集積回路を複数の
層領域に分割して、３次元的に積層して、構築する際
に、スタンダードセル方式の自動配置配線手法の中で用
いられるフロアプランを、超伝導集積回路の回路図情報
に依存することなく、必要な分割層数にしたがって当該
超伝導論理集積回路を分割し、クリティカルパスを一定
の手順で配置してから、スタンダードセル方式の自動配
置配線手法を実行する、というパタンレイアウト方法を
提案する。

【０００７】本発明の超伝導論理集積回路のパタンレイ
アウト方法は、超伝導論理集積回路を複数の層（N層）
領域部分に分割して、３次元的に積層して構築し、各分
割部分ごとに好適なパタンレイアウトを得るための方法
である。スタンダードセル方式による自動配置配線手法
の中で用いられるフロアプランを、回路図情報に依存す
ることなく、スタンダードセルの個数ないし専有面積に
基づき、超伝導論理集積回路の分割層数に従って分割す
る。そして、超伝導論理集積回路の中でもっとも論理遅
延の大きいクリティカルパスについて、含まれるスタン
ダードセルを１層、2層、3層、・・・N層、N-1層、・・・3
層、2層、1層の順に層の中心部に配置し、セルの個数が
2N-1を越える場合は、この手順を繰り返して、クリティ
カルパス上のすべてのスタンダードセルを配置し、クリ
ティカルパス以外のスタンダードセルについては、通常
の配置アルゴリズムに基づき、配置を行うことを特徴と
している。また、本発明では、隣接する層の間での電気
的接続のために層間接続ビアを用いることができる。

【０００８】

【発明の実施の形態】図１には、積層における分割層数
が「N」の場合の本発明に従うパタンレイアウト手法が
説明されている。図中の各符号については、図３，４に
示されている対応構成要素と同じとしているが、本発明
によると、分割数「N」に応じ、スタンダードセル方式
の自動配置配線手法用の回路用フロアプラン１２は、こ
の場合、N層の領域1,2,3,・・・N-1,Ｎに分割されている。
各領域1,2,3,・・・N-1,Ｎの面積は等しく、それらの面積
の合計は、回路全体に必要な全セルの面積の合計の1.5
倍から2倍に設定すると効率よく自動配置が行われる。
この倍率は、これ以外の数字でも適用可能である。各領
域1,2,3,・・・N-1,Ｎの面積が等しくない場合も適用可能
であるが、層分割後の各層の回路量にばらつきが生じ
る。また、回路用フロアプラン１２の各列は、自動配線
を効率的に行うため、スタンダードセル１０と同じ高さ
を持つものとする。高さが同じでない場合も適用可能で
あるが、配線領域として有効に使われない領域が生じる
ので、注意が必要である。なお、回路用フロアプラン１
２を取り囲むパッド用フロアプラン１１は、第１層また
は第Ｎ層にパッドを配置するための領域として設定す
る。なお、図１では、図示を省略している。

【０００９】フロアプラン列の間隔ｄは、スタンダード
セルの高さに近い値で一定となるように設定するのが望
ましい。これにより、各層のフロアプラン列の間にある
配線用チャネル領域が十分に重なるように設定すること
ができ、相関接続ビアの配置が容易となる。ｄの値が一
定でない場合も適用可能であるが、配線用チャネル領域
の重なり状況に注意をする必要がある。なお、隣接する
層の間を電気的に接続するために、下記のような定義の
層間接続ビアを用いる。 V12：第1層と第2層の間で同じ座標を持つ層間接続ビア V23：第2層と第3層の間で同じ座標を持つ層間接続ビア Vn-1,n：第n-1層と第n層の間で同じ座標を持つ層間接続
ビアたとえば、V12の層間接続ビアを第1層に配置すれば、第
２層にも表示される図２には、クリティカルパスおよび
ラッチ回路に関する先行配置手順を示す。論理の流れに
ループがある順序回路などに含まれるラッチセルなど
は、自動配置に先立ってあらかじめ隣接する２層のフロ
アプランの中心部に配置する。具体的には、２相電源方
式のラッチ型超伝導論理回路の場合は、組になって順序
回路を構成しているP１ラッチ回路セルとP2ラッチ回路
セルを隣接する２層のフロアプランの中心部に配置す
る。

【００１０】さらに、回路全体の高速動作性能の上限を
決定しており、回路中で論理遅延が最大となっているク
リティカルパスについては、パス内の論理セルについて
は、各層のフロアプランの中のできるだけ中心に配置す
る。配置の手順は、図２に示すように、含まれるスタン
ダードセルを１層、2層、3層、・・・N層、N-1層、・・
・3層、2層、1層の順に配置し、さらにこの手順を繰り
返して、クリティカルパス上のすべてのスタンダードセ
ルを配置する。なお、パッドセルについては、第1層ま
たは第Ｎ層の周辺部に配置する。最後に、残りのスタン
ダードセルを全層のフロアプラン内に均等に自動配置す
る。最終的に、スタンダードセルおよびパッドセルにつ
いて、電気的に相互接続するため、層間接続ビアと配線
層を用いて、自動配線を実施する。この過程において、
各層のフロアプラン列の間にある配線用チャネル領域が
できるだけ広く重なるように配慮する。また、配線に使
える空き領域がなくなった場合は、フロアプラン間の距
離dを広げて、自動配線を続行する。自動配線終了後
に、必要に応じてレイアウトパターン全体にコンパクシ
ョンを実施する。以上の手順により、N層に分割された
回路全体のレイアウトパターンが得られる。

【００１１】自動配置を実施する際に評価パラメータと
して用いられる、すべての配線長を合計した総配線長を
下記のような計算方式で算出する。図１に示すように、
第1層にあるスタンダードセルAと第2層にあるスタンダ
ードセルBの間における配線長Lを計算する場合につい
て、考える。層間の距離をLs、およびセルA内のポートA
1の座標を（X _A1, Y_A1）、セルＢ内のポートB1の座標を
（X _B1, Y _B1）とすると、ポートA1とポートB1間の配線
長Ｌ_{A1 B1}は、Ｌ_{A1 B1} = Ls + ((X_A1-X_B1)²+(Y_A1-Y_B1)²)^１/2 となる。同様にすべてのセルにおけるすべてのポートに
ついて、配線長を計算した後、得られた数値を合計し、
総配線長を求める。

【００１２】集積回路を３次元的に積層するための技術
としては、IEEE Micro, Vol.18 (1998) No.4, pp17に記
載されているウエハ（基板）サイズで積層を行う3次元
ウエハ積層技術、および、Japanese Journal of Applie
d Physics, Vol.40 (2001),pp.3032-3037に記載されて
いるチップサイズで積層を行う3次元チップ積層技術が
利用できる。どちらの場合も、デバイス集積回路が形成
されている基板の表面から裏面に貫通する孔を設け、そ
の中を絶縁層で覆ってから、電極材料で充填することに
より、貫通電極を形成して、層間の電気接続を実現する
ものである。したがって、層間接続ビア構造としては、
このような貫通電極構造を用いることができる。貫通電
極同士を接合する方法として、前者のようにウエハサイ
ズで実施する方法と後者のようにチップサイズで実施す
る方法がある。デバイス集積回路の歩留まりが高けれ
ば、前者の方法が有効であり、低い場合は、後者の方法
が有効である。

【００１３】

【発明の効果】本発明によると、多層に分割された超伝
導論理集積回路の各部分について、均等にスタンダード
セルが配置され、層間接続ビアと配線層によるセル間の
相互接続が自動配線により可能となる。

【図面の簡単な説明】

【図１】積層における分割層数が「N」の場合の本発明
に従うパタンレイアウト手法を説明するための図であ
る。

【図２】クリティカルパスおよびラッチ回路に関する先
行配置手順を示す図である。

【図３】スタンダードセル方式によるスタンダードセル
を配置可能な領域を規定するフロアプランを示す図であ
る。

【図４】図３に示されているフロアプランに基づき、ス
タンダードセル方式の自動配置配線手法にしたがってパ
タンレイアウト設計の行われた集積回路の一例の平面構
成を示す図である。

【符号の説明】

１０スタンダードセル１１パッド用フロアプラン１２回路用フロアプラン１３ＲＯＭブロック１４パッドセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/82 Ｃ (72)発明者佐藤弘茨城県つくば市東１−１−１独立行政法人産業技術総合研究所つくばセンター内Ｆターム(参考） 4M113 AD23 AD51 5B046 AA08 BA04 5F064 AA04 AA13 BB19 CC25 CC30 DD02 DD04 EE02 EE08 EE15 5J042 AA09

Claims

【特許請求の範囲】

【請求項１】超伝導論理集積回路を複数の層（N層）
領域部分に分割して、３次元的に積層して構築し、各分
割部分ごとに好適なパタンレイアウトを得るための超伝
導論理集積回路のパタンレイアウト方法において、スタンダードセル方式の自動配置配線手法の中で用いら
れるフロアプランを、回路図情報に依存することなく、
スタンダードセルの個数ないし専有面積に基づき、超伝
導論理集積回路の分割層数に従って分割し、超伝導論理集積回路の中で論理遅延が最大となっている
クリティカルパスについて、含まれるスタンダードセル
を１層、2層、3層、・・・N層、N-1層、・・・3層、2層、1
層の順に層の中心部に配置し、セルの個数が2N-1を越え
る場合は、この手順を繰り返して、クリティカルパス上
のすべてのスタンダードセルを配置し、クリティカルパ
ス以外のスタンダードセルについては、クラスタリング
法、ミニカット法、シミュレーテッドアニール法、遺伝
的アルゴリズム法などの自動配置アルゴリズムに基づ
き、配置を行うこと、を特徴とする超伝導論理集積回路
のパタンレイアウト方法。
【請求項２】隣接する層の間での電気的接続のために
層間接続ビアを用いることを特徴とする請求項１に記載
の超伝導論理集積回路のパタンレイアウト方法