CN113779924A - 超导集成电路的布线优化方法和装置、存储介质和终端 - Google Patents

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CN113779924A CN202111093209.3A CN202111093209A CN113779924A CN 113779924 A CN113779924 A CN 113779924A CN 202111093209 A CN202111093209 A CN 202111093209A CN 113779924 A CN113779924 A CN 113779924A
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Abstract

本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。

Description

超导集成电路的布线优化方法和装置、存储介质和终端
技术领域
本发明涉及超导集成电路布局技术领域，尤其涉及一种超导集成电路的布线优化方法和装置、存储介质和终端。
背景技术
超导集成电路是指基于约瑟夫森结和超导材料的集成电路，包括单磁通量子(Single-Flux-Quantum，SFQ)电路。
SFQ电路是一种比较特殊的超导集成电路，其主要是由约瑟夫森结组成的，通过磁通量子Ф0的有无来表示数字逻辑“0”和“1”的。跟传统半导体CMOS(Complementary MetalOxide Semiconductor)电路比起来，磁通量子的微小和量化性质显著减少了串扰和功耗的影响，而磁通量子进出环路时在结中产生的窄电压脉冲也使其获得极高的频率。这种兼具超高工作速度和极低功耗的优点，使得该电路在超宽带宽模数/数模转换器(Analog-to-Digital Converter，ADC)、超导计算机等应用上有显著的前景。
SFQ电路的大规模设计主要受制于电子设计自动化工具(EDA)的性能，而当前商业和开源的EDA工具对SFQ设计的支持不足以满足SFQ电路的需求。由于当前的EDA工具主要是围绕CMOS电路开发，在一些关键的属性上难以完全支持SFQ电路的自动化设计，例如SFQ电路的门级流水、高扇出并发时钟树等，因此只能依靠现有的EDA工具，使用大量手动设计的流程，但手动设计无法覆盖更高规模的电路(大于万结级的电路规模)，并且耗时较长，严重影响SFQ电路的设计迭代周期。
发明内容
本发明所要解决的技术问题是现有超导集成电路布线方式仍存在大量手动设计流程，耗时较长，严重影响超导集成电路的设计迭代周期，且无法应用于高规模超导集成电路中。
为了解决上述技术问题，本发明提供了一种超导集成电路的布线优化方法，包括：
基于待优化电路的版图信息获取所述待优化电路中所有逻辑门的坐标位置，并基于所述待优化电路的电路网表获取所述待优化电路中所有逻辑门之间的互联关系，将所有所述逻辑门的坐标位置与所有所述逻辑门之间的互联关系进行匹配，获取所有所述逻辑门的坐标互连线；
基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果，并基于所述运算结果判断对应所述坐标互连线是否布线成功，若成功则将所述运算结果存储到预设数据库中，否则将对应所述坐标互连线添加到失败队列中；
判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级，重新基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果；
通过减少路径延时方式和/或增加路径延时方式对所述最优布线结果中的时钟互连线进行优化，以缩小所述时钟互连线在不同时钟级之间的偏差值，得到初步优化结果；
对所述初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对所述时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对所述正常时序信号队列中的信号互连线进行优化，得到所述待优化电路的优化布线结果。
优选地，获取坐标互连线步骤和进行布线运算步骤之间还包括：
基于所述坐标互连线的起点坐标、所述坐标互连线的终点坐标以及预设分组容限对所有所述坐标互连线进行分组，得到多个互连线组。
优选地，获取互连线组步骤和进行布线运算步骤之间还包括：
分别对每个所述互连线组进行排序得到对应的布线队列；
其中，对单个所述互连线组进行排序得到对应布线队列包括：
先对所述互连线组中的时钟互连线进行排序，再对所述互连线组中属于最新所述失败队列中的信号互连线进行排序，最后对所述互连线组中剩余的信号互连线进行排序，得到所述互连线组的布线队列。
优选地，判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级包括：
当所述布线队列中的所有互连线均完成布线运算后，将所述布线队列中属于最新所述失败队列的所有信号互连线作为该布线队列的失败子队列；
依次判断所述失败子队列是否符合预设要求，若符合则从所述预设数据库中查找对应所述布线队列的最优队列布线结果，否则基于该失败子队列重新对对应所述互连线组进行排序；
当获取所有所述互连线组对应的最优队列布线结果后，所有所述队列最优布线结果形成最优布线结果。
优选地，所述预设布线运算为A*算法，且所述A*算法的代价函数为拐角代价、工艺代价、补偿代价、移动代价和预测代价之和。
优选地，将所述运算结果存储到预设数据库中包括：
判断所述布线结果是否为多扇出路径，若所述布线结果为多扇出路径则将该布线结果添加到所属节点对应的多扇出路径队列中，并判断所属节点中的所有所述互连线是否均完成布线运算，若是则将对应所述多扇出路径队列进行合并，并将合并结果存储到所述预设数据库中，否则不进行合并，若所述布线结果为单扇出路径，则将所述布线结果存储在所述预设数据库中。
优选地，所述减少路径延时方式包括长距离约瑟夫森结替换方式和无缘传输线替换方式，所述增加路径延时方式包括用含约瑟夫森结更多的延时单元进行替换的方式和查找空余位置进行时钟延长的方式。
为了解决上述技术问题，本发明还提供了一种超导集成电路的布线优化装置，其特征在于，包括坐标互连线获取模块、布线运算模块、最优布线结果获取模块、时钟优化模块和布线优化模块，
所述坐标互连线获取模块，用于基于待优化电路的版图信息获取所述待优化电路中所有逻辑门的坐标位置，并基于所述待优化电路的电路网表获取所述待优化电路中所有逻辑门之间的互联关系，将所有所述逻辑门的坐标位置与所有所述逻辑门之间的互联关系进行匹配，获取所有所述逻辑门的坐标互连线；
所述布线运算模块，用于基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果，并基于所述运算结果判断对应所述坐标互连线是否布线成功，若成功则将所述运算结果存储到预设数据库中，否则将对应所述坐标互连线添加到失败队列中；
所述最优布线结果获取模块，用于判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级，重新基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果；
所述时钟优化模块，用于通过减少路径延时方式和/或增加路径延时方式对所述最优布线结果中的时钟互连线进行优化，以缩小所述时钟互连线在不同时钟级之间的偏差值，得到初步优化结果；
所述布线优化模块，用于对所述初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对所述时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对所述正常时序信号队列中的信号互连线进行优化，得到所述待优化电路的优化布线结果。
为了解决上述技术问题，本发明还提供了一种存储介质，其上存储有计算机程序，该程序被处理器执行时实现所述超导集成电路的布线优化方法。
为了解决上述技术问题，本发明还提供了一种终端，包括：处理器及存储器；
所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行所述超导集成电路的布线优化方法。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明实施例提供的超导集成电路的布线优化方法，实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销；进一步进行布线优化时可以定制化使用多种不同类型的约瑟夫森传输线和无线传输线来成时钟树和信号线的布线优化，对超导集成电路(例如SFQ)工艺的兼容性较好，且可根据工艺条件进行灵活调整，适用于约瑟夫森结传输线和无缘传输线的混合布线。且本发明方法适用于Concurrent-flow和Counter-flow的时钟树布线以及Bit-slice电路结构的信号线布线。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了本发明实施例一超导集成电路的布线优化方法的流程示意图；
图2示出了本发明实施例一中获取坐标互连线的分析示意图；
图3示出了本发明实施例一中布线分组的效果示意图；
图4示出了本发明实施例一中布线排序的效果示意图；
图5示出了本发明实施例一中改进的A*算法的流程示意图
图6示出了本发明实施例一中单个互连线组进行布线运算的流程示意图；
图7示出了本发明实施例一中信号互连线优化中的替换节点和延长路径的示意图；
图8示出了本发明实施例一中优化时钟互连线的一种示意图；
图9示出了本发明实施例一中信号互连线优化的整体流程示意图；
图10示出了本发明实施例一中一种SFQ互连线生成器的效果示意图；
图11示出了本发明实施例一中一种待优化电路的优化布线结果示意图；
图12示出了本发明实施例二超导集成电路的布线优化装置的结构示意图；
图13示出了本发明实施例四终端结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
SFQ电路等超导集成电路的大规模设计主要受制于电子设计自动化工具(EDA)的性能，而当前商业和开源的EDA工具对SFQ设计的支持不足以满足SFQ电路的需求。由于当前的EDA工具主要是围绕CMOS电路开发，在一些关键的属性上难以完全支持SFQ电路的自动化设计，例如SFQ电路的门级流水、高扇出并发时钟树等，因此只能依靠现有的EDA工具，使用大量手动设计的流程，但手动设计无法覆盖更高规模的电路(大于万结级的电路规模)，并且耗时较长，严重影响SFQ电路的设计迭代周期。
实施例一
为解决现有技术中存在的技术问题，本发明实施例提供了一种超导集成电路的布线优化方法。
图1示出了本发明实施例一超导集成电路的布线优化方法的流程示意图；参考图1所示，本发明实施例超导集成电路的布线优化方法包括如下步骤。
步骤S101，基于待优化电路的版图信息获取待优化电路中所有逻辑门的坐标位置，并基于待优化电路的电路网表获取待优化电路中所有逻辑门之间的互联关系，将所有逻辑门的坐标位置与所有逻辑门之间的互联关系进行匹配，获取所有逻辑门的坐标互连线。
具体地，布线优化需先获取待优化电路的版图信息和电路网表，而后再基于待优化电路的版图信息获取待优化电路中所有逻辑门的坐标位置，并基于待优化电路的电路网表获取待优化电路中所有逻辑门之间的互联关系。其中待优化路径可为Bit-slice结构的电路。
在本发明中，采用分析Verilog网表的方法获取待优化电路中所有逻辑门之间的互联关系。进一步采用Verilog网表编译器将待优化电路的层级结构、输入输出端口名、例化器件信息提取并存储，再利用例化器件信息中的端口映射语句，获取每个逻辑门的端口及其对应的节点名，而后将每个逻辑门的端口及其对应的及节点名存储在哈希表中；完成所有端口及节点名的存储后，可以利用哈希表快速提取节点对应的逻辑门端口，进而得到互联关系。版图信息则可以通过版图编辑器的接口程序导出，而后再利用分析模块进行版图内所有单元的模型、端口、坐标、旋转方向的提取，再利用上述信息和图形计算函数计算得出所有单元的所有端口的空间位置坐标，并将其存储在哈希表中。
图2示出了本发明实施例一中获取坐标互连线的分析示意图；参考图2所示，在获取所有逻辑门的坐标位置和所有逻辑门之间的互联关系后，再将所有逻辑门的坐标位置与所有逻辑门之间的互联关系进行匹配，即可获得以空间位置坐标形式表示的逻辑门之间的坐标互连线。
步骤S102，基于坐标互连线的起点坐标、坐标互连线的终点坐标以及预设分组容限对所有坐标互连线进行分组，得到多个互连线组。
具体地，获取逻辑门之间的坐标互连线后，需对其进行分组。图3示出了本发明实施例一中布线分组的效果示意图；参考图3所示，分组主要以坐标互连线的起点坐标和终点坐标为标准，根据程序设置的分组容限(即预设分组容限)对所有坐标互连线进行分组，得到多个互连线组。对坐标互连线进行分组的目的是将坐标互连线以空间位置为标准，分割到不同的布线区域内，限制其在寻路计算的过程中的寻路空间，防止生成不合理的路径；同时可以将不同的布线组添加到进程池中，实现多核并行运算，提高布线程序的运算速度和效率。需要说明的是，互连线组中坐标互连线类型至少包括信号互连线，通常情况下还包括时钟互连线，其中时钟互连线及时钟互连线的排序方式均根据预设获取或设定的时钟数据来确定。
步骤S103，分别对每个互连线组进行排序得到对应的布线队列。
具体地，在获取多个互连线组后，需对每个互连线组内坐标互连线进行分组，以使得后续在进行布线运算时可根据设定顺序进行。由于所有互连线组进行坐标互连线排序方式相同，因此以下以一个互连线组内坐标互连线排序方式为例进行详细的说明。图4示出了本发明实施例一中布线排序的效果示意图；参考图4所示，单个互相连组内坐标互连线排序方式为：先基于时钟数据确定互连线组坐标中属于时钟性质的坐标互连线(即时钟互连线)，并基于时钟数据对所有时钟互连线进行排序；而后判断是否存在最新失败队列，若存在则从互连线组剩余坐标互连线中选取出属于最新失败队列中的所有坐标互连线(即信号互连线)，并在当前排序基础上对其进行排序；若判断不存在最新失败队列或对属于最新失败队列的坐标互连线排序完成后，再对互连线组中剩余的所有坐标互连线(即信号互连线)进行排序，得到互连线组的布线队列。
其中无论是对所属最新失败队列中的信号互连线还是对互连线组中剩余的信号互连线，均采用如下排序方式进行排序，信号互连线排序方式为：分析所有信号互连线的节点扇出值，并先以节点扇出值从大到小的顺序对所有信号互连线进行排序，而后再以曼哈顿距离从大到小的顺序对上述排序中节点扇出值相同信号互连线进行排序。
需要说明的是，对时钟互连线的布线也可在信号互连线布线完成后，但需将时钟信号线插入到信号互连线布线队列的最前端，以保证时钟树布线的优先级最高。
步骤S104，基于预设布线运算依次对所有坐标互连线进行布线运算得到运算结果，并基于运算结果判断对应坐标互连线是否布线成功，若成功则将运算结果存储到预设数据库中，否则将对应坐标互连线添加到失败队列中。
具体地，每个互连线组进行布线运算之前，需要将该布线区域内的逻辑门添加到寻路地图中，作为屏蔽区域，以禁止同层的布线单元穿过该区域；同时再在全部端口处添加保护层，以防止未布线的端口被其它互连线阻挡。
而后再分别基于预设布线运算对所有互连线组中的坐标互连线进行布线运算，得到每条互连线对应的运算结果。图6示出了本发明实施例一中单个互连线组进行布线运算的流程示意图。需要说明的是，每个互连线组是按其对应的布线队列顺序进行的预设布线运算。进一步地，在获取每个坐标互连线的运算结果后，需基于该运算结果判断对应坐标互连线是否布线成功，若布线成功则将该运算结果存储到预设数据库中，否则将对应坐标互连线添加到失败队列中，同时添加失败信息到日志中。
进一步地，预设布线运算为改进的A*布线算法，图5示出了本发明实施例一中改进的A*算法的流程示意图，参考图5所示，本发明实施例改进版A*布线算法在A*布线算法原有的代价函数的基础上添加拐角代价、工艺层代价和补偿代价，使寻路程序尽可能地查找拐角较少、换层较少的路径结果，并且根据布线层数确定布线格点的换层容量，即对于每个节点，原代价函数为f(n)＝g(n)+h(n)，其中g(n)为移动代价，h(n)为预测代价；改进后为f(n)＝g(n)+h(n)+c(n)+l(n)+o(n)，其中c(n)为拐角代价，l(n)为工艺代价，o(n)为补偿代价。寻路取点过程中将根据用户使用的工艺库添加多种约束条件，以控制程序在寻路过程中查找到可以转换为版图的路径，例如当工艺库中存在尺寸为单元大小的互连线交叉单元时，若当前格点发生交叉，则限制寻路方向为直行，不可向另外的方向取点。
更进一步地，将运算结果存储到预设数据库过程具体包括：判断布线结果是否为多扇出路径，若布线结果为多扇出路径则将该布线结果添加到对应坐标互连线所属节点对应的多扇出路径队列中，并判断所属节点中的所有互连线是否均完成布线运算，若是则将对应多扇出路径队列进行合并，并将合并结果存储到预设数据库中，否则不进行合并，若布线结果为单扇出路径，则直接将该布线结果存储在预设数据库中。其中预设数据库包括寻路地图和布线格点数据。
步骤S105，判断失败队列是否符合预设要求，若符合则基于预设条件从预设数据库中查找最优布线结果，否则提高失败队列中互连线的运算优先级，重新基于预设布线运算依次对坐标互连线进行布线运算得到运算结果。
具体地，该步骤也是针对每个互连线组分别进行的，对每组进行的操作如下：当布线队列中的所有坐标互连线均完成布线运算后，需根据失败坐标互连线情况判断是否进行迭代布线优化。即首先将该布线队列中属于最新失败队列的所有信号互连线作为该布线队列的失败子队列。当布线队列中的所有坐标互连线均完成布线运算后，判断该布线队列的失败子队列是否符合预设要求，若符合则从预设数据库中查找该布线队列的最优队列布线结果，即从预设数据库中查找现存该布线队列的所有布线方案，并从该所有布线方案中查找出最符合设定条件的一种布线方案作为最优队列布线结果。若该布线队列的失败子队列不符合预设要求，则提高该失败子队列中运算优先级，并基于该失败子队列重新基于预设布线运算对该失败子队列所对应的互连线组进行排序，得到该互连线组所对应新的布线队列。即当布线队列的失败子队列不符合预设要求时，转步骤S103，基于该失败子队列对对应互连线组进行重新排序。
当所有互连线组均获取到对应最优队列布线结果后，所有最优队列布线结果即形成该待优化电路的最优布线结果。
且进一步地，预设要求为失败子队列中坐标互连线为0条或进入无效布线循环中，无效布线循环为该布线队列的布线顺序在该布线队列的布线方案中重复出现。设定条件可根据用户需求进行设定，且优选地，设定条件可包括对布线成功数、面积利用率以及布线长度等条件的限定。
需要说明的是，该处的失败子队列即为步骤S103中互连线组剩余坐标互连线中选取出的属于最新失败队列中的所有坐标互连线构成的队列。
步骤S106，通过减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线进行优化，以缩小时钟互连线在不同时钟级之间的偏差值，得到初步优化结果。
具体地，获取待优化电路的最优布线结果后，先对其中的时钟树进行增量优化，使用单元库中其它类型的约瑟夫森结传输线重建时钟树，以缩小时钟互连线在不同时钟级之间的偏差值，得到初步优化结果。进一步地，通过减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线进行优化，其中减少路径延时方式包括长距离约瑟夫森结替换方式和无缘传输线替换方式，增加路径延时方式包括用含约瑟夫森结更多的延时单元进行替换的方式和查找空余位置进行时钟延长的方式。图7示出了本发明实施例一中信号互连线优化中的替换节点和延长路径的示意图；图8示出了本发明实施例一中优化时钟互连线的一种示意图。
图11示出了本发明实施例一中优化时钟互连线的一种示意图；结合图7所示，图中时钟树的优化过程为：先优化主干节点之间的连接路径，用长距离约瑟夫森结缩短路径长度；之后再优化每个主干节点到时钟端的路径长度，即从后往前进行优化，且每一级优化均需尽量保证当前级主干节点到各个时钟端的时间一致，并且到达时间等于这一级到下一级主干上的时间加下一级时钟端时间点的平均值。例如优化第二级时钟互连线时，已有第三级时钟互连线的连接路径长度，则第二级的所有时钟端的时间点数据、第二级到第三级时钟树优化目标为(350+352+351+352+350)/5+20，对于最后一级的第三级，优化目标为0。
其中，时钟树类型为Concurrent-flow或Counter-flow的时钟树。
步骤S107，对初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对正常时序信号队列中的信号互连线进行优化，得到待优化电路的优化布线结果。
具体地，实现最优布线结果中时钟互连线的优化后得到初步优化结果，而后需对初步优化结果中的通信号连线进行优化。
图9示出了本发明实施例一中信号互连线优化的整体流程示意图；参考图9所示，进一步先对所有的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列。而后通过减少路径延时方式和/或增加路径延时方式对时序违例信号队列中的信号互连线进行修复，并采用减少路径延时方式对正常时序信号队列中的信号互连线进行优化，得到待优化电路的优化布线结果。由于减少路径延时方式包括长距离约瑟夫森结替换方式和无缘传输线替换方式，增加路径延时方式包括用含约瑟夫森结更多的延时单元进行替换的方式和查找空余位置进行时钟延长的方式。因此对正常时序信号队列的优化尽量采用长距离约瑟夫森结或无缘传输线进行修复，以保证路径延时变短，使整个电路的延时减小，同时也要保证该路径满足电路的保持时间要求。图11示出了本发明实施例一中一种待优化电路的优化布线结果示意图。其中若无法完成某一路径的修复，则输出该路径的修复失败信息，以作为调整前级布局优化和时钟树综合的指导。
获取待优化电路的优化布线结果后，将根据预设数据库和优化布线结果生成坐标互连线的例化语句。图10示出了本发明实施例一中一种SFQ互连线生成器的效果示意图；参考图10所示，例化语句主要由版图编辑器决定，以Cadence公司的Virtuoso Layout XL为例，对单一路径，程序将从预设数据库中的布线格点数据中获取当前路径的格点坐标、路径方向，从优化布线结果中获取当前路径的互连线单元，两者匹配后生成dbcreate语句；生成全部坐标互连线的dbcreate语句后，由Virtuoso Layout XL中的SKILL接口模块读取所有坐标互连线的dbcreate语句，将坐标互连线生成在已有的版图布局中，实现布线结果到版图上的转换。
所有的互连线组完成布线后，将由顶层信息收集模块分析各布线组的布线情况，输出失败路径、布线时间和布线空间利用率等信息，供设计者参考，以进行布局和时钟树综合的反馈优化。
本发明实施例提供的超导集成电路的布线优化方法，实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销；进一步进行布线优化时可以定制化使用多种不同类型的约瑟夫森传输线和无线传输线来成时钟树和信号线的布线优化，对超导集成电路(例如SFQ)工艺的兼容性较好，且可根据工艺条件进行灵活调整，适用于约瑟夫森结传输线和无缘传输线的混合布线。且本发明方法适用于Concurrent-flow和Counter-flow的时钟树布线以及Bit-slice电路结构的信号线布线。
实施例二
为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种超导集成电路的布线优化装置。
图12示出了本发明实施例二超导集成电路的布线优化装置的结构示意图；参考图12所示，本发明实施例超导集成电路的布线优化装置，包括坐标互连线获取模块、布线运算模块、最优布线结果获取模块、时钟优化模块和布线优化模块。
坐标互连线获取模块用于基于待优化电路的版图信息获取待优化电路中所有逻辑门的坐标位置，并基于待优化电路的电路网表获取待优化电路中所有逻辑门之间的互联关系，将所有逻辑门的坐标位置与所有逻辑门之间的互联关系进行匹配，获取所有逻辑门的坐标互连线。
布线运算模块用于基于预设布线运算依次对所有坐标互连线进行布线运算得到运算结果，并基于运算结果判断对应坐标互连线是否布线成功，若成功则将运算结果存储到预设数据库中，否则将对应坐标互连线添加到失败队列中。
最优布线结果获取模块用于判断失败队列是否符合预设要求，若符合则基于预设条件从预设数据库中查找最优布线结果，否则提高失败队列中互连线的运算优先级，重新基于预设布线运算依次对所有坐标互连线进行布线运算得到运算结果。
时钟优化模块用于通过减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线进行优化，以缩小时钟互连线在不同级之间的偏差值，得到初步优化结果。
布线优化模块用于对初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对正常时序信号队列中的信号互连线进行优化，得到待优化电路的优化布线结果。
本发明实施例提供的超导集成电路的布线优化装置，实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销；进一步进行布线优化时可以定制化使用多种不同类型的约瑟夫森传输线和无线传输线来成时钟树和信号线的布线优化，对超导集成电路(例如SFQ)工艺的兼容性较好，且可根据工艺条件进行灵活调整，适用于约瑟夫森结传输线和无缘传输线的混合布线。且本发装置适用于Concurrent-flow和Counter-flow的时钟树布线以及Bit-slice电路结构的信号线布线。
实施例三
为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种存储介质，其存储有计算机程序，该计算机程序被处理器执行时可实现实施例一超导集成电路的布线优化方法中的所有步骤。
超导集成电路的布线优化方法的具体步骤以及应用本发明实施例提供的可读存储介质获取的有益效果均与实施例一相同，在此不在对其进行赘述。
需要说明的是：存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
实施例四
为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种终端。
图13示出了本发明实施例四终端的结构示意图，参照图13所示，本实施例终端包括相互连接的处理器及存储器；存储器用于存储计算机程序，处理器用于执行存储器存储的计算机程序，以使终端执行时可实现实施例一超导集成电路的布线优化方法中的所有步骤。
超导集成电路的布线优化方法的具体步骤以及应用本发明实施例提供的终端获取的有益效果均与实施例一相同，在此不在对其进行赘述。
需要说明的是，存储器可能包含随机存取存储器(Random Access Memory，简称RAM)，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。同理处理器也可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital SignalProcessing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种超导集成电路的布线优化方法，包括：
基于待优化电路的版图信息获取所述待优化电路中所有逻辑门的坐标位置，并基于所述待优化电路的电路网表获取所述待优化电路中所有逻辑门之间的互联关系，将所有所述逻辑门的坐标位置与所有所述逻辑门之间的互联关系进行匹配，获取所有所述逻辑门的坐标互连线；
基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果，并基于所述运算结果判断对应所述坐标互连线是否布线成功，若成功则将所述运算结果存储到预设数据库中，否则将对应所述坐标互连线添加到失败队列中；
判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级，重新基于预设布线运算对所述坐标互连线进行布线运算得到运算结果；
通过减少路径延时方式和/或增加路径延时方式对所述最优布线结果中的时钟互连线进行优化，以缩小所述时钟互连线在不同时钟级之间的偏差值，得到初步优化结果；
对所述初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对所述时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对所述正常时序信号队列中的信号互连线进行优化，得到所述待优化电路的优化布线结果。
2.根据权利要求1所述的方法，其特征在于，获取坐标互连线步骤和进行布线运算步骤之间还包括：
基于所述坐标互连线的起点坐标、所述坐标互连线的终点坐标以及预设分组容限对所有所述坐标互连线进行分组，得到多个互连线组。
3.根据权利要求2所述的方法，其特征在于，获取互连线组步骤和进行布线运算步骤之间还包括：
分别对每个所述互连线组进行排序得到对应的布线队列；
其中，对单个所述互连线组进行排序得到对应布线队列包括：
先对所述互连线组中的时钟互连线进行排序，再对所述互连线组中属于最新所述失败队列中的信号互连线进行排序，最后对所述互连线组中剩余的信号互连线进行排序，得到所述互连线组的布线队列。
4.根据权利要求3所述的方法，其特征在于，判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级包括：
当所述布线队列中的所有互连线均完成布线运算后，将所述布线队列中属于最新所述失败队列中的信号互连线作为该布线队列的失败子队列；
依次判断所述失败子队列是否符合预设要求，若符合则从所述预设数据库中查找对应所述布线队列的最优队列布线结果，否则基于该失败子队列重新对对应所述互连线组进行排序；
当获取所有所述互连线组对应的最优队列布线结果后，所有所述队列最优布线结果形成最优布线结果。
5.根据权利要求1所述的方法，其特征在于，所述预设布线运算为A*算法，且所述A*算法的代价函数为拐角代价、工艺代价、补偿代价、移动代价和预测代价之和。
6.根据权利要求1所述的方法，其特征在于，将所述运算结果存储到预设数据库中包括：
判断所述布线结果是否为多扇出路径，若所述布线结果为多扇出路径则将该布线结果添加到所属节点对应的多扇出路径队列中，并判断所属节点中的所有所述互连线是否均完成布线运算，若是则将对应所述多扇出路径队列进行合并，并将合并结果存储到所述预设数据库中，否则不进行合并，若所述布线结果为单扇出路径，则将所述布线结果存储在所述预设数据库中。
7.根据权利要求1所述的方法，其特征在于，所述减少路径延时方式包括长距离约瑟夫森结替换方式和无缘传输线替换方式，所述增加路径延时方式包括用含约瑟夫森结更多的延时单元进行替换的方式和查找空余位置进行时钟延长的方式。
8.一种超导集成电路的布线优化装置，其特征在于，包括坐标互连线获取模块、布线运算模块、最优布线结果获取模块、时钟优化模块和布线优化模块，
所述坐标互连线获取模块，用于基于待优化电路的版图信息获取所述待优化电路中所有逻辑门的坐标位置，并基于所述待优化电路的电路网表获取所述待优化电路中所有逻辑门之间的互联关系，将所有所述逻辑门的坐标位置与所有所述逻辑门之间的互联关系进行匹配，获取所有所述逻辑门的坐标互连线；
所述布线运算模块，用于基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果，并基于所述运算结果判断对应所述坐标互连线是否布线成功，若成功则将所述运算结果存储到预设数据库中，否则将对应所述坐标互连线添加到失败队列中；
所述最优布线结果获取模块，用于判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级，重新基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果；
所述时钟优化模块，用于通过减少路径延时方式和/或增加路径延时方式对所述最优布线结果中的时钟互连线进行优化，以缩小所述时钟互连线在不同时钟级之间的偏差值，得到初步优化结果；
所述布线优化模块，用于对所述初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对所述时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对所述正常时序信号队列中的信号互连线进行优化，得到所述待优化电路的优化布线结果。
9.一种存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1至7中任一项所述超导集成电路的布线优化方法。
10.一种终端，其特征在于，包括：处理器及存储器；
所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行如权利要求1至7中任一项所述超导集成电路的布线优化方法。
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