TWI748870B - 邏輯閘及數位電路 - Google Patents

邏輯閘及數位電路 Download PDF

Info

Publication number
TWI748870B
TWI748870B TW110104708A TW110104708A TWI748870B TW I748870 B TWI748870 B TW I748870B TW 110104708 A TW110104708 A TW 110104708A TW 110104708 A TW110104708 A TW 110104708A TW I748870 B TWI748870 B TW I748870B
Authority
TW
Taiwan
Prior art keywords
layer
sub
transistor
conductive connection
fanfet
Prior art date
Application number
TW110104708A
Other languages
English (en)
Other versions
TW202137401A (zh
Inventor
王振志
何立瑋
Original Assignee
王振志
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/828,939 external-priority patent/US11239235B2/en
Application filed by 王振志 filed Critical 王振志
Publication of TW202137401A publication Critical patent/TW202137401A/zh
Application granted granted Critical
Publication of TWI748870B publication Critical patent/TWI748870B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種邏輯閘包括第一子層至第五子層以及貫穿矽通孔。第一子層包括第一導電性連接元件。第二子層位於第一子層之上。第二子層包括垂直地連接至第一導電性連接元件之第一通孔。第三子層位於第二子層之上，且包括電晶體區域及水平地連接至電晶體區域之第二導電性連接元件。第一通孔垂直地連接至電晶體區域。電晶體區域包括複數電晶體。第四子層包括垂直地連接至第三子層之第二通孔。第五子層位於第四子層之上，且包括第三導電性連接元件。第二通孔垂直地連接至第三導電性連接元件。貫穿矽通孔垂直地連接至第三導電性連接元件。

Description

邏輯閘及數位電路
本揭露係關於一種邏輯閘及數位電路，特別是一種由扇狀場效電晶體(fan structure field effect transistor, FanFET)完成的邏輯閘及數位電路。
半導體電晶體可應用於電子電路元件與記憶體元件。記憶體元件可分為揮發性記憶體元件與非揮發性記憶體元件兩類。電子電路元件可廣泛應用於類比電路設計與數位電路設計，特別是進行數位訊號處理的數位電路設計。一般而言，數位電路設計是一種開關電路，係由各種閘電路、正反器以及各種組合邏輯電路以及序向邏輯電路組成的控制部件與運算部件。在時脈的驅動下，控制部件控制運算部件完成所要執行的動作。例如，各種微控器(MCU)、控制器(controller)、數位訊號處理(DSP)、中央處理器(CPU)、與圖形處理器(GPU)，皆為數位邏輯應用的晶片。數位電路設計與類比電路訊號亦可藉由類比數位轉換器及數位類比轉換器彼此連接。為了進一步提高數位電路節點技術的微縮能力與晶片電性的效能，亟需發展全新的電晶體結構。
根據本揭露的一些實施方式，一種邏輯閘包括第一子層、第二子層、第三子層、第四子層、第五子層及貫穿矽通孔。第一子層包括第一導電性連接元件。第二子層通孔位於第一子層之上。第二子層包括垂直地連接至第一導電性連接元件之第一通孔。第三子層位於第二子層之上，且包括電晶體區域及水平地連接至此電晶體區域之第二導電性連接元件。第一通孔垂直地連接至電晶體區域。電晶體區域包括複數上述電晶體。第四子層包括垂直地連接至第三子層之第二通孔。第五子層位於第四子層之上，且包括第三導電性連接元件。第二通孔垂直地連接至第三導電性連接元件。貫穿矽通孔垂直地連接至第三導電性連接元件。
在一些實施方式中，第一子層、第二子層、第三子層、第四子層、第五子層及貫穿矽通孔係依次堆疊。
在一些實施方式中，第三子層還包括水平地連接至第二導電性連接元件之輸入端子。第二導電性連接元件垂直地連接第一通孔與第二通孔。
在一些實施方式中，電晶體包括PMOS電晶體及NMOS電晶體，PMOS電晶體之閘極經由第二導電性連接元件連接至NMOS電晶體之閘極。PMOS電晶體之閘極及NMOS電晶體之閘極係作為輸入。
在一些實施方式中，第一子層包括水平地連接至第一導電性連接元件之輸出端子。PMOS電晶體之汲極區域及NMOS電晶體之汲極區域係作為輸出。
在一些實施方式中，電晶體包括至少兩個PMOS電晶體及至少兩個NMOS電晶體。PMOS電晶體以並聯電性連接，且NMOS電晶體以串聯電性連接。
在一些實施方式中，第一子層包括水平地連接至第一導電性連接元件之輸出端子。
在一些實施方式中，電晶體包括至少兩個PMOS電晶體及至少兩個NMOS電晶體。PMOS電晶體以串聯電性連接，且NMOS電晶體以並聯電性連接。
在一些實施方式中，第五子層包括水平地連接至第三導電性連接元件之輸出端子。
在一些實施方式中，第三子層之電晶體包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體及第六電晶體。第一電晶體及第二電晶體定義第一反閘，且第三電晶體及第四電晶體定義第二反閘。第一反閘及第二反閘交叉耦合。第一反閘及第二反閘分別經由第一子層及第二子層電性連接至第六電晶體及第五電晶體。
根據本揭露的一些實施方式，數位電路包含複數個前述的邏輯閘。邏輯閘為共平面結構、堆疊結構或上述之組合。
本揭露之實施方式提供了一些優勢。然而，應瞭解到，其他的實施方式可提供不同的優勢，並非所有的優勢都必須在此揭露，且沒有一個特定的優勢是所有實施方式之必要條件。
應瞭解到，前面的一般描述以及以下的詳細描述均為示例，並且旨在提供對本揭露的進一步解釋。
現將詳細參照本揭露之實施方式，其示例係繪示在圖式中。本揭露在圖式及說明書中盡量使用相同的圖式元件符號，來表示相同或相似之部分。
再者，空間相對用語，如「在…下面」、「下方」、「下部」、「上方」、「上部」及其相似術語，是用以方便描述一個元件或特徵與其他的元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位（例如旋轉90度或其他方位）時，本揭露所使用的空間相對敘述亦可幫助理解。
第1A圖至第1C圖、第2A圖至第2C圖及第3A圖至第3C圖繪示扇狀場效電晶體(fan structure field effect transistor；FanFET)之各種類型。FanFET適用於電晶體及記憶體單元之積體電路。第1A圖、第2A圖及第3A圖為根據本揭露之一些實施方式之FanFET的各種類型的側視圖。第1B圖、第2B圖及第3B圖分別為根據本揭露之一些實施方式的FanFET之各種類型的上視圖。第1C圖、第2C圖及第3C圖為根據本揭露之一些實施方式的FanFET的各種類型的剖面圖。
參閱第1A圖至第1C圖，FanFET 1包括基板10、在基板10中之源極/汲極區域S/D及通道區域C、閘極G以及在閘極G與基板10之間的介電層20（在本文中可視為閘極介電層）。基板10在遠離介電層20之方向上漸縮(taper)。在一些實施方式中，基板10可漸縮成一點。舉例來說，在如第1B圖中所繪示之實施方式中，基板10之形狀在一些實施方式中在上視圖中可為等邊三角形、銳角三角形及鈍角三角形。通道區域C在源極/汲極區域S/D之間，且摻雜有與源極/汲極區域S/D之摻雜劑不同類型的摻雜劑。可選擇地，基板10之遠離通道區域C及源極/汲極區域S/D的區域可摻雜有適當的摻雜劑。介電層20與最靠近基板10中之源極/汲極區域S/D及通道區域C的側壁接觸。閘極G與介電層20接觸。
在一些實施方式中，基板10可以由例如多晶矽製成。源極/汲極區域S/D摻雜有n型摻雜劑（例如，磷或砷）或是p型摻雜劑（例如，硼）。通道區域C摻雜有電導率與源極/汲極區域S/D不同之摻雜劑。基板10之遠離通道區域C及源極/汲極區域S/D的區域可選擇摻雜有與通道區域C相同之摻雜劑。
在一些實施方式中，介電層20可以是單層的薄膜或是多層的薄膜。舉例來說，在一些實施方式中，介電層20為單層的氧化物層，而在其他實施方式中，介電層20為兩層的薄膜，此兩層的薄膜可由氧化物層（在一些實施方式中稱為穿隧氧化物）及在氧化物層與閘極G之間的氮化物層製成。在一些實施方式中，介電層20為高介電常數的介電層或與多層的薄膜之組合。舉例來說，介電層20可包括為金屬氧化物或Hf、Al、Zr、其組合之矽酸鹽的一個層。其他適當材料包括呈金屬氧化物、金屬合金氧化物及其組合的形式之La、Mg、Ba、Ti、Pb、Zr。例示性材料包括MgOx 、BaTix Oy 、BaSrx Tiy Oz 、PbTix Oy 、PbZrx Tiy Oz 、SiCN、SiON、SiN、Al2 O3 、La2 O3 、Ta2 O5 、Y2 O3 、HfO2 、ZrO2 、HfSiON、YGex Oy 、YSix Oy 及LaAlO3 ，以及其他適當的材料。
在一些實施方式中，閘極G由導電材料製成，諸如，摻雜的多晶矽、氮化鉭(TaN)、其他導電氮化物、鎢、其他金屬或其組合。舉例來說，閘極G由TaN製成。
第2A圖至第2C圖繪示另一FanFET(FanFET 2)，其與FanFET 1之許多特徵相似，不同之處在於基板10之形狀。在如第2A圖至第2C圖中所繪示之一些實施方式中，基板10之形狀在一些實施方式中在上視圖中為梯形的。詳細來說，基板10包括與介電層20接觸之長基底，以及比長基底短且遠離介電層20之短基底。由於梯形的形狀，如第2B圖中所繪示，基板10亦在遠離介電層20之方向上漸縮。
第3A圖至第3C圖繪示另一FanFET(FanFET 3)，其與FanFET 1之許多特徵相似，不同之處在於基板10之形狀。在如第3A圖至第3C圖中所繪示之一些實施方式中，基板10之形狀在一些實施方式中為半球形、半椭圓形、半圓柱形、半橢圓形、半橢圓柱形(semi-ellipsoid cylinder-like；SECL)及其他適當的形狀。由於半球形的形狀，如第3B圖所繪示，基板10亦在遠離介電層20之方向上漸縮。
第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖為根據本揭露之一些實施方式的FanFET的各種類型。第4A圖繪示另一FanFET(FanFET 4a)，其與如第1A圖至第1C圖、第2A圖至第2C圖及第3A圖至第3C圖中所繪示之FanFET 1、FanFET 2及/或FanFET 3的許多特徵相似，不同之處在於基板10在剖面圖中之形狀。在如第4A圖中所繪示之一些實施方式中，在剖面圖中基板10之形狀為三角形。詳細來說，在剖面圖中，三角形基板10具有兩個傾斜邊，此兩個傾斜邊在遠離介電層20之尖端處相接。第4B圖繪示另一FanFET(FanFET 4b)，其與FanFET 4a之許多特徵相似，不同之處在於基板10在剖面圖中之形狀。詳細來說，三角形基板10具有實質上為直線的邊以及在遠離介電層20之尖端處相接之傾斜邊，且此實質上直線的邊在剖面圖中位於比傾斜邊更高的位置。第4C圖繪示另一FanFET(FanFET 4c)，其與FanFET 4b之許多特徵相似，不同之處在於基板10在剖面圖中之形狀。詳細來說，三角形基板10在剖面圖中具有實質上直線的邊以及遠離介電層20之尖端處相接之傾斜邊，且此實質上直線的邊在剖面圖中位於比傾斜邊低的位置。
第5A圖繪示另一FanFET(FanFET 5a)，其與如第1A圖至第1C圖、第2A圖至第2C圖及第3A圖至第3C圖中所繪示之FanFET 1、FanFET 2及/或FanFET 3的許多特徵相似，不同之處在於基板10在剖面圖中之形狀。在如第5A圖中所繪示之一些實施方式中，在剖面圖中基板10之形狀為梯形。詳細來說，在剖面圖中，梯形基板10具有與介電層20接觸之長基底以及遠離介電層20之短基底。應瞭解到，若FanFET 5a具有如第1B圖或第3B圖中所繪示之上視圖輪廓，則在剖面圖中，梯形基板10之短基底會相似於立體圖中之一線。相對地，若FanFET 5a具有如第2B圖中所繪示之上視圖輪廓，則在剖面圖中，梯形基板10之短基底會相似於立體圖中之一表面。
第5B圖繪示另一FanFET(FanFET 5b)，其與FanFET 5a之許多特徵相似，不同之處在於基板10在剖面圖中之形狀。詳細來說，如第5B圖中所繪示之梯形基板10具有與介電層20接觸之短基底以及遠離介電層20之長基底。應瞭解到，若FanFET 5b具有如第1B圖或第3B圖中所繪示之上視圖輪廓，則在剖面圖中，梯形基板10之長基底會相似於立體圖中之一線。相對地，若FanFET 5b具有如第2B圖中所繪示之上視圖輪廓，則在剖面圖中，梯形基板10之長基底會相似於立體圖中之一表面。
第6A圖繪示另一FanFET(FanFET 6a)，其與如第1A圖至第1C圖、第2A圖至第2C圖及第3A圖至第3C圖中所繪示之FanFET 1、FanFET 2及/或FanFET 3的許多特徵相似，不同之處在於基板10在剖面圖中之形狀。在如第6A圖中所繪示之一些實施方式中，在剖面圖中，基板10具有遠離介電層20之彎曲端。第6B圖繪示另一FanFET(FanFET 6b)，其與FanFET 6a之許多特徵相似，不同之處在於基板10在剖面圖中之形狀。詳細來說，基板10在遠離介電層20之方向上漸縮，且亦在剖面圖中具有遠離介電層20之彎曲端。第6C圖繪示另一FanFET(FanFET 6c)，其與FanFET 6a之許多特徵相似，不同之處在於基板10在剖面圖中之形狀。詳細來說，基板10在朝向介電層20之方向上漸縮，且亦在剖面圖中具有遠離介電層20之彎曲端。
第7圖繪示另一FanFET(FanFET 7)，其與如第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖及第6A圖至第6C圖中所繪示之FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET 4c、FanFET 5a至FanFET 5b及/或FanFET 6a至FanFET 6c的許多特徵相似，不同之處在於在上視圖中基板10之形狀。在如第7圖中所繪示之一些實施方式中，基板10在遠離介電層20之方向上漸縮，且在上視圖中還具有彎曲端。
應瞭解到，第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖中所繪示之所有幾何形狀僅為FanFET之示例，而非旨在限制本揭露的申請專利範圍。FanFET之任何其他的變形或態樣應包括在本揭露的申請專利範圍內。
第8圖為根據本揭露之一些實施方式的逐層製造(layer by layer)數位電路堆疊集合之示意圖。參閱第8圖，數位電路堆疊集合可包括地層L0、第一層L1及第二層L2。數位電路堆疊集合可包括三個以上的層。地層L0可包括地線(ground line；GND)。第一層L1包括第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔(through-silicon via)TSV1。詳細來說，邏輯閘可包括地層L0及第一層L1。第一子層L11可包括第一導電性連接元件。在一些實施方式中，地層L0垂直地連接至第一子層L11。第二子層L12設置在第一子層L11之上。第三子層L13設置在第二子層L12之上。第四子層L14設置在第三子層L13之上。第五子層L15設置在第四子層L14之上。貫穿矽通孔TSV1設置在第五子層L15之上。第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1依序堆疊。
第一子層L11可包括導電性連接元件及輸出端子。詳細來說，第一子層L11之導電性連接元件可包括導電性連接線及導電性連接通孔。導電性連接線可包括縱向導電性連接線及橫向導電性連接線。舉例來說，縱向導電性連接線可沿X軸、橫向導電性連接線可沿Y軸，且導電性連接通孔可沿Z軸。
第二子層L12可包括通孔。第二子層L12之通孔垂直地連接至第一子層L11之導電性連接元件。詳細來說，第二子層L12之通孔可沿Z軸，此通孔可垂直地連接至第一子層L11之導電性連接線及導電性連接通孔。
第三子層L13可包括電晶體區域、導電性連接元件及輸入端子。第二子層L12之通孔可垂直地連接至第三子層L13之電晶體區域。第三子層L13之電晶體區域可包括電晶體(FanFET)，且可具有第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖中所分別繪示之對應於FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET 4c、FanFET 5a、FanFET 5b、FanFET 6a至FanFET 6c及FanFET 7的幾何形狀。第三子層L13之電晶體區域的電晶體可包括第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖中所繪示之基板10、源極區域S、汲極區域D及閘極G。
相似地，第三子層L13之導電性連接元件可包括導電性連接線及導電性連接通孔。導電性連接線可包括縱向導電性連接線及橫向導電性連接線。舉例來說，縱向導電性連接線可沿X軸，橫向導電性連接線可沿Y軸，且導電性連接通孔可沿Z軸。
第四子層L14可包括通孔。第四子層L14之通孔可垂直地連接至第三子層L13。舉例來說，第四子層L14之通孔可垂直地連接至第三子層L13之電晶體區域。
第五子層L15可包括導電性連接元件及輸出端子。詳細來說，第五子層L15之導電性連接元件可包括導電性連接線及導電性連接通孔。導電性連接線可包括縱向導電性連接線及橫向導電性連接線。舉例來說，縱向導電性連接線可沿X軸，橫向導電性連接線可沿Y軸，且導電性連接通孔可沿Z軸。在一些實施方式中，第五子層L15可包括水平地連接至第五子層L15之導電性連接元件的輸出端子。第三子層L13的導電性連接元件亦可經由第二子層L12的通孔與第四子層L14的通孔分別連接第一子層L11的導電性連接元件與第五子層L15的導電性連接元件。也就是說，在本實施方式中，端點的連接方式不僅限於上下層的連接（例如第一子層L11至第二子層L12），也可以跨層連接（例如第三子層L13經由第二子層L12連接至第一子層L11）。
貫穿矽通孔TSV1可垂直地連接至第五子層L15之導電性連接元件。在一些實施方式中，貫穿矽通孔TSV1可視為偏壓元件(bias)。舉例來說，貫穿矽通孔TSV1可包括正電源電壓(Vdd)、電壓位準、地線(GND)、字元線、位元線或反向位元線(bit line bar)。以電性的角度而言，貫穿矽通孔TSV1可作為偏壓。以製程的角度而言，貫穿矽通孔TSV1可作為連接上下層的導電性連接元件。
在一些實施方式中，第一子層L11、第三子層L13及第五子層L15之導電性連接元件可由多晶矽材料製成。第三子層L13之電晶體區域的閘極可由多晶矽材料製成。第二子層L12及第四子層L14可包括隔離層及在此隔離層中之導電通孔。貫穿矽通孔TSV1可包括隔離層及在此隔離層中之導電通孔。第三子層L13的電晶體區域之電晶體可包含多晶矽、氧化層、介電層與導電層。
第二層L2包括第一子層L21、第二子層L22、第三子層L23、第四子層L24、第五子層L25及貫穿矽通孔TSV2。相似地，第二子層L22設置在第一子層L21之上，第三子層L23設置在第二子層L22之上，第四子層L24設置在第三子層L23之上，第五子層L25設置在第四子層L24之上，且貫穿矽通孔TSV2設置在第五子層L25之上。
在一些實施方式中，第一層L1與第二層L2可組成數位電路。也就是說，複數個邏輯閘（如第一層L1與第二層L2）可為共平面結構、堆疊結構或是共平面及堆疊結構之組合。
應瞭解到，第一子層L21、第二子層L22、第三子層L23、第四子層L24、第五子層L25及貫穿矽通孔TSV2之配置分別相似於第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1，後文不再重複說明。
如第8圖中所示之逐層數位電路堆疊集合可應用於邏輯閘，例如反閘(或稱反相器；Inverter)、是閘(或稱緩衝器, Buffer Gate)、或閘(OR Gate)、互斥或閘 (XOR Gate)、反或閘 (NOR Gate)、反互斥或閘(XNOR Gate)、及閘(AND Gate)、反及閘(NAND Gate)、靜態隨機存取記憶體(SRAM)等等。再者，前述的FanFET可應用於類比電路。
第9A圖為反閘之示意圖。換句話說，第9A圖之結構可視為反閘之等效電路。如第9A圖所示，反閘包括第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1。第一子層L11可包括輸出端子L11O及導電性連接元件。輸出端子L11O水平地連接至導電性連接元件。導電性連接元件可包括沿Y軸之橫向導電性連接線L11Y。舉例來說，輸出端子L11O水平地連接至橫向導電性連接線L11Y。
第二子層L12設置在第一子層L11之上。第二子層L12包括通孔。第三子層L13設置在第二子層L12之上。第三子層L13可包括電晶體區域L13R及導電性連接元件。第三子層L13之導電性連接元件水平地連接至第三子層L13之電晶體區域L13R。導電性連接元件可包括沿Y軸之橫向導電性連接線L13Y。在一些實施方式中，第三子層L13還包括輸入端子L13I。輸入端子L13I水平地連接至第三子層L13之導電性連接元件的橫向導電性連接線L13Y。第三子層L13之電晶體區域的電晶體可包括NMOS電晶體L13N及PMOS電晶體L13P。NMOS電晶體L13N包括基板40、薄氧化物層50、閘極介電層60及閘極GN。應瞭解到，NMOS電晶體L13N可包括電晶體(FanFET)，且具有第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖中所繪示之分別對應於FanFET 1、FanFET 2、FanFET 3、FanFET 4a至FanFET 4c、FanFET 5a、FanFET 5b、FanFET 6a至FanFET 6c及FanFET 7的幾何形狀。第三子層L13之電晶體區域之NMOS電晶體L13N電晶體的閘極GN可具有第1A圖至第1C圖、第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5B圖、第6A圖至第6C圖及第7圖中所繪示之閘極G的幾何形狀。相似地，PMOS電晶體L13P具有與NMOS電晶體L13N相似之配置，例如基板、薄氧化物層、閘極介電層及閘極GP，且後文中不再重複描述。在一些實施方式中，PMOS電晶體L13P之閘極GP連接至NMOS電晶體L13N之閘極GN，並可視為輸入（例如，輸入端子L13I）。PMOS電晶體L13P之汲極區域連接至NMOS電晶體L13N之汲極區域，並可視為輸出（例如，輸出端子L11O）。
第四子層L14包括垂直地連接至第三子層L13之通孔。第五子層L15可設置在第四子層L14之上。第五子層L15可包括垂直地連接至第四子層L14之通孔的導電性連接元件。舉例來說，此導電性連接元件可包括沿Z軸之導電性連接通孔。
貫穿矽通孔TSV1垂直地連接至第五子層L15之導電性連接元件。貫穿矽通孔TSV1可視為偏壓元件。舉例來說，貫穿矽通孔TSV1可包括正電源電壓(Vdd)及地線(GND)。舉例來說，如第9A圖中所示，在左側之貫穿矽通孔TSV1可視為正電源電壓(Vdd)。正電源電壓(Vdd)可設置在PMOS電晶體L13P之上，且電性連接至PMOS電晶體L13P。在右側之貫穿矽通孔TSV1可視為地線(GND)。地線(GND)可設置在NMOS電晶體L13N之上，且電性連接至NMOS電晶體L13N。詳細來說，PMOS電晶體L13P之源極區域及NMOS電晶體L13N之源極區域可分別連接至正電源電壓（在左側之貫穿矽通孔TSV1）及地線（在右側之貫穿矽通孔TSV1）。在一些實施方式中，正電源電壓（在左側之貫穿矽通孔TSV1）對齊於第四子層L14與第五子層L15。在一些實施方式中，地線（在右側之貫穿矽通孔TSV1）對齊於第四子層L14與第五子層L15。在一些實施方式中，貫穿矽通孔TSV1可作為偏壓或連接上下層的導電性連接元件。第9B圖為NAND閘之示意圖。換句話說，第9B圖之結構可視為NAND閘之等效電路。如第9B圖所示，NAND閘包括地層L0、第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1。第一子層L11垂直地連接至地層L0。地層L0可包括地線(GND)。第一子層L11可包括導電性連接元件及輸出端子L11O。輸出端子L11O水平地連接至第一子層L11之導電性連接元件。此導電性連接元件可包括沿X軸之縱向導電性連接線L11XP及縱向導電性連接線L11XN、沿Y軸之橫向導電性連接線L11Y，及沿Z軸之導電性連接通孔L11V。舉例來說，輸出端子L11O、縱向導電性連接線L11XP及縱向導電性連接線L11XN以及橫向導電性連接線L11Y係水平地連接。
第二子層L12可包括通孔，通孔可垂直地連接至第一子層L11之導電性連接元件（例如，縱向導電性連接線L11X）或第一子層L11之輸出端子L11O。第三子層L13可設置在第二子層L12之上。第三子層L13可包括垂直地連接至第二子層L12之通孔的電晶體區域L13R。再者，第三子層L13包括導電性連接元件及水平地連接至此導電性連接元件之兩個輸入端子L13I。輸入端子L13I可包括輸入端子L13IA及輸入端子L13IB。導電性連接元件可包括沿Y軸之橫向導電性連接線L13Y，及沿X軸之縱向導電性連接線L13X。第三子層L13之電晶體區域的電晶體可包括至少兩個PMOS電晶體L13P及至少兩個NMOS電晶體L13N。PMOS電晶體L13P以並聯電性連接，且NMOS電晶體L13N以串聯電性連接。詳細來說，PMOS電晶體L13P以並聯電性連接且連接至貫穿矽通孔TSV1。NMOS電晶體L13N以串聯電性連接且連接至地層L0。PMOS電晶體L13P中之一者的閘極GP及NMOS電晶體L13N中之一者的閘極GN係經由橫向導電性連接線L13Y連接，且可視為兩個輸入（輸入端子L13IA及輸入端子L13IB）。並聯的兩個PMOS電晶體L13P及串聯的兩個NMOS電晶體L13N電性連接，可連接至輸出（輸出端子L11O）。
第四子層L14可包括垂直地連接至第三子層L13之通孔。第五子層L15可包括垂直地連接至第四子層L14之通孔的導電性連接元件。舉例來說，此導電性連接元件可包括沿X軸之縱向導電性連接線L15XP及縱向導電性連接線L15XN。
貫穿矽通孔TSV1垂直地連接至第五子層L15。貫穿矽通孔TSV1可視為偏壓元件。舉例來說，貫穿矽通孔TSV1可包括正電源電壓(Vdd)。在一些實施方式中，貫穿矽通孔TSV1可作為偏壓或連接上下層的導電性連接元件。
第9C圖為NOR閘之示意圖。換句話說，第9C圖之結構可視為NOR閘之等效電路。如第9C圖所示，NOR閘包括地層L0、第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1。地層L0可包括地線(GND)。第一子層L11可包括垂直地連接至地層L0之導電性連接元件。此導電性連接元件可包括沿X軸之縱向導電性連接線L11XP及縱向導電性連接線L11XN。
第二子層L12可包括垂直地連接至第一子層L11之導電性連接元件的通孔。第三子層L13設置在第二子層L12之上。第三子層L13可包括垂直地連接至第二子層L12之電晶體區域L13R。第三子層L13可包括導電性連接元件及水平地連接至此導電性連接元件之兩個輸入端子L13I。輸入端子L13I可包括輸入端子L13IA及輸入端子L13IB。導電性連接元件可包括導電性連接線及/或導電性連接通孔。舉例來說，第三子層L13可包括沿X軸之縱向導電性連接線L13X及沿Y軸之橫向導電性連接線L13Y。第三子層L13之電晶體區域的電晶體可包括至少兩個PMOS電晶體L13P及至少兩個NMOS電晶體L13N。PMOS電晶體L13P以串聯電性連接，且NMOS電晶體L13N以並聯電性連接。詳細來說，PMOS電晶體L13P以串聯電性連接且連接至貫穿矽通孔TSV1。NMOS電晶體L13N以並聯電性連接且連接至地層L0（地線）。PMOS電晶體L13P中之一者的閘極及NMOS電晶體L13N中之一者的閘極GN係經由橫向導電性連接線L13Y電性連接，且可視為兩個輸入（例如，輸入端子L13IA及輸入端子L13IB）。串聯的PMOS電晶體L13P及並聯的NMOS電晶體L13N電性連接，可連接至輸出（例如，輸出端子L15O）。
第四子層L14可包括垂直地連接至第三子層L13之通孔。第五子層L15可包括垂直地連接至第四子層L14之導電性連接元件。再者，第五子層L15可包括水平地連接至第五子層L15之導電性連接元件的輸出端子L15O。此導電性連接元件可包括沿X軸之縱向導電性連接線L15XP及縱向導電性連接線L15XN、沿Y軸之橫向導電性連接線L15Y，及沿Z軸之導電性連接通孔L15V。舉例來說，輸出端子L15O、縱向導電性連接線L15XP及縱向導電性連接線L15XN以及橫向導電性連接線L15Y係水平地連接。
貫穿矽通孔TSV1垂直地連接至第五子層L15之導電性連接元件。舉例來說，貫穿矽通孔TSV1垂直地連接至導電性連接通孔L15V。貫穿矽通孔TSV1可視為偏壓元件。舉例來說，貫穿矽通孔TSV1可包括正電源電壓(Vdd)。在一些實施方式中，貫穿矽通孔TSV1可作為偏壓或連接上下層的導電性連接元件。
目前SRAM的電路設計及電晶體排列有各種不同的類型，例如四個電晶體與兩個電阻器(4T+2R)、六個電晶體(6T)、八個電晶體(8T)等等。本揭露的一些實施方式在此介紹六個電晶體之SRAM(6T SRAM)。第9D圖及第9E圖為SRAM之示意圖。換句話說，第9D圖及第9E圖之結構可視為SRAM之等效電路。如第9D圖及第9E圖所示，SRAM包括第一子層L11、第二子層L12、第三子層L13、第四子層L14、第五子層L15及貫穿矽通孔TSV1。第一子層L11可包括導電性連接元件。導電性連接元件可包括沿X軸之縱向導電性連接線L11X及沿Y軸之橫向導電性連接線L11Y。一個橫向導電性連接線L11Y可視為Q，以及另一橫向導電性連接線L11Y可視為反向Q(Q bar；
Figure 02_image001
)。
第二子層L12可包括垂直地連接至第一子層L11之導電性連接元件的通孔。第三子層L13可設置在第二子層L12之上。第三子層L13可包括垂直地連接至第二子層L12之電晶體區域L13R。第三子層L13之電晶體區域L13R的電晶體可包括第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5及第六電晶體M6。詳細來說，第一電晶體M1及第二電晶體M2可定義第一反閘I1，第三電晶體M3及第四電晶體M4可定義第二反閘I2，且第一反閘I1電性交叉耦合至第二反閘I2。第一子層L11之橫向導電性連接線L11Y（例如，Q與反向Q）電性連接至第五電晶體M5及第六電晶體M6，且用以控制開關。換句話說，第一反閘I1及第二反閘I2分別經由第一子層L11及第二子層L12電性連接至第六電晶體M6及第五電晶體M5。在一些實施方式中，前述的Q可視為電晶體M1及電晶體M2之閘極，電性連接至電晶體M3之汲極區域、電晶體M4之汲極區域以及電晶體M6之源極區域。在一些實施方式中，前述的反向Q(Q bar)可視為電晶體M3及電晶體M4之閘極，電性連接至電晶體M1之汲極區域、電晶體M2之汲極區域以及電晶體M5之源極區域。
在一些實施方式中，第一電晶體M1、第三電晶體M3、第五電晶體M5及第六電晶體M6可視為NMOS電晶體，且第二電晶體M2及第四電晶體M4可視為PMOS電晶體。在一些實施方式中，第三子層L13可包括導電性連接元件。導電性連接元件可包括導電性連接線及/或導電性連接通孔。舉例來說，第三子層L13可包括沿X軸之縱向導電性連接線L13X以及沿Y軸之橫向導電性連接線L13Y。舉例來說，橫向導電性連接線L13Y連接至第五電晶體M5及第六電晶體M6之閘極。
第四子層L14可包括垂直地連接至第三子層L13之通孔。第五子層L15可包括垂直地連接至第四子層L14之導電性連接元件。導電性連接元件可包括導電性連接線及/或導電性連接通孔。
貫穿矽通孔TSV1垂直地連接至第五子層L15。貫穿矽通孔TSV1可視為偏壓元件。詳細來說，貫穿矽通孔TSV1可包括電性連接至第二電晶體M2及第四電晶體M4之源極區域的電源電壓Vdd，以及電性連接至第一電晶體M1及第三電晶體M3之源極區域的地線GND。在一些實施方式中，貫穿矽通孔TSV1可包括字元線WL、位元線BL及反向位元線
Figure 02_image003
。詳細來說，字元線WL電性連接至電晶體M5及電晶體M6之閘極。位元線BL電性連接至電晶體M6之汲極區域。反向位元線
Figure 02_image003
電性連接至電晶體M5之汲極區域。SRAM之兩個NMOS電晶體（電晶體M5及電晶體M6）用以控制資料之讀取及寫入。字元線WL用以決定NMOS電晶體（電晶體M5及電晶體M6）之開關。位元線（位元線BL及反向位元線
Figure 02_image003
）用以讀取及寫入資料。在一些實施方式中，貫穿矽通孔TSV1可作為偏壓或連接上下層的導電性連接元件。
在以上的實施方式中，邏輯閘以及複數個邏輯閘以共平面結構、堆疊結構或上述之組合組成之數位電路，可達到增加密度的效果，進而可達到改善效能之功效。
雖然本揭露已經將實施方式詳細地揭露如上，然其他的實施方式也是可能的，並非用以限制本揭露。因此，所附之申請專利範圍之精神及範疇不應限於本揭露的一些實施方式的描述。
本領域任何熟習此技藝者，在不脫離本揭露之精神與範疇的情況下，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附權利要求的保護範圍之內。
1:FanFET 2:FanFET 3:FanFET 4a:FanFET 4b:FanFET 4c:FanFET 5a:FanFET 5b:FanFET 6a:FanFET 6b:FanFET 6c:FanFET 7:FanFET 10:基板 20:介電層 40:基板 50:薄氧化物層 60:閘極介電層 BL:位元線
Figure 02_image003
:反向位元線 C:通道區域 G:閘極 GN:NMOS閘極 GND:地線 GP:PMOS閘極 I1:第一反閘 I2:第二反閘 L0:地層 L1:第一層 L11:第一子層 L11O:輸出端子 L11V:導電性連接通孔 L11X:導電性連接線 L11XN:導電性連接線 L11XP:導電性連接線 L11Y:導電性連接線 Q:導電性連接線
Figure 02_image001
:導電性連接線 L12:第二子層 L13:第三子層 L13I:輸入端子 L13IA:輸入端子 L13IB:輸入端子 L13N:NMOS電晶體 L13P:PMOS電晶體 L13R:電晶體區域 L13X:導電性連接線 L13Y:導電性連接線 L14:第四子層 L15:第五子層 L15V:導電性連接通孔 L15X:導電性連接線 L15XN:導電性連接線 L15XP:導電性連接線 L15Y:導電性連接線 L15O:輸出端子 L2:第二層 L21:第一子層 L22:第二子層 L23:第三子層 L24:第四子層 L25:第五子層 M1:電晶體 M2:電晶體 M3:電晶體 M4:電晶體 M5:電晶體 M6:電晶體 S/D:源極/汲極區域 TSV1:貫穿矽通孔 TSV2:貫穿矽通孔 WL:字元線 Vdd:正電源電壓 X:軸 Y:軸 Z:軸
藉由參考如下隨附圖式閱讀實施方式之以下詳細描述，可更全面地理解本揭露之實施方式。 第1A圖為根據本揭露之一些實施方式的扇狀場效電晶體(fan structure field effect transistor, FanFET)之側視圖，第1B圖為如第1A圖中所示之FanFET的上視圖，且第1C圖為如第1A圖中所示之FanFET的剖面圖。 第2A圖為根據本揭露之一些實施方式的另一FanFET之側視圖，第2B圖為如第2A圖中所示之FanFET的上視圖，且第2C圖為如第2A圖中所示之FanFET的剖面圖。 第3A圖為根據本揭露之一些實施方式的另一FanFET之側視圖，第3B圖為如第3A圖中所示之FanFET的上視圖，且第3C圖為如第3A圖中所示之FanFET的剖面圖。 第4A圖、第4B圖、第4C圖、第5A圖、第5B圖、第6A圖、第6B圖及第6C圖為根據本揭露之一些實施方式的FanFET之剖面圖。 第7圖為根據本揭露之一些實施方式的FanFET之上視圖。 第8圖為根據本揭露之一些實施方式的逐層製造數位電路堆疊集合之示意圖。 第9A圖為反閘之示意圖。 第9B圖為NAND閘之示意圖。 第9C圖為NOR閘之示意圖。 第9D圖及第9E圖為SRAM之示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
40:基板
50:薄氧化物層
60:閘極介電層
GN:NMOS閘極
GP:PMOS閘極
L11:第一子層
L11O:輸出端子
L11Y:導電性連接線
L12:第二子層
L13:第三子層
L13I:輸入端子
L13N:NMOS電晶體
L13P:PMOS電晶體
L13R:電晶體區域
L13X:導電性連接線
L13Y:導電性連接線
L14:第四子層
L15:第五子層
TSV1:貫穿矽通孔
X:軸
Y:軸
Z:軸

Claims (11)

  1. 一種邏輯閘，包含： 一第一子層，包含一第一導電性連接元件； 一第二子層，位於該第一子層之上，其中該第二子層包含垂直地連接至該第一導電性連接元件之一第一通孔； 一第三子層，位於該第二子層之上，且該第三子層包含一電晶體區域及水平地連接至該電晶體區域之一第二導電性連接元件，其中該第一通孔垂直地連接至該電晶體區域，且該電晶體區域包含複數電晶體； 一第四子層，包含垂直地連接至該第三子層之一第二通孔； 一第五子層，位於該第四子層之上，且該第五子層包含一第三導電性連接元件，其中該第二通孔垂直地連接至該第三導電性連接元件；以及 一貫穿矽通孔，垂直地連接至該第三導電性連接元件。
  2. 如請求項1所述之邏輯閘，其中該第一子層、該第二子層、該第三子層、該第四子層、該第五子層及該貫穿矽通孔係依次堆疊。
  3. 如請求項1所述之邏輯閘，其中該第三子層更包含水平地連接至該第二導電性連接元件之一輸入端子，且該第二導電性連接元件垂直地連接該第一通孔與該第二通孔。
  4. 如請求項3所述之邏輯閘，其中該些電晶體包含一PMOS電晶體及一NMOS電晶體，該PMOS電晶體之一閘極經由該第二導電性連接元件電性連接至該NMOS電晶體之一閘極，其中該PMOS電晶體之該閘極及該NMOS電晶體之該閘極係作為輸入。
  5. 如請求項4所述之邏輯閘，其中該第一子層包含水平地連接至該第一導電性連接元件之一輸出端子，其中該PMOS電晶體之一汲極區域及該NMOS電晶體之一汲極區域係作為輸出。
  6. 如請求項3所述之邏輯閘，其中該些電晶體包含至少二PMOS電晶體及至少二NMOS電晶體，且其中該些PMOS電晶體以並聯電性連接，且該些NMOS電晶體以串聯電性連接。
  7. 如請求項6所述之邏輯閘，其中該第一子層包含水平地連接至該第一導電性連接元件之一輸出端子。
  8. 如請求項3所述之邏輯閘，其中該些電晶體包含至少二PMOS電晶體及至少二NMOS電晶體，且其中該些PMOS電晶體以串聯電性連接，且該些NMOS電晶體以並聯電性連接。
  9. 如請求項8所述之邏輯閘，其中該第五子層包含水平地連接至該第三導電性連接元件之一輸出端子。
  10. 如請求項1所述之邏輯閘，其中該第三子層之該些電晶體包含一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體及一第六電晶體， 其中該第一電晶體及該第二電晶體定義一第一反閘，該第三電晶體及該第四電晶體定義一第二反閘，且該第一反閘電性交叉耦合至該第二反閘， 其中該第一反閘及該第二反閘分別經由該第一子層及該第二子層電性連接至該第六電晶體及該第五電晶體。
  11. 一種數位電路，包含： 複數個如請求項1所述之邏輯閘，其中該些邏輯閘為共平面結構、堆疊結構或上述之組合。
TW110104708A 2020-03-24 2021-02-08 邏輯閘及數位電路 TWI748870B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/828,939 US11239235B2 (en) 2017-10-20 2020-03-24 Transistor and logic gate
US16/828,939 2020-03-24

Publications (2)

Publication Number Publication Date
TW202137401A TW202137401A (zh) 2021-10-01
TWI748870B true TWI748870B (zh) 2021-12-01

Family

ID=77809011

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110104708A TWI748870B (zh) 2020-03-24 2021-02-08 邏輯閘及數位電路

Country Status (2)

Country Link
CN (1) CN113451328B (zh)
TW (1) TWI748870B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2855905B2 (ja) * 1990-09-13 1999-02-10 日本電気株式会社 半導体集積回路装置
JP2001351383A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体集積回路装置
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
JP2005259842A (ja) * 2004-03-10 2005-09-22 Hitachi Ltd 半導体装置およびその製造方法
JP2006080436A (ja) * 2004-09-13 2006-03-23 Renesas Technology Corp 論理回路装置及びその製造方法
US9941319B2 (en) * 2010-10-13 2018-04-10 Monolithic 3D Inc. Semiconductor and optoelectronic methods and devices
KR102649369B1 (ko) * 2016-04-11 2024-03-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
TWI707432B (zh) * 2017-10-20 2020-10-11 王振志 電晶體、半導體元件及形成記憶體元件的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
WO2006094231A1 (en) * 2005-03-03 2006-09-08 Hewlett-Packard Development Company, L.P. System and method for forming conductive material on a substrate

Also Published As

Publication number Publication date
CN113451328A (zh) 2021-09-28
TW202137401A (zh) 2021-10-01
CN113451328B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US20230301050A1 (en) Two-Port SRAM Structure
TWI527159B (zh) 靜態隨機存取記憶胞及結構
US7709893B2 (en) Circuit layout for different performance and method
US6347062B2 (en) Semiconductor memory device
TWI675454B (zh) 靜態隨機存取記憶體的佈局圖案
US8472227B2 (en) Integrated circuits and methods for forming the same
US6693820B2 (en) Soft error resistant semiconductor memory device
TWI681542B (zh) 靜態隨機存取記憶體的佈局圖案
TWI720237B (zh) 靜態隨機存取記憶體單元、佈局圖案及其操作方法
TW201330181A (zh) 靜態隨機存取記憶體單元以及靜態隨機存取記憶體單元陣列
US20220108992A1 (en) Semiconductor storage device
US10050044B2 (en) Static random-access memory device
CN113016076A (zh) 利用堆栈的垂直装置的微电子装置
TWI754461B (zh) 記憶體胞元、sram裝置以及寫入資料至sram裝置的方法
US20240112746A1 (en) Semiconductor storage device
TWI748870B (zh) 邏輯閘及數位電路
US20050139880A1 (en) Method for manufacturing magnetic random access memory
TWI756405B (zh) 靜態隨機存取記憶體的信噪比的調整方式以及反相器的結構
TWI799299B (zh) 記憶體結構
TWI753648B (zh) 記憶體裝置及其製造方法
WO2020262248A1 (ja) 半導体記憶装置
JP2023119368A (ja) 半導体記憶装置
CN117672295A (zh) 存储器和存储装置