CN112086421A - 类神经计算装置 - Google Patents

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Abstract

本发明公开了一种类神经计算装置，该类神经计算装置包括突触权重，突触权重具有由不同晶体管配置造成的不同权重值。

Description

类神经计算装置
技术领域
本发明是有关于一种类神经计算装置。
背景技术
近来，利用存储器阵列所实现的类神经计算装置被提出。相较于利用处理器来执行类神经演算，此种类神经计算装置具有低功耗的优点，并可应用至人工智能芯片。
类神经计算装置通常包括多个突触单元(synapse)。各个突触单元对应于一权重值。当一输入向量施加至类神经计算装置，输入向量将与关联的一或多个突触单元所对应的权重值所构成的权重向量相乘，以得到一积项和(sum of product)结果。积项和运算广泛地使用于类神经装置当中。
发明内容
本发明是有关于一种类神经计算装置。
根据本发明的一方面，提出一种类神经计算装置。类神经计算装置包括突触权重，突触权重具有由不同晶体管配置造成的不同权重值。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1至图6绘示根据第一实施例的类神经计算装置的制造方法。
图7至图12绘示根据第二实施例的类神经计算装置的制造方法。
图13至图18绘示根据第三实施例的类神经计算装置的制造方法。
【附图标记说明】
102：半导体衬底
104D、104S、504D：源/漏极
106、506：栅极
111：绝缘元件
280A、280B：掩模
282A、282B：开口
A、A1、A2、Ai：第一神经元电路
B、B1、B2、B3、B4、Bj-1、Bj：第二神经元电路
C1D、C1D′、C1S：第一导电元件
C2、C2′：第二导电元件
C3、C3′：第三导电元件
D1：第一方向
D2：第二方向
D3：第三方向
M1D、M1D′、M1S：第一导电层
M2、M2′：第二导电层
M3、M3′第三导电层
T、T′、T1、T2、T3：晶体管
W1，1、W1，2、W1，3、W1，4、W1，j-1、W1，j、W2，1、W2，2、W2，3、W2，4、W2，j-1、W2，j、Wi，1、Wi，2、Wi，3、Wi，4、Wi，j-1、Wi，j：突触权重
具体实施方式
以下是以一些实施例做说明。须注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施形式也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅用作叙述实施例，而非用来限缩本发明保护范围。另外，实施例中的叙述，例如细部结构、工艺步骤和材料应用等等，仅作为举例说明，并非对本发明欲保护的范围做限缩。实施例的步骤和结构各的细节可在不脱离本发明的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。
根据第一实施例的类神经计算装置参照图1至图6说明。类神经计算装置可应用至人工智能芯片，其例如可应用于电子设备，例如汽车、行动装置例如手机等。
请参照图1的类神经计算装置的剖面图与图2的上视图，形成晶体管T。晶体管T各包括半导体衬底102、源/漏极104S、源/漏极104D、及栅极106。半导体衬底102可包括硅衬底、含硅材料衬底，或其它合适的衬底结构，例如绝缘层上硅(Silicon On Insulator，SOI)等。栅极106可形成在半导体衬底102上。栅极106可包括形成在半导体衬底102的表面上的栅介电层，与形成在栅介电层上的栅电极。
源/漏极104S与源/漏极104D可包括利用掺杂工艺注入杂质至半导体衬底102中所形成的掺杂源/漏极。掺杂工艺可利用栅极106作为掩模。掺杂工艺亦可利用形成在半导体衬底102中的绝缘元件111(图1)作为掩模。举例来说，用作掩模的绝缘元件可例如包括沟道隔离结构例如浅沟道隔离(STI)结构，但不限于此，也可包括场氧化结构、或其它合适的结构。源/漏极104S与源/漏极104D亦可包括形成在掺杂源/漏极上的金属硅化物层。用以形成源/漏极104S与源/漏极104D的工艺亦可包括热扩散步骤。晶体管T的通道可定义在源/漏极104S与源/漏极104D之间，并位于栅极106下方。源/漏极104S与源/漏极104D其中之一为源极，其中的另一为漏极。一实施例中，源/漏极104S为源极，且源/漏极104D为漏极。
如图2所示，栅极106可沿着第一方向D1延伸，从而在第一方向D1上排列的晶体管T是具有一共用的栅极。在第二方向D2上排列的晶体管T的栅极106是互相分开。请参照图1与图2，第一导电元件C1S可形成在源/漏极104S上。第一导电元件C1D可形成在源/漏极104D上。第一导电元件C1S可用作突触权重W的信号输入元件。源/漏极104D可用作突触权重W的信号输出元件。一实施例中，第一导电元件C1S与第一导电元件C1D为接触件(contact)，其可沿着第三方向D3延伸。一实施例中，第一导电元件C1S与第一导电元件C1D可同时形成。第一方向D1、第二方向D2与第三方向D3是彼此不同。举例来说，第一方向D1、第二方向D2与第三方向D3可实质上互相垂直。一实施例中，第一方向D1可为X方向，第二方向D2可为Y方向，第三方向D3可为Z方向。
实施例中，突触权重W具有由不同晶体管配置造成的不同权重值。一实施例中，突触权重W的权重值可由有源晶体管的数量决定。例如图2所示的突触权重Wi，1包括晶体管T1与晶体管T2。晶体管T1与晶体管T2的源/漏极104D上配置有第一导电元件C1D。因此，来自第一神经元电路A(例如图3所示的第一神经元电路Ai)的神经元信号(例如电压信号/电流信号)可经由第一导电元件C1S进入晶体管T1与晶体管T2转换成权重信号，然后权重信号(例如根据欧姆定律转换成的电流信号/电压信号)能在经过第一导电元件C1D后传送至第二神经元电路B(例如图5所示的第一神经元电路B1)。也就是说，突触权重Wi，1的权重值为两个晶体管T(亦即晶体管T1与晶体管T2)的权重值的总和。第一导电元件C1S可视为突触权重W的信号输入元件。第一导电元件C1D可视为突触权重W的信号输出元件。突触权重Wl，1也包括晶体管T3。其中，晶体管T3的源/漏极104D为浮接(floating)，因此并不会有信号从晶体管T3的源/漏极104D传送至第二神经元电路B。故晶体管T3视为虚拟晶体管(DummyTransistor)。可依此类推其它突触权重W的权重值。此实施例中，突触权重W各具有相同的晶体管数量，亦即3个晶体管T。但本发明不限于此，突触权重W亦可具有其它数量或其它配置的晶体管T。
实施例中，突触权重W的权重值可利用工艺调控。举例来说，突触权重W的晶体管T可通过工艺控制其有源区域(例如由绝缘元件111定义出的有源区域，可包括半导体衬底102、源/漏极104D、104S)的掺杂配置(例如掺杂杂质的种类、浓度、功率、深度等掺杂参数)，从而决定突触权重W的晶体管T的权重值。
一实施例中，类神经计算装置在同一平面(plane)的突触权重W可利用相同的工艺同时形成。如此，举例来说，突触权重W的晶体管T的有源区域可具有相同的掺杂配置。详细而言，突触权重W的晶体管T的半导体衬底102具有相同的掺杂配置，且/或，源/漏极104S与源/漏极104D具有相同的掺杂配置。从而，突触权重W的晶体管T具有相同的权重值。
另一实施例中，类神经计算装置在同一平面的突触权重W可利用分开且不同参数的工艺形成。如此，举例来说，突触权重W的晶体管T的有源区域可具有不同的掺杂配置。详细而言，突触权重W的晶体管T的半导体衬底102具有不同的掺杂配置，且/或，源/漏极104S与源/漏极104D具有不同的掺杂配置。因此，突触权重W的晶体管T可具有不同的权重值。
举例来说，图2所示的类神经计算装置的制造流程中的一掺杂步骤中，可利用如图2A所示的掩模280A作为掺杂掩模，其中掩模280A具有露出突触权重W1，j、W2，1、W2，2、Wi，1、Wi，j的区域的开口282A，因此突触权重W1，j、W2，1、W2，2、Wi，1、Wi，j的晶体管T可利用相同的工艺进行掺杂而具有相同的掺杂情况及相同的权重值。图2所示的类神经计算装置的制造流程中的另一掺杂步骤中，可利用如图2B所示的掩模280B作为掺杂掩模，其中掩模280B具有露出突触权重W1，1、W1，2、W2，j、Wi，2的区域的开口282B，因此突触权重W1，1、W1，2、W2，j、Wi，2的晶体管T可利用相同的工艺进行掺杂而具有相同的掺杂情况及相同的权重值。当使用掩模280A与掩模280B的掺杂步骤是使用不同的掺杂参数进行时，突触权重W1，j、W2，1、W2，2、Wi，1、Wi，j的晶体管T的权重值可能会不同于突触权重W1，1、W1，2、W2，j、Wi，2的晶体管T的权重值。举例来说，晶体管T的不同权重值可能是由不同的有源区域掺杂浓度所造成。一实施例中，掩模280A与掩模280B可为利用不同图案的掩模转印所形成的具有不同开口分布的光刻胶层。
实施例中，不同权重值的突触权重可由不同的晶体管配置定义出，其中不同的晶体管配置可直接从掩模转印获得，因此不同权重值的突触权重不需额外后续的写入处理，除了能降低制造成本外，亦有利于维持不同芯片的突触权重的一致性，可适用于量产已经经过良好训练(well-trained)的类神经计算装置。以影像辨识的类神经网络为例，应用此方法所制成的类神经计算装置，在类神经网络计算的推论(inference)时，因不同装置之间的突触权重的一致性良好，在接收到相同的待辨识影像时，不同的类神经计算装置均能推论出一致的结果。
一实施例中，如图2所示的突触权重的晶体管T的有源区域具有相同的掺杂情况，突触权重的权重值是与有源晶体管的数量有关，而符合W1，1∶W1，2∶W1，j∶W2，1∶W2，2∶W2，j∶Wi，1∶Wi，2∶Wi，j＝0∶3∶2∶1∶3∶1∶2∶2∶0。但本发明不限于此，其它实施例中，突触权重的权重值可能因有源晶体管的数量、晶体管T的结构配置例如有源区域的掺杂情况而具有其它的关系。
图2绘示出突触权重W1，1、突触权重W1，2、突触权重W1，j、突触权重W2，1、突触权重W2，2、突触权重W2，j、突触权重Wi，1、突触权重Wi，2、突触权重Wi，j，其在本发明中亦可能以突触权重W作为说明。突触权重W1，j的j可为3或更高的整数，表示可能还包括其它与突触权重W1，1、突触权重W1，2共同电性连接至相同的第一神经元电路的一或更多个突触权重，例如突触权重W1，3、W1，4、W1，5等。亦可依此概念类推至其它标示有i跟j的元件。
请参照图1与图3，可形成第一导电层M1S与第一导电层M1D。第一导电层M1S可沿着第一方向D1延伸，并配置在排列在第一方向D1上的突触权重W的第一导电元件C1S上与层间介电层上(未显示)。一实施例中，第一神经元电路A(例如第一神经元电路A1、第一神经元电路A2与第一神经元电路Ai)各包括第一导电层M1S。第一导电元件C1S可电性连接在第一神经元电路A的第一导电层M1S与晶体管T的源/漏极104S之间。第一导电层M1D可沿着第一方向D1延伸，并配置在第一导电元件C1D及层间介电层(未显示)上。一实施例中，第一导电元件C1D与第一导电层M1D可电性连接在有源晶体管的源/漏极104D与第二神经元电路B(请见图5)之间。虚拟晶体管的源/漏极104D可通过层间介电层(未显示)隔离第一导电层M1D，从而电性绝缘于第二神经元电路B。一实施例中，第一导电层M1S与第一导电层M1D可同时形成。一实施例中，第一导电层M1S与第一导电层M1D可为第一层金属层(Metal-1)。
请参照图1与图4，可形成第二导电元件C2在第一导电层M1D上。可形成第二导电层M2在第二导电元件C2上。第二导电元件C2电性连接在第一导电层M1D与第二导电层M2之间。第二导电层M2可沿着第二方向D2延伸，并电性连接排列在第二方向D2上的第二导电元件C2，使得排列在第二方向D2上的突触权重W能够共同电性连接至相同的第二导电层M2。第二导电层M2可用作第二神经元电路B，收集来自不同突触权重W的权重信号。换句话说，第二神经元电路B可包括第二导电层M2。一实施例中，第二导电元件C2可为形成在层间介电层中的导孔(via)。一实施例中，第二导电层M2可为第二层金属层(Metal-2)。
请参照图1与图5，可形成第三导电元件C3在第二导电层M2上。可形成第三导电层M3在第三导电元件C3上。第三导电元件C3电性连接在第二导电层M2与第三导电层M3之间。一实施例中，第三导电元件C3可为形成在层间介电层中的导孔。一实施例中，第三导电层M3可为第三层金属层(Metal-3)。一实施例中，第二神经元电路B(例如第二神经元电路B1、第二神经元电路B2与第二神经元电路Bj)各可包括第二导电层M2、第三导电元件C3与第三导电层M3。第二神经元电路B还可包括其它装置，例如感测装置及/或计算装置等。例如第二神经元电路B可包括电流感测器，以感测进入第二神经元电路B的电流信号。举例来说，第三导电层M3可电性连接至第二神经元电路B的其它装置。
图1为图5的类神经计算装置沿EF线的剖面图。图6显示图5的类神经计算装置沿GH线的剖面图。图1与图6所示的剖面图并未绘示出层间介电层。
根据第二实施例的类神经计算装置参照图7至图12说明。
请参照图7与图8，其与图1与图2的差异说明如下。形成晶体管T′。晶体管T′各包括半导体衬底102、源/漏极104S、源/漏极504D、及栅极506。栅极506可形成在半导体衬底102上。晶体管T′的通道可定义在源/漏极104S与源/漏极504D之间，并位于栅极506下方。源/漏极104S与源/漏极504D其中之一为源极，其中的另一为漏极。一实施例中，源/漏极104S为源极，且源/漏极504D为漏极。栅极506可沿着第一方向D1延伸，从而在第一方向D1上排列的晶体管T′是具有一共用的栅极。在第二方向D2上排列的晶体管T与晶体管T′的栅极106与栅极506是互相分开。晶体管T与晶体管T′可共用源/漏极104S，或共用第一导电元件C1S。一实施例中，晶体管T与晶体管T′可同时形成。第一导电元件C1D′可形成在源/漏极504D上。一实施例中，第一导电元件C1S、第一导电元件C1D、第一导电元件C1D′可同时形成。此实施例中，如图8所具体显示的54个晶体管定义出9个突触权重。突触权重W各具有6个晶体管，即三个晶体管T与三个晶体管T′。一实施例中，如图8所示的突触权重的权重值是与有源晶体管的数量有关，而可符合W1，1∶W1，2∶W1，j∶W2，1∶W2，2∶W2，j∶Wi，1∶Wi，2∶Wi，j＝1∶5∶6：2∶4∶3∶1∶2∶5。但本发明不限于此，其它实施例中，突触权重的权重值可能因有源晶体管的数量、晶体管T的结构配置例如有源区域的掺杂情况而具有其它的关系。
请参照图7与图9，其与图1及图3的差异说明如下。可形成第一导电层M1D′。第一导电层M1D′可沿着第一方向D1延伸，并配置在第一导电元件C1D′及层间介电层(未显示)上。第一导电元件C1D′电性连接在第一导电层M1D′与有源晶体管的源/漏极504D之间。虚拟晶体管的源/漏极504D可通过层间介电层(未显示)隔离第一导电层M1D′。一实施例中，第一导电层M1S、第一导电层M1D与第一导电层M1D′可同时形成。一实施例中，第一导电层M1S、第一导电层M1D与第一导电层M1D′可为第一层金属层。
请参照图7与图10，其与图1与图4的差异说明如下。可形成第二导电元件C2′在第一导电层M1D′上。第二导电层M2电位于第二导电元件C2′上。
请参照图7与图11，可形成第三导电元件C3在第二导电层M2上。可形成第三导电层M3在第三导电元件C3上。第三导电元件C3电性连接在第二导电层M2与第三导电层M3之间。此实施例中，第二神经元电路B可包括第二导电层M2、第三导电元件C3与第三导电层M3。
图11的类神经计算装置沿IJ线的剖面图如图7所示。图11的类神经计算装置沿KL线的剖面图如图12所示。图7与图12所示的剖面图并未绘示出类神经计算装置的层间介电层。
根据第三实施例的类神经计算装置参照图13至图18说明。
请参照图13与图14，其与图7与图8的差异说明如下。此实施例中，如图14所具体显示的54个晶体管(即晶体管T与晶体管T′)定义出18个突触权重W。突触权重W各具有3个晶体管，即三个晶体管T，或三个晶体管T′。一实施例中，如图14所示的突触权重的权重值是与有源晶体管的数量有关，而可符合W1，1∶W1，2∶W1，3∶W1，4∶W1，j-1∶W1，j∶W2，1∶W2，2∶W2，3∶W2，4∶W2，j-1∶W2，j∶Wi，1∶Wi，2∶Wi，3∶Wi，4∶Wi，j-1∶Wi，j＝1∶0∶3∶2∶3∶3∶1∶1∶3∶1∶3∶2∶1∶2∶2∶3∶0∶0。但本发明不限于此，其它实施例中，突触权重的权重值可能因有源晶体管的数量、晶体管T的结构配置例如有源区域的掺杂情况而具有其它的关系。第二实施例与第三实施例的相同数目的晶体管是由于不同配置的第二导电层M2、第三导电元件C3与第三导电层M3而被定义出不同数目的突触权重W。相邻的突触权重W可共用第一导电元件C1S。例如，突触权重W1，1与突触权重W1，2可共用第一导电元件C1S。
请参照图13与图15，可形成第一导电层M1S、第一导电层M1D与第一导电层M1D′。
请参照图13与图16，可分别形成第二导电元件C2与第二导电元件C2′在第一导电层M1D与第一导电层M1D′上。第二导电层M2形成在第二导电元件C2上。第二导电层M2′形成在第二导电元件C2′上。第二导电层M2与第二导电层M2′互相分开。一实施例中，第二导电层M2与第二导电层M2′可同时形成。一实施例中，第二导电层M2与第二导电层M2′可为第二金属层。
请参照图13与图17，可分别形成第三导电元件C3与第三导电元件C3′在第二导电层M2与第二导电层M2′上。可分别形成第三导电层M3与第三导电层M3′在第三导电元件C3与第三导电元件C3′上。第三导电元件C3电性连接在第二导电层M2与第三导电层M3之间。第三导电元件C3′电性连接在第二导电层M2′与第三导电层M3′之间。此实施例中，第二神经元电路B(例如第二神经元电路B2、第二神经元电路B4或第二神经元电路Bj)可包括第二导电层M2、第三导电元件C3与第三导电层M3。或者，第二神经元电路B(例如第二神经元电路B1、第二神经元电路B3或第二神经元电路Bj-1)可包括第二导电层M2′、第三导电元件C3′与第三导电层M3′。
图17的类神经计算装置沿PQ线的剖面图如图13所示。图17的类神经计算装置沿UV线的剖面图如图18所示。图13与图18所示的剖面图并未绘示出类神经计算装置的层间介电层。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的申请专利范围所界定的为准。

Claims (12)

1.一种类神经计算装置，包括：
多个突触权重，具有由不同晶体管配置造成的不同权重值。
2.如权利要求1所述的类神经计算装置，其中这些突触权重各具有至少一有源晶体管及/或至少一虚拟晶体管。
3.如权利要求2所述的类神经计算装置，其中这些突触权重具有不同的有源晶体管数量。
4.如权利要求1所述的类神经计算装置，其中这些突触权重各具有相同的晶体管数量。
5.如权利要求1所述的类神经计算装置，其中这些突触权重其中之一具有一虚拟晶体管。
6.如权利要求5所述的类神经计算装置，其中该虚拟晶体管的一源/漏极是浮接。
7.如权利要求1所述的类神经计算装置，更包括：
一第一神经元电路；及
一第二神经元电路，
其中这些突触权重其中之一具有一有源晶体管，该有源晶体管电性连接在该第一神经元电路与该第二神经元电路之间。
8.如权利要求1所述的类神经计算装置，更包括一第一神经元电路，电性连接至这些突触权重的多个晶体管的多个源/漏极，其中与该第一神经元电路电性连接的这些晶体管具有一共用的栅极。
9.如权利要求1所述的类神经计算装置，更包括一第二神经元电路，电性连接至这些突触权重的多个晶体管的多个源/漏极，其中与该第二神经元电路电性连接的这些晶体管具有各自分开的栅极。
10.如权利要求1所述的类神经计算装置，其中这些突触权重的多个晶体管具有一共用的栅极，或具有一共用的源/漏极。
11.如权利要求1所述的类神经计算装置，其中这些突触权重的多个晶体管的有源区域具有不同的掺杂配置。
12.如权利要求1所述的类神经计算装置，其中这些权重值是使用掩模所直接定义。
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