CN104795333A - 一种鳍式场效应晶体管的制备方法 - Google Patents
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Abstract
本发明提供了一种鳍式场效应晶体管的制备方法，在一半导体衬底上进行，包括形成栅极、源极和漏极，栅极的形成过程包括：采用硬掩膜层为掩膜，在半导体衬底上形成硅鳍，并保留剩余的硬掩膜层；在半导体衬底上形成应力层，应力层包覆住硅鳍和硬掩膜层；在硅鳍两侧的应力层的侧壁表面形成侧墙；以侧墙和硬掩膜层为掩膜，刻蚀掉应力层暴露的顶部和暴露的底部，剩余的应力层的顶部高于侧墙的底部，从而形成L型应力层；去除侧墙；在半导体衬底上形成栅极。使得相邻硅鳍两侧的应力层不接触，从而可以对每个硅鳍单独控制，并可以制备出底部宽度不同的L型应力层，从而满足不同硅鳍结构的不同需要，进而提高沟道载流子迁移率，提高器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种鳍式场效应晶体管的制备方法。
背景技术
随着摩尔定律的发展，晶体管向缩小垂直尺寸和水平尺寸的方向发展。开发出新材料和新结构，提供更小尺寸，才能满足人们对高密度、高性能和低能耗的要求。由此，鳍式场效应晶体管(FinFET)应运而生。鳍式场效应晶体管是一种新的互补式金属氧化物半导体器件。鳍式场效应晶体管可以继承垂直器件而提升晶体管密度，并可以大幅度改善电路控制并减少漏电流，大幅度缩短晶体管的闸长等。然而，在关键尺寸不断缩小，也面临着新的问题：散热和量子遂穿效应。因此，基于硅材料的应变硅技术由此诞生。其原理是：由于硅原子在锗原子之间力的作用下发生了应变，扩张了原子间距，因而，被称为应变硅。当硅晶格受到应力产生应变时，可将载流子的有效质量缩小，实现迁移率及饱和速度的增加。因此，在同样组件尺寸下，若使用应变硅技术作为载流子的传输通道，由于载流子的迁移率增加，可达到提高组件速度与驱动电流的目的。
因此，将应变硅技术应用于鳍式场效应晶体管中将能大大提升器件的整体性能。
发明内容
为了克服以上问题，本发明旨在提供一种鳍式场效应晶体管的制备方法，通过制备L型应力绝缘层来单独为一根硅鳍施加应力。
为了实现上述目的，本发明提供了鳍式场效应晶体管的制备方法，在一半导体衬底上进行，包括形成栅极、源极和漏极，所述栅极的形成过程包括以下步骤：
步骤01：采用硬掩膜层为掩膜，在所述半导体衬底上形成硅鳍，并保留剩余的所述硬掩膜层；
步骤02：在完成所述步骤01的所述半导体衬底上形成应力层，所述应力层包覆住所述硅鳍和所述硬掩膜层；
步骤03：在所述硅鳍两侧的所述应力层的侧壁表面形成侧墙；
步骤04：以所述侧墙和所述硬掩膜层为掩膜，刻蚀掉所述应力层暴露的顶部和暴露的底部，剩余的所述应力层的顶部高于所述侧墙的底部，从而形成L型应力层；所述L型应力层两侧暴露出所述半导体衬底表面；
步骤05：去除所述侧墙；
步骤06：在完成所述步骤05的所述半导体衬底上形成栅极。
优选地，所述步骤05中还包括：去除所述硬掩膜层。
优选地，所述栅极包覆住所述硅鳍和所述L型应力层；所述侧墙的厚度小于位于所述硅鳍一侧的所述应力层底部宽度；针对多个所述硅鳍，所述侧墙的厚度小于相邻所述硅鳍间距的一半。
优选地，所述步骤01之后，且所述步骤02之前，还包括：在所述半导体衬底表面形成浅沟槽隔离结构；所述步骤02中，所述应力层形成于所述浅沟槽隔离结构表面、以及所述硅鳍侧壁和顶部；所述步骤04中，所述L型应力层两侧暴露出部分浅沟槽隔离结构表面。
优选地，所述半导体衬底为SOI衬底，包括底部硅层、中间介质层和顶部硅层；所述步骤01包括：采用硬掩膜层为掩膜，刻蚀所述顶部硅层，以形成硅鳍，并保留剩余的所述硬掩膜层；所述步骤02中，所述应力层形成于所述中间介质层表面、以及所述硅鳍侧壁和顶部；所述步骤04中，所述L型应力层两侧暴露出部分中间介质层表面。
优选地，所述硬掩膜层或所述侧墙为SiN、不定形碳、SiON、SiO2、TiN或BN所形成的单层或多层结构。
优选地，所述硅鳍两侧的所述侧墙厚度不同，所述硅鳍两侧的所述L型应力层的底部宽度不同。
优选地，所述步骤02中所述形成所述应力层包括：形成单一应力层或双应力层；所述双应力层对N型FET沟道提供拉应力，对P型FET沟道提供压应力。
优选地，所述L型应力层的厚度大于2nm。
优选地，所述L型应力层顶部至所述L型应力层底部的高度大于5nm。
本发明的鳍式场效应晶体管的制备方法，通过利用硅鳍顶部的硬掩膜层和硅鳍两侧的应力层侧壁表面的侧墙作为掩膜层来刻蚀应力层，从而形成L型应力层，并且L型应力层两侧暴露出部分半导体衬底表面；这样，不仅可以在每个硅鳍上都形成L型应力层，并且使得相邻硅鳍两侧的应力层不接触，从而可以对每个硅鳍单独控制；并可以在同一半导体衬底上制备出底部宽度不同的L型应力层，从而满足不同硅鳍结构的不同需要，进而提高沟道载流子迁移率，提高器件的性能。
附图说明
图1为本发明的一个较佳实施例的鳍式场效应晶体管的制备方法的流程示意图
图2～7为本发明的一个较佳实施例的鳍式场效应晶体管的制备方法的各步骤示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
本发明的鳍式场效应晶体管的制备方法，通过利用硅鳍顶部的硬掩膜层和硅鳍两侧的应力层侧壁表面的侧墙作为掩膜层来刻蚀应力层，从而形成L型应力层。
以下结合附图1～7和具体实施例对本发明的鳍式场效应晶体管的制备方法，作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参阅图1，本实施例的鳍式场效应晶体管的制备方法，在一半导体衬底上进行，包括形成栅极、源极和漏极，栅极的形成过程包括以下步骤：
步骤01：请参阅图2，采用硬掩膜层为掩膜，在半导体衬底上形成硅鳍，并保留剩余的硬掩膜层；
具体的，本实施例中的半导体衬底为SOI衬底，包括底部硅层01、中间介质层02、顶部硅层，刻蚀顶部硅层而形成硅鳍03；硬掩膜层04为SiN、不定形碳、SiON、SiO2、TiN或BN所形成的单层或多层结构。
本发明的其它实施例中，半导体衬底为体硅衬底，在步骤01之后，且步骤02之前，还包括：在半导体衬底表面形成浅沟槽隔离结构。
步骤02：请参阅图3，在完成步骤01的半导体衬底上形成应力层05，应力层05包覆住硅鳍03和硬掩膜层04；
具体的，本实施例中，应力层04形成于中间介质层02表面、硅鳍03侧壁及其顶部的硬掩膜层04表面；应力层04的材料为氮化硅。步骤02中形成应力层包括：形成单一应力层或双应力层；双应力层对N型FET沟道提供拉应力，对P型FET沟道提供压应力。应力层的材料可以为氮化硅。
在本发明的其它实施例中，半导体衬底为体硅，步骤02中，应力层形成于浅沟槽隔离结构表面、以及硅鳍侧壁和顶部的硬掩膜层表面。
步骤03：请参阅图4，在硅鳍03两侧的应力层05的侧壁表面形成侧墙06；
具体的，由于侧墙作为后续刻蚀应力层的一个掩膜，后续刻蚀L型应力层时，在同样的刻蚀条件下对侧墙材料的刻蚀速率应远小于应力层的刻蚀速率，因此，侧墙的材料的选择应当满足上述条件；本实施例中，侧墙06的材料可以但不限于为SiN、不定形碳、SiON、SiO2、TiN或BN所形成的一种或多种，并由其形成的单层或多层结构。
同时，后续刻蚀L型应力层时，侧墙的厚度决定了L型应力层的底层(水平方向上的层)的长度，而针对有多个硅鳍的半导体衬底，L型应力层需要将其底部的部分中间介质层或部分浅沟槽隔离结构表面暴露出来，以实现对每个硅鳍的分别控制；因此，侧墙的厚度不能大于相邻硅鳍的间距的一半，较佳的，侧墙的厚度大于5nm。
此外，通过采用侧墙工艺，采用不同厚度的侧墙，可以在硅鳍两侧制备出具有不同底部宽度的L型应力层，从而满足硅鳍两侧不同结构的不同需要；通过调节侧墙的形貌可以针对不同的硅鳍制备出不同的L型应力层及其底部宽度，从而满足不同硅鳍的不同要求。
步骤04：请参阅图5，以侧墙06和硬掩膜层04为掩膜，刻蚀掉应力层05暴露的顶部和暴露的底部，剩余的应力层05的顶部高于侧墙06的底部，从而形成L型应力层05’；
具体的，采用的刻蚀方法可以为等离子体干法刻蚀方法；应力层暴露的顶部和暴露的底部都被刻蚀掉；为了形成L型应力层，在该步骤中，刻蚀后应力层的顶部高于侧墙底部；L型应力层竖直方向长度越大则应力作用的范围就越大；并且，由于L型应力层底部为中间介质层，可以通过调整中间介质层的材料，在刻蚀过程中，中间介质层作为L型应力层的底层的刻蚀停止层，从而使L型应力层竖直方向的长度大于水平方向的长度，例如，中间介质层的材料为氧化硅，L型应力层的材料为氮化硅；或者在其它实施例中，L型应力层底部为浅沟槽隔离结构，也可以调整浅沟槽隔离结构的材料作为L型应力层的底层的刻蚀停止层。而L型应力层竖直方向上的刻蚀深度由刻蚀时间、刻蚀离子浓度等来决定，并可以通过常规的终点检测手段来实时监测。本实施例中，L型应力层顶部至L型应力层底部的高度大于5nm，L型应力层的厚度大于2nm。
步骤05：请参阅图6，去除侧墙06；
具体的，本实施例中，位于硅鳍03顶部的硬掩膜层04可以不去除。去除侧墙06的方法可以采用光刻和干法刻蚀工艺或湿法刻蚀工艺。
本发明的其它实施例中，侧墙以及位于硅鳍顶部的硬掩膜层被去除。
步骤06：请参阅图7，在完成步骤05的半导体衬底上形成栅极07。
具体的，栅极07的形成可以但不限于采用气相沉积法来形成；本实施例中，由于硅鳍03顶部的硬掩膜层04未去除，则栅极07包覆住硅鳍03及其顶部的硬掩膜层04、和L型应力层05’。
在本发明的其它实施例中，由于位于硅鳍顶部的硬掩膜层被去除，则栅极包覆住硅鳍和L型应力层。
综上所述，本发明的鳍式场效应晶体管的制备方法，通过利用硅鳍顶部的硬掩膜层和硅鳍两侧的应力层侧壁表面的侧墙作为掩膜层来刻蚀应力层，从而形成L型应力层，通过本发明的方法，可以在每个硅鳍上都形成L型应力层，从而提高沟道载流子迁移率，提高器件的性能。
虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (10)
1.一种鳍式场效应晶体管的制备方法，在一半导体衬底上进行，包括形成栅极、源极和漏极，其特征在于，所述栅极的形成过程包括以下步骤：
步骤01：采用硬掩膜层为掩膜，在所述半导体衬底上形成硅鳍，并保留剩余的所述硬掩膜层；
步骤02：在完成所述步骤01的所述半导体衬底上形成应力层，所述应力层包覆住所述硅鳍和所述硬掩膜层；
步骤03：在所述硅鳍两侧的所述应力层的侧壁表面形成侧墙；
步骤04：以所述侧墙和所述硬掩膜层为掩膜，刻蚀掉所述应力层暴露的顶部和暴露的底部，剩余的所述应力层的顶部高于所述侧墙的底部，从而形成L型应力层；所述L型应力层两侧暴露出所述半导体衬底表面；
步骤05：去除所述侧墙；
步骤06：在完成所述步骤05的所述半导体衬底上形成栅极。
2.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述步骤05中还包括：去除所述硬掩膜层。
3.根据权利要求2所述的鳍式场效应晶体管的制备方法，其特征在于，所述栅极包覆住所述硅鳍和所述L型应力层；所述侧墙的厚度小于位于所述硅鳍一侧的所述应力层底部宽度；针对多个所述硅鳍，所述侧墙的厚度小于相邻所述硅鳍间距的一半。
4.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述步骤01之后，且所述步骤02之前，还包括：在所述半导体衬底表面形成浅沟槽隔离结构；所述步骤02中，所述应力层形成于所述浅沟槽隔离结构表面、以及所述硅鳍侧壁和顶部；所述步骤04中，所述L型应力层两侧暴露出部分浅沟槽隔离结构表面。
5.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述半导体衬底为SOI衬底，包括底部硅层、中间介质层和顶部硅层；所述步骤01包括：采用硬掩膜层为掩膜，刻蚀所述顶部硅层，以形成硅鳍，并保留剩余的所述硬掩膜层；所述步骤02中，所述应力层形成于所述中间介质层表面、以及所述硅鳍侧壁和顶部；所述步骤04中，所述L型应力层两侧暴露出部分中间介质层表面。
6.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述硬掩膜层或所述侧墙为SiN、不定形碳、SiON、SiO2、TiN或BN所形成的单层或多层结构。
7.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述硅鳍两侧的所述侧墙厚度不同，所述硅鳍两侧的所述L型应力层的底部宽度不同。
8.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述步骤02中所述形成所述应力层包括：形成单一应力层或双应力层；所述双应力层对N型FET沟道提供拉应力，对P型FET沟道提供压应力。
9.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述L型应力层的厚度大于2nm。
10.根据权利要求1所述的鳍式场效应晶体管的制备方法，其特征在于，所述L型应力层顶部至所述L型应力层底部的高度大于5nm。
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Cited By (2)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070063230A1 (en) * | 2005-09-19 | 2007-03-22 | International Business Machines Corporation | Asymmetrically stressed cmos finfet |
| US20130175621A1 (en) * | 2012-01-11 | 2013-07-11 | Tong-Yu Chen | Finfet structure and method for making the same |
| CN103311281A (zh) * | 2012-03-14 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070063230A1 (en) * | 2005-09-19 | 2007-03-22 | International Business Machines Corporation | Asymmetrically stressed cmos finfet |
| US20130175621A1 (en) * | 2012-01-11 | 2013-07-11 | Tong-Yu Chen | Finfet structure and method for making the same |
| CN103311281A (zh) * | 2012-03-14 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110729247A (zh) * | 2018-07-16 | 2020-01-24 | 台湾积体电路制造股份有限公司 | 半导体结构和形成集成电路结构的方法 |
| CN110729247B (zh) * | 2018-07-16 | 2022-05-03 | 台湾积体电路制造股份有限公司 | 半导体结构和形成集成电路结构的方法 |
| US11411107B2 (en) | 2018-07-16 | 2022-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET structure and method with reduced fin buckling |
| WO2023077461A1 (zh) * | 2021-11-05 | 2023-05-11 | 苏州晶湛半导体有限公司 | Hemt器件及其制作方法 |
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