CN110729247A - 半导体结构和形成集成电路结构的方法 - Google Patents

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Abstract

本发明的实施例提供了制造半导体结构的方法的一个实施例。该方法包括在半导体衬底上形成复合应力层，其中复合应力层的形成包括形成具有第一压缩应力的介电材料的第一应力层和在第一应力层上形成具有第二压缩应力的介电材料的第二应力层，第二压缩应力大于第一压缩应力；以及使用复合应力层作为蚀刻掩模，图案化半导体衬底以形成鳍有源区域。本发明的实施例还涉及半导体结构和形成集成电路结构的方法。

Description

半导体结构和形成集成电路结构的方法
技术领域
本发明的实施例涉及半导体结构和形成集成电路结构的方法。
背景技术
集成电路已经发展到具有更小部件尺寸的先进技术，诸如16nm、9nm和7nm。在这些先进技术中，器件(诸如晶体管)缩小并且因此引起各种问题，诸如接触件与栅极的桥接问题。此外，通常需要具有鳍有源区域的三维晶体管以增强器件性能。形成在鳍有源区域上的那些三维场效应晶体管(FET)也称为FinFET。期望FinFET具有窄的鳍宽度以用于短沟道控制，这导致鳍有源区域的高高宽比。因此，鳍有源区域较薄且机械强度较小，这在后续工艺期间引起鳍弯曲问题并且降低器件性能。因此，需要一种用于鳍式晶体管的器件结构和方法来解决这些问题以增强电路性能。
发明内容
本发明的实施例提供了一种形成集成电路结构的方法，所述方法包括：在半导体衬底上形成复合应力层，其中，所述复合应力层的形成包括形成具有第一压缩应力的介电材料的第一应力层和在所述第一应力层上形成具有第二压缩应力的介电材料的第二应力层，所述第二压缩应力大于所述第一压缩应力；以及使用所述复合应力层作为蚀刻掩模，图案化所述半导体衬底以形成鳍有源区域。
本发明的另一实施例提供了一种形成集成电路结构的方法，所述方法包括：在半导体衬底上形成第一压缩应力的第一应力层；在所述第一应力层上方形成第二压缩应力的第二应力层；在所述第一应力层和所述第二应力层之间形成拉伸应力的第三应力层；以及使用所述第一应力层、所述第二应力层和所述第三应力层作为蚀刻掩模，图案化所述半导体衬底以形成鳍有源区域。
本发明的又一实施例提供了一种半导体结构，包括：鳍有源区域，突出在半导体衬底之上；栅极堆叠件，设置在所述鳍有源区域的顶面和侧壁上，其中，所述栅极堆叠件包括栅极介电层和栅电极；以及复合应力层，插入在所述鳍有源区域的顶面和所述栅极介电层之间，其中，所述复合应力层包括第一氮化硅层和位于所述第一氮化硅层上的第二氮化硅层，所述第一氮化硅层具有第一压缩应力，并且所述第二氮化硅层具有大于所述第一压缩应力的第二压缩应力。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据各个实施例构造的半导体结构的立体图。
图1B是根据各个实施例构造的图1A的半导体结构的截面图。
图2是在一些实施例中制造根据本发明的各个方面构造的半导体结构的方法的流程图。
图3是根据一些实施例构造的处于制造阶段的半导体结构的立体图。
图3A、图3B和图3C是根据各个实施例构造的处于制造阶段的半导体结构的立体图。
图4和图5是根据一些实施例构造的处于各个制造阶段的半导体结构的截面图。
图6、图7和图8是根据一些实施例构造的处于各个制造阶段的半导体结构的截面图。
图9、图10和图11是根据一些实施例构造的处于各个制造阶段的半导体结构的立体图。
图12和图13是根据各个实施例构造的半导体结构的栅极堆叠件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可以在各个示例中重复参照数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。此外，在随后的本发明中的另一部件上形成、连接到和/或耦合到其它部件的部件可以包括其中部件以直接接触的方式形成的实施例，并且还可以包括其中可以形成插入部件的额外部件的实施例，使得部件可能不直接接触。此外，空间相对术语，例如，“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等以及其衍生物(例如，“水平地”、“向下地”、“向上地”等)用于便于本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。此外，当用“约”、“近似”等描述数字或数字范围时，该术语旨在包括在合理范围内的数字，包括所描述的数字，例如在所描述的数值的+/-10％内或本领域技术人员理解的其它值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
本发明提供了一种结构及其制造方法，以解决鳍弯曲问题。图1A是半导体结构100的立体图，并且图1B是根据一些实施例构造的沿着虚线AA’的半导体结构100的截面图。半导体结构100包括半导体衬底102，在半导体衬底102上形成有各种场效应晶体管(FET)。具体地，半导体结构100包括其上形成有p型FET(PFET)的第一区域102A和其上形成有n型FET(NFET)的第二区域102B。图2是根据一些实施例的制造半导体结构(诸如半导体结构100)的方法200的流程图。图3至图9是根据一些实施例的处于各个制造阶段的半导体结构100的立体图或截面图。图10和图11是根据各个实施例的半导体结构100中的栅极堆叠件的截面图。下面参照图1至图11共同描述半导体结构100和制造半导体结构100的方法200。
参照图1A和图1B，半导体结构100包括半导体衬底102，半导体衬底102具有用于PFET的第一区域102A和用于NFET的第二区域102B。半导体结构100包括各种隔离部件104，诸如浅沟槽隔离(STI)部件。半导体结构100还包括形成在半导体衬底102上的各个鳍有源区域106。鳍有源区域106突出在隔离部件104之上并且由隔离部件104围绕以及通过隔离部件104彼此隔离。在鳍有源区域106上形成各个鳍式场效应晶体管。在本实施例中，PFET设置在第一区域102A内的鳍有源区域106上，并且NFET设置在第二区域102B内的鳍有源区域106上。在一些实施例中，在第一区域102A内的半导体衬底102上外延生长硅锗(SiGe)层107，以增强载流子迁移率和器件速度。源极和漏极108形成在鳍有源区域106上，并且栅极堆叠件110形成在鳍有源区域106上并且设置在相应的源极和漏极108之间。每个栅极堆叠件110包括栅极介电层110A和栅电极110B。间隔件112可以进一步形成在栅电极110B的侧壁和鳍有源区域106的侧壁上。沟道119是位于相应栅极堆叠件110下面的鳍有源区域106的部分。相应的源极和漏极108；栅极堆叠件110；和沟道119耦合到场效应晶体管。在图1A和图1B中所示的本示例中，第一区域102A包括两个PFET，并且第二区域102B包括两个NFET。
半导体结构100还包括设置在鳍有源区域106上并且围绕栅极堆叠件110的层间介电(ILD)层116。图1A中的ILD层116以虚线绘制并且示出为透明的以更好地看到各个部件(诸如栅极堆叠件110和鳍有源区域106)。由于鳍有源区域106突出在隔离部件104之上，所以栅极堆叠件110更有效地通过鳍有源区域106的侧壁和顶面耦合到相应的沟道119，因此增强了器件性能。
特别地，如图1B所示，复合应力层114设置在鳍有源区域106的顶面上和栅极堆叠件110下面。复合应力层114是具有工程应力的介电材料层，以保持鳍不弯曲。复合应力层114可以用于其它目的，诸如用于图案化鳍有源区域106的硬掩模层。根据本实施例，复合应力层114是电介质并且包括氮化硅。复合应力层114具有在形成鳍有源区域106的各个蚀刻工艺之后保留在鳍有源区域106的顶面上的部分。
通过方法200使用复合应力层114形成半导体结构100，以锚固鳍有源区域106并且防止弯曲。下面将进一步详细描述半导体结构100(尤其是复合应力层114)和方法200。通过实施半导体结构100和制造半导体结构100的方法200，消除或减少了鳍弯曲问题。此外，线端粗糙度(LER)也得到改进并且降低至小于2.5nm。
参照图3，方法200开始于框202，提供半导体衬底102。半导体衬底102包括硅。在一些其它实施例中，衬底102包括锗、硅锗或其它合适的半导体材料。可选地，衬底102可以由以下材料制成：一些其它合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟。
在本实施例中，衬底102包括硅，并且在第一区域102A内的衬底102上外延生长硅锗层107，以增强PFET的载流子迁移率。可以通过任何合适的工序形成SiGe层107。例如，可以沉积和图案化硬掩模层以覆盖第二区域102B并且暴露第一区域102A；使用图案化的硬掩模作为蚀刻掩模，施加蚀刻工艺以蚀刻第一区域102A内的衬底102；施加选择性外延生长以在第一区域内形成SiGe层107；以及施加化学机械抛光(CMP)工艺以平坦化顶面。
半导体衬底102还可以包括各种掺杂区域，诸如n阱和p阱。在一些实施例中，半导体衬底102可以包括通过适当的技术(诸如称为注氧隔离(SIMOX)的技术)形成的用于隔离的掩埋介电材料层。
仍然参照图3，方法200进行到操作204，在用于PFET的第一区域102A和用于NFET的第二区域102B两者中的半导体衬底102上形成复合应力层114。复合应力层114包括具有工程应力的多个膜，以提供组合的物理特性，以减少鳍弯曲，并且进一步在随后的形成鳍有源区域106的图案化工艺期间用作硬掩模。
在如图3A所示的一些实施例中，复合应力层114(图3A中的复合应力层114也称为114-1)包括第一应力层114A和位于第一应力层114A上的第二应力层114B。两层都是介电材料层。第一应力层114A具有较高的密度(体积质量密度)并且相对于第二应力层114B具有较小的应力。在本实施例中，两个应力层都具有压缩应力。具体地，第一应力层114A具有第一压缩应力和第一密度；并且第二应力层114B具有第二压缩应力和第二密度。第一密度大于第二密度；并且第一压缩应力小于第二压缩应力。此外，第一应力层114A具有第一杨氏模量，并且第二应力层114B具有小于第一杨氏模量的第二杨氏模量。
在本实施例中，第一应力层114A是通过化学气相沉积(CVD)形成的氮化硅(SiN)层。在一些示例中，相应的CVD沉积温度范围为从500℃到550℃。形成第一应力层114A的CVD工艺的前体包括二氯硅烷(DCS或SiH2Cl2)、氨(NH3)和H2。特别地，将氢气H2添加到前体中以增加第一应力层114A的密度。根据一些示例，第一应力层114A的压缩应力在0.2GPa和0.4GPa之间的范围内；并且第一应力层114A的杨氏模量在200GPa和300GPa之间的范围内。在一些示例中，第一应力层114A的厚度在10nm和20nm之间的范围内。
第二应力层114B沉积在第一区域102A和第二区域102B中的第一应力层114A上方。在本实施例中，第二应力层114B也是通过CVD形成的氮化硅(SiN)。相应的CVD沉积温度范围为480℃至520℃。形成第二应力层114B的相应CVD工艺的前体包括DCS和NH3但不含H2。因此，如上所述，第二应力层114B的压缩应力大于第一应力层114A的压缩应力，并且第二应力层114B的密度小于第一应力层114A的密度。此外，第二应力层114B具有较低的杨氏模量，并且相对于第一应力层114A的厚度更大。在一些示例中，第二应力层114B的压缩应力在2.8GPa和3.0GPa之间的范围内；并且第二应力层114B的杨氏模量在160GPa和270GPa之间的范围内。在一些示例中，第二应力层114B的厚度在15nm和25nm之间的范围内。
在如图3B所示的一些其它实施例中，复合应力层114(图3B中的复合应力层114也称为114-2)包括插入第一应力层和第二应力层之间的第三应力层114C。在本实施例中，第三应力层114C包括通过CVD形成的非晶硅。然而，第三应力层114C形成为具有拉伸应力，诸如在-0.3GPa和-0.5GPa之间的范围内的拉伸应力。形成第三应力层114C的前体包括Si2H6或其它合适的化学物质。相应的CVD沉积温度低于形成第一和第二应力层114A和114B的沉积温度。在本示例中，形成第三应力层114C的相应CVD沉积温度在350℃至400℃的范围内。根据一些示例，第三应力层114C的杨氏模量在150GPa和170GPa之间的范围内。根据一些示例，第三应力层114C的厚度在5nm和10nm之间的范围内。这些应力层(统称为复合应力层114(或114-2))与设计用于解决弯曲问题的相应特性相结合，并且还用作用于形成鳍有源区域106的硬掩模。
在如图3C所示的一些其它实施例中，复合应力层114(图3C中的复合应力层114也称为114-3)还包括插入在第二应力层114B和第三应力层114C之间的第四应力层114D。第四应力层114D具有与其它应力层不同的组分。在本实施例中，第四应力层114D包括碳氮化硅(SiCN)。第四应力层114D与具有工程应力的其它应力层组合，使得复合应力层114-3具有应力和机械强度，以通过调整第四应力层114D的应力和厚度来消除或最小化弯曲问题。第四应力层114D可以通过合适的沉积技术形成，诸如在适当条件下的CVD。例如，可以通过沉积持续时间来调整第四应力层114D的厚度，并且可以通过沉积温度和沉积前体的分压来调整应力。
参照图4、图5和图6，方法200进行到操作206，形成各个鳍有源区域106(统称为鳍结构)。在操作206中，图案化半导体衬底102(包括SiGe层107)和复合应力层114，以形成鳍有源区域106和位于相邻的鳍有源区域106之间的沟槽。
在本示例中，通过光刻图案化和蚀刻来图案化复合应力层114。用于限定鳍结构的光刻胶(或抗蚀剂)层252可以形成在复合应力层114上，如图4中的立体图所示。光刻胶层252包括光敏材料，该光敏材料在暴露于光(诸如紫外(UV)光、深UV(DUV)光或极紫外(EUV)光)时使该层经历性质变化。该性质变化可以用于通过显影工艺选择性地去除光刻胶层的曝光或未曝光部分。形成图案化的光刻胶层的该工序也称为光刻图案化或光刻工艺。在一个实施例中，通过光刻图案化工艺图案化光刻胶层以留下设置在半导体结构100上方的光刻胶材料的部分。在图案化光刻胶层之后，对半导体结构100实施蚀刻工艺以打开复合应力层114，从而将开口从光刻胶层252转移到复合应力层114，如图5中的立体图所示。在图案化复合应力层114之后，可以通过湿剥离或等离子体灰化去除剩余的光刻胶层。在一些示例中，光刻工艺包括旋涂光刻胶层、光刻胶层的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶层、冲洗和干燥(例如，硬烘烤)。可选地，可以通过诸如无掩模光刻、电子束写入和离子束写入的其它方法来实现、补充或替换光刻工艺。图案化复合应力层114的蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。蚀刻工艺可以包括多个蚀刻步骤。例如，可以通过KOH溶液蚀刻复合应力层114中的非晶硅膜，并且可以通过磷酸溶液蚀刻氮化硅膜。
此后，使用复合应力层114作为蚀刻掩模，对包括SiGe层107的半导体衬底102施加另一蚀刻工艺，从而形成沟槽118和鳍有源区域106，如图6中的截面图所示。蚀刻工艺可以包括任何合适的蚀刻技术，诸如干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻(RIE))。在一些实施例中，蚀刻工艺包括设计为蚀刻衬底的具有不同蚀刻化学物质的多个蚀刻步骤以形成具有特定沟槽轮廓的沟槽，以改进器件性能和图案密度。在一些示例中，可以使用基于氟的蚀刻剂通过干蚀刻工艺来蚀刻衬底的半导体材料。特别地，控制施加到衬底的蚀刻工艺，使得部分地蚀刻衬底102。这可以通过控制蚀刻时间或通过控制其它蚀刻参数来实现。在蚀刻工艺之后，具有各个鳍有源区域的鳍结构106形成在衬底102上并且从衬底102延伸。
在操作206的各个蚀刻工艺和其它后续工艺(诸如使浅沟槽隔离(STI)部件凹进)期间，鳍有源区域106经历各种应力和机械力，由于鳍有源区域106站立在半导体衬底102之上以及它的高高宽比，这些力可能使鳍有源区域106变形。将复合应力层114设计为具有堆叠的多个应力膜和相应的物理特性(诸如应力、杨氏模量、密度、组分和厚度)，以补偿鳍应力和/工艺引起的应力，增强鳍强度以及减少/消除鳍弯曲。
参照图7的截面图，方法200进行到操作208，在沟槽118中形成各个STI部件104。在操作208中，通过用一种或多种介电材料填充沟槽118来形成STI部件104。在本实施例中，如图7所示，通过CVD或原子层沉积(ALD)在沟槽118的侧壁和底面上沉积衬垫材料层104A(诸如氮化硅)，以防止鳍有源区域106的氧化。之后，在沟槽118中填充一种或多种介电材料以形成STI部件104。合适的填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、氟化二氧化硅玻璃(FSG)、低k介电材料和/或它们的组合。在各个实施例中，使用高密度等离子体CVD(HDP-CVD)工艺、次大气压CVD(SACVD)工艺、高高宽比工艺(HARP)、可流动CVD(FCVD)和/或旋涂工艺来沉积介电材料。
操作208还可以包括CMP工艺以去除过量的介电材料并且平坦化半导体结构100的顶面。CMP工艺可以使用复合应力层114作为抛光停止层以防止抛光包括SiGe层107的半导体衬底102。如图7所示，操作208还可以包括蚀刻工艺以选择性地使STI部件104凹进，使得鳍有源区域106突出在STI部件104的顶面之上。在相应的CMP工艺和蚀刻工艺期间，也去除凹进的STI部件104之上的衬垫材料层104A的部分。
复合应力层114在操作206期间用作硬掩模，并且在操作208期间用作抛光停止层，以形成鳍有源区域106和STI部件104。如图7所示，复合应力层114的部分可能在各个蚀刻和抛光工艺期间损耗，并且复合应力层114的其它部分保留在鳍有源区域106的顶面上。在一些示例中，仅第一应力层114A保留在鳍顶面上。在一些示例中，第一应力层114A和第三应力层114C保留在鳍顶面上。在又一些示例中，第一和第三应力层(114A和114C)以及第二应力层114B的至少部分保留在鳍顶面上。在又一些其它示例中，第一、第三和第四应力层(114A、114C和114D)和第二应力层114B的至少部分保留在鳍顶面上。在一些实施例中，由于蚀刻损耗和蚀刻特性，剩余的复合应力层114具有圆形形状。因此，复合应力层114的剩余部分插入在栅极堆叠件110和鳍有源区域106之间。即使插入在栅极介电层110A和鳍有源区域106之间的复合应力层114可以改变栅电极110B和沟道119之间的耦合，但是由于鳍有源区域106的高高宽比，复合应力层114的影响相对较小。每个鳍有源区域106具有从隔离部件104的顶面测量的高度“H”和宽度“W”。在先进技术节点中，H/W的比率远大于1。在一些示例中，高度H的范围为50nm至55nm，并且宽度W的范围为2nm至5nm，并且H/W的比率大于10。从鳍有源区域106的两个侧壁到沟道119的栅极耦合与2*H(例如，在该示例中为100nm或更大)成比例，而从鳍有源区域106的顶面到沟道119的栅极耦合与W例如，在该示例中为5nm或更小)成比例，使得复合应力层114在鳍有源区域106顶部的相对影响相对较小。在一些实施例中，如前所述，对于第一应力层114A，其厚度T在10nm和20nm之间的范围内。第一应力层114A的宽度W在2nm至5nm的范围内。此外，第一应力层114A的比率T/W大于2，诸如在2和10之间的范围内。
参照图8的截面图，方法200进行到操作210，在鳍有源区域106和STI部件104上形成各个伪栅极120。在本实施例中，伪栅极120具有伸长的形状，并且在Y方向上取向，而鳍有源区域106在X方向上取向。每个伪栅极120可以设置在多个鳍有源区域106上方。特别地，一些伪栅极120或其部分形成在鳍有源区域1206上，并且一些伪栅极120或其部分形成在STI部件104上。在一些实施例中，一个或多个伪栅极设置在鳍有源区域106的端部上，使得该栅极部分地落在鳍有源区域106上并且部分地落在STI部件104上。那些边缘配置为减少边缘效应并且改进整体器件性能。
每个伪栅极120可以包括多晶硅，并且可以额外地包括位于多晶硅下面的氧化硅。伪栅极120的形成包括沉积栅极材料(在本示例中包括多晶硅)；以及通过光刻图案化和蚀刻来图案化栅极材料。栅极硬掩模122可以形成在栅极材料上并且在伪栅极120的形成期间用作蚀刻掩模。栅极硬掩模122可以包括具有蚀刻选择性的任何合适的材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其它合适的材料和/或它们的组合。在一个实施例中，栅极硬掩模122包括多个膜，诸如氧化硅和氮化硅。在一些实施例中，用于形成伪栅极120的图案化工艺包括通过光刻工艺在栅极硬掩模122上形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻掩模来蚀刻栅极硬掩模122；以及使用图案化的栅极硬掩模122作为蚀刻掩模，蚀刻栅极材料以形成伪栅极120。
一个或多个栅极侧壁部件(或间隔件)112也形成在伪栅极120的侧壁和鳍有源区域106的侧壁上。间隔件112可以用于偏移随后形成的源极/漏极部件，并且可以用于约束或修改源极/漏极结构轮廓。间隔件112可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其它合适的介电材料和/或它们的组合。间隔件112可以具有多个膜，诸如两个膜(氧化硅膜和氮化硅膜)或三个膜(氧化硅膜；氮化硅膜；和氧化硅膜)。间隔件112的形成包括沉积和各向异性蚀刻，诸如干蚀刻。
伪栅极120配置在用于各种场效应晶体管的鳍有源区域106中，因此相应的FET也称为FinFET。在本示例中，场效应晶体管包括第一区域102A内的p型FET和第二区域102B内的n型FET。在其它示例中，那些场效应晶体管配置为形成逻辑电路、存储器电路(诸如一个或多个静态随机存取存储器(SRAM)单元)或其它合适的电路。
参照图9的立体图，方法200进行到操作212，为相应的FinFET形成各个源极和漏极108。源极和漏极108可以包括轻掺杂漏极(LDD)部件和重掺杂源极和漏极(S/D)。每个场效应晶体管包括形成在相应的鳍有源区域上并且由伪栅极120插入的源极和漏极。沟道119形成在鳍有源区域中的位于伪栅极下面并且跨越源极和漏极108之间的部分中。
凸起的源极和漏极108可以通过选择性外延生长形成，用于具有增强的载流子迁移率和器件性能的应变效应。伪栅极120和间隔件112约束源极和漏极108以适当的轮廓选择性地生长在源极/漏极区域内。在一些实施例中，源极和漏极108通过一个或多个外延(epi)工艺形成，由此Si部件、SiGe部件、SiC部件和/或其它合适的部件以晶态生长在鳍有源区域106上。可选地，在外延生长之前施加蚀刻工艺以使源极/漏极区域凹进。合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。外延工艺可以使用气态和/或液态前体，气态和/或液态前体与鳍结构106的组分相互作用。在一些实施例中，相邻的源极/漏极可以生长为合并在一起以提供增加的接触面积并且降低接触电阻。这可以通过控制外延生长工艺来实现。
在外延工艺期间，可以通过引入掺杂物质来原位掺杂源极和漏极108，掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或其它合适的掺杂剂，包括它们的组合。如果未原位掺杂源极和漏极108，则实施注入工艺以将相应的掺杂剂引入源极和漏极108中。在实施例中，nFET中的源极和漏极108包括掺杂有磷的SiC或Si，而pFET中的那些包括掺杂有硼的Ge或SiGe。在一些其它实施例中，凸起的源极和漏极108包括多于一个的半导体材料层。例如，在源极/漏极区域内的衬底上外延生长硅锗层，并在硅锗层上外延生长硅层。此后可以实施一个或多个退火工艺以激活源极和漏极108。合适的退火工艺包括快速热退火(RTA)、激光退火工艺、其它合适的退火技术或它们的组合。
源极和漏极108设置在伪栅极120的两侧上。沟道119位于相应的栅极堆叠件120下面，并且插入在相应的源极和漏极108之间，沟道119具有适当的掺杂浓度和掺杂轮廓。例如，沟道119是p型掺杂(或n型掺杂)，而相应的源极和漏极108是n型掺杂(或p型掺杂)。通过一个或多个步骤形成沟道119以引入合适的掺杂剂，诸如通过离子注入。
参照图10的立体图，方法200进行到操作214，其中在半导体衬底102上形成ILD层116，覆盖源极和漏极108。ILD层116在图10中以虚线绘出，并且示出为透明的以更好地观察嵌入在ILD层116中的其它部件(诸如鳍有源区域106、伪栅极120以及源极和漏极108)。ILD层116围绕伪栅极120，允许去除伪栅极120，并且在所得到的腔(也称为栅极沟槽)中形成替换栅极。因此，在这样的实施例中，在形成ILD层116之后去除伪栅极120。ILD层116也是电互连半导体结构100的各种器件的电互连结构的部分。在这样的实施例中，ILD层116用作支撑和隔离导电迹线的绝缘体。ILD层116可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、其它合适的介电材料或它们的组合。在一些实施例中，ILD层116包括低k介电材料(介电常数小于氧化硅的介电常数)。ILD层116的形成可以包括沉积和CMP以提供平坦化的顶面。可以通过CMP工艺或随后的蚀刻工艺去除硬掩模122。
参照图11的立体图，方法200进行到操作216，用于栅极替换。去除伪栅极120并且用具有高k介电材料和金属的栅极堆叠件110替换，因此也称为高k金属栅极堆叠件110。栅极替换工艺可以包括蚀刻、沉积和抛光。在本实施例中，通过蚀刻选择性地去除伪栅极120，产生栅极沟槽。然后，在栅极沟槽中沉积诸如高k介电材料和金属的栅极材料以形成高k金属栅极堆叠件110。进一步实施CMP工艺以从半导体结构100抛光和去除过量的栅极材料。
通过适当的工序，诸如后栅极工艺或高k后工艺，在栅极沟槽中形成栅极堆叠件110。但是应理解，栅极堆叠件110可以具有任何合适的栅极结构，并且可以通过任何合适的工序形成。栅极堆叠件110形成在鳍有源区域106的沟道119上面的半导体衬底102上。栅极堆叠件110包括栅极介电层110A和设置在栅极介电层110A上的栅电极110B。在本实施例中，栅极介电层110A包括高k介电材料，并且栅电极110B包括金属或金属合金。在一些示例中，栅极介电层110A和栅电极110B均可以包括多个子层。高k介电材料可以包括金属氧化物、金属氮化物，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(例如，SiON)或其它合适的介电材料。栅电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Ru、Co或任何合适的导电材料。在一些实施例中，不同的金属材料用于具有相应功函数的nFET和pFET器件，以增强器件性能。
栅极介电层110A还可以包括夹在高k介电材料层和相应的鳍有源区域106之间的界面层。界面层可以包括氧化硅、氮化硅、氮氧化硅和/或其它合适的材料。通过合适的方法沉积界面层，诸如ALD、CVD、臭氧氧化等。通过合适的技术(诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、它们的组合和/或其它合适的技术)在界面层上(如果存在界面层)沉积高k介电层。在一些实施例中，在形成伪栅极120的操作210处，在鳍有源区域106上形成栅极介电层110A。在这种情况下，栅极介电层110A的形状如图12所示。在一些其它实施例中。在高k后工艺中形成栅极介电层110A，其中在操作216处在栅极沟槽中沉积栅极介电层110A。在这种情况下，栅极介电层110A是U形的，如图13所示。
栅电极110B可以包括多种导电材料。在一些实施例中，栅电极110B包括覆盖层110B-1、阻挡层110B-2、功函金属层110B-3、另一阻挡层110B-4和填充金属层110B-5。在进一步的实施例中，覆盖层110B-1包括通过适当的沉积技术(诸如ALD)形成的氮化钛、氮化钽或其它合适的材料。阻挡层110B-2包括通过适当的沉积技术(诸如ALD)形成的氮化钛、氮化钽或其它合适的材料。在一些示例中，可以不存在阻挡层110B-2。
功函金属层110B-3包括具有适当功函数的金属或金属合金的导电层，使得增强相应的FET的器件性能。功函(WF)金属层110B-3的组分与第一区域102A中的pFET和第二区域102B中的nFET的组分(分别称为p型WF金属和n型WF金属)不同。特别地，n型WF金属是具有第一功函数的金属，使得相关联的nFET的阈值电压降低。n型WF金属接近硅导带能量(Ec)或更低的功函数，使电子逃逸更容易。例如，n型WF金属具有约4.2eV或更低的功函数。p型WF金属是具有第二功函数的金属，使得相关联的pFET的阈值电压增大。p型WF金属接近硅价带能量(Ev)或更高的功函数，向核提供强电子键合能。例如，p型功函金属具有约5.2eV或更高的WF。在一些实施例中，n型WF金属包括钽(Ta)。在其它实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其它实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其它实施例中，p-金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。功函金属通过合适的技术沉积，诸如PVD。n型WF金属或p型WF金属可以包括作为堆叠件的各种金属基膜，以优化器件性能和处理兼容性。
阻挡层110B-4包括通过适当的沉积技术(诸如ALD)形成的氮化钛、氮化钽或其它合适的材料。在各个实施例中，填充金属层110B-5包括铝、钨、铜或其它合适的金属。通过合适的技术(诸如PVD或镀)沉积填充金属层110B-5。
方法200可以包括在上述操作之前、期间或之后实施的其它制造工艺218。例如，方法200可以包括在栅极堆叠件110的顶部上形成保护层的操作，以保护栅极堆叠件110在后续处理期间不会损耗。保护层可以包括与ILD层的介电材料不同的合适材料，以在形成接触开口的蚀刻工艺期间实现蚀刻选择性。在一些实施例中，保护层包括氮化硅。在其它示例中，方法200包括在半导体衬底102上形成互连结构，以将各种FET和其它器件连接成电路。互连结构包括通过合适的工艺形成的接触件、通孔和金属线。在铜互连中，导电部件包括铜，并且还可以包括阻挡层。铜互连结构由镶嵌工艺形成。镶嵌工艺包括沉积ILD层；图案化ILD层以形成沟槽；沉积各种材料(诸如阻挡层和铜)；以及实施CMP工艺。镶嵌工艺可以是单镶嵌工艺或双镶嵌工艺。铜的沉积可以包括PVD以形成晶种层以及镀以在铜晶种层上形成块状铜。其它金属(诸如钌、钴、钨或铝)可以用于形成互连结构。在一些实施例中，在将导电材料填充在接触孔中中之前，可以在源极和漏极108上形成硅化物，以进一步降低接触电阻。硅化物包括硅和金属，诸如硅化钛、硅化钽、硅化镍或硅化钴。硅化物可以通过称为自对准硅化(或自对准硅化物)的工艺形成。该工艺包括金属沉积，退火以使金属与硅反应，以及蚀刻以去除未反应的金属。在一些其它实施例中，一些其它金属(诸如钌或钴)可以用于接触件和/或通孔。
本发明提供了一种具有FinFET的半导体结构及其制造方法，以减少鳍弯曲问题。在所公开的方法中，在衬底上形成复合应力层，用于图案化鳍有源区域。复合应力层包括具有工程应力的多个介电膜，以提供组合的物理特性，以减少鳍弯曲，并且进一步在随后的形成鳍有源区域的图案化工艺期间用作硬掩模。复合应力层包括具有较高密度和较低应力的第一应力层和位于第一应力层上的具有较低密度和较高应力的第二应力层。两层都是具有压缩应力的介电材料层，并且在本实施例中包括氮化硅。此外，第一应力层具有第一杨氏模量，并且第二应力层具有小于第一杨氏模量的第二杨氏模量。复合应力层可以包括具有拉伸应力并且插入第一应力层和第二应力层之间的第三应力层。在一些实施例中，第三应力层包括非晶硅。通过在各个实施例中实现所公开的结构和制造该结构的方法，可以呈现下面描述的一些优点。然而，应理解，本文公开的不同实施例提供不同的优点，并且没有特定的优点是在所有实施例中都需要的。作为一个示例，消除或减少了鳍弯曲问题。在另一示例中，LER降低至小于2.5nm。
因此，本发明提供了根据一些实施例的用于制造半导体结构的方法。该方法包括在半导体衬底上形成复合应力层，其中复合应力层的形成包括形成具有第一压缩应力的介电材料的第一应力层和在第一应力层上形成具有第二压缩应力的介电材料的第二应力层，第二压缩应力大于第一压缩应力；以及使用复合应力层作为蚀刻掩模，图案化半导体衬底以形成鳍有源区域。
在上述方法中，其中，所述第一应力层具有第一密度；并且所述第二应力层具有小于所述第一密度的第二密度。
在上述方法中，其中，所述第一应力层具有小于0.5GPa的所述第一压缩应力；并且所述第二应力层具有大于2.5GPa的所述第二压缩应力。
在上述方法中，其中，所述第一应力层具有小于0.5GPa的所述第一压缩应力；并且所述第二应力层具有大于2.5GPa的所述第二压缩应力，其中，所述第一应力层的所述第一压缩应力在0.2GPa和0.4GPa之间的范围内；并且所述第二应力层的所述第二压缩应力在2.8GPa和3.0GPa之间的范围内。
在上述方法中，其中，所述第一应力层具有小于0.5GPa的所述第一压缩应力；并且所述第二应力层具有大于2.5GPa的所述第二压缩应力，其中，所述第一应力层的所述第一压缩应力在0.2GPa和0.4GPa之间的范围内；并且所述第二应力层的所述第二压缩应力在2.8GPa和3.0GPa之间的范围内，其中，所述第一应力层的形成包括使用包括二氯硅烷(SiH2Cl2)、NH3和H2的第一前体通过化学气相沉积(CVD)来沉积第一氮化硅层；并且所述第二应力层的形成包括使用包括二氯硅烷和NH3的第二前体通过化学气相沉积来沉积第二氮化硅层，所述第二前体不含H2。
在上述方法中，其中，所述第一应力层具有第一杨氏模量；并且所述第二应力层具有小于所述第一杨氏模量的第二杨氏模量。
在上述方法中，其中，所述复合应力层的形成还包括形成设置在所述第一应力层和所述第二应力层之间的第三应力层，其中，所述第三应力层具有拉伸应力，而所述第一应力层和所述第二应力层具有压缩应力。
在上述方法中，其中，所述复合应力层的形成还包括形成设置在所述第一应力层和所述第二应力层之间的第三应力层，其中，所述第三应力层具有拉伸应力，而所述第一应力层和所述第二应力层具有压缩应力，其中，所述第三应力层的形成包括形成拉伸应力在-0.3GPa和-0.5GPa之间的范围内的非晶硅层。
在上述方法中，其中，所述复合应力层的形成还包括形成设置在所述第一应力层和所述第二应力层之间的第三应力层，其中，所述第三应力层具有拉伸应力，而所述第一应力层和所述第二应力层具有压缩应力，其中，所述第三应力层的形成包括形成拉伸应力在-0.3GPa和-0.5GPa之间的范围内的非晶硅层，其中，所述第一应力层的形成包括以第一沉积温度通过化学气相沉积形成所述第一应力层；所述第二应力层的形成包括以第二沉积温度通过化学气相沉积形成所述第二应力层；并且所述第三应力层的形成包括以第三沉积温度使用具有Si2H6的前体通过化学气相沉积形成所述非晶硅层，所述第三沉积温度小于所述第一沉积温度和所述第二沉积温度。
在上述方法中，其中，图案化所述半导体衬底以形成所述鳍有源区域还包括：图案化所述复合应力层；使用图案化的复合应力层作为蚀刻掩模，蚀刻所述半导体衬底以形成沟槽；用介电材料填充所述沟槽以形成隔离部件；以及使所述隔离部件凹进，使得所述鳍有源区域突出在凹进的隔离部件之上。
在上述方法中，其中，图案化所述半导体衬底以形成所述鳍有源区域还包括：图案化所述复合应力层；使用图案化的复合应力层作为蚀刻掩模，蚀刻所述半导体衬底以形成沟槽；用介电材料填充所述沟槽以形成隔离部件；以及使所述隔离部件凹进，使得所述鳍有源区域突出在凹进的隔离部件之上，还包括：在所述鳍有源区域上形成栅极堆叠件，所述栅极堆叠件包括高k介电材料和金属。
本发明提供了根据一些其他实施例的制造半导体结构的方法。该方法包括在半导体衬底上形成第一压缩应力的第一应力层；在第一应力层上形成第二压缩应力的第二应力层；在第一应力层和第二应力层之间形成拉伸应力的第三应力层；以及使用第一应力层、第二应力层和第三应力层作为蚀刻掩模，图案化半导体衬底以形成鳍有源区域。
本发明提供了根据一些其他实施例的制造半导体结构的方法。该方法包括使用含有H2的第一前体在半导体衬底上形成具有第一应力的氮化硅的第一应力层；使用不含H2的第二前体在第一应力层上形成具有第二应力的氮化硅的第二应力层，第二应力大于第一应力；图案化第一应力层和第二应力层以形成具有开口的图案化的硬掩模；通过图案化的硬掩模的开口蚀刻半导体衬底，以形成鳍有源区域。
在上述方法中，其中，所述第一压缩应力的所述第一应力层的形成包括形成氮化硅的所述第一应力层；所述第二压缩应力的所述第二应力层的形成包括形成氮化硅的所述第二应力层；并且所述拉伸应力的所述第三应力层的形成包括形成非晶硅的所述第三应力层。
在上述方法中，其中，所述第一压缩应力的所述第一应力层的形成包括形成氮化硅的所述第一应力层；所述第二压缩应力的所述第二应力层的形成包括形成氮化硅的所述第二应力层；并且所述拉伸应力的所述第三应力层的形成包括形成非晶硅的所述第三应力层，其中，所述第二压缩应力大于所述第一压缩应力。
在上述方法中，其中，所述第一压缩应力的所述第一应力层的形成包括形成氮化硅的所述第一应力层；所述第二压缩应力的所述第二应力层的形成包括形成氮化硅的所述第二应力层；并且所述拉伸应力的所述第三应力层的形成包括形成非晶硅的所述第三应力层，其中，所述第二压缩应力大于所述第一压缩应力，其中，所述第一应力层的所述第一压缩应力小于0.5GPa；并且所述第二应力层的所述第二压缩应力大于2.5GPa。
在上述方法中，其中，所述第一应力层具有第一密度；并且所述第二应力层具有小于所述第一密度的第二密度。
在上述方法中，其中，所述第一应力层具有第一密度；并且所述第二应力层具有小于所述第一密度的第二密度，其中，所述第一应力层的形成包括使用包括二氯硅烷(SiH2Cl2)、NH3和H2的第一前体通过化学气相沉积(CVD)来沉积第一氮化硅层；并且所述第二应力层的形成包括使用包括二氯硅烷和NH3的第二前体通过化学气相沉积来沉积第二氮化硅层，所述第二前体不含H2。
在上述方法中，其中，所述第一应力层具有第一杨氏模量；并且所述第二应力层具有小于所述第一杨氏模量的第二杨氏模量。
在上述方法中，其中，所述第一应力层具有第一厚度；所述第二应力层具有第二厚度；并且所述第三应力层具有第三厚度，其中，所述第三厚度小于所述第一厚度，并且所述第一厚度小于所述第二厚度。
本发明提供了根据一些实施例的半导体结构。半导体结构包括：鳍有源区域，突出在半导体衬底之上；栅极堆叠件，设置在鳍有源区域的顶面和侧壁上，其中栅极堆叠件包括栅极介电层和栅电极；以及复合应力层，插入在鳍有源区域的顶面和栅极介电层之间，该复合应力层具有工程应力的氮化硅以防止鳍弯曲。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路结构的方法，所述方法包括：
在半导体衬底上形成复合应力层，其中，所述复合应力层的形成包括形成具有第一压缩应力的介电材料的第一应力层和在所述第一应力层上形成具有第二压缩应力的介电材料的第二应力层，所述第二压缩应力大于所述第一压缩应力；以及
使用所述复合应力层作为蚀刻掩模，图案化所述半导体衬底以形成鳍有源区域。
2.根据权利要求1所述的方法，其中，
所述第一应力层具有第一密度；并且
所述第二应力层具有小于所述第一密度的第二密度。
3.根据权利要求1所述的方法，其中，
所述第一应力层具有小于0.5GPa的所述第一压缩应力；并且
所述第二应力层具有大于2.5GPa的所述第二压缩应力。
4.根据权利要求3所述的方法，其中，
所述第一应力层的所述第一压缩应力在0.2GPa和0.4GPa之间的范围内；并且
所述第二应力层的所述第二压缩应力在2.8GPa和3.0GPa之间的范围内。
5.根据权利要求4所述的方法，其中，
所述第一应力层的形成包括使用包括二氯硅烷(SiH2Cl2)、NH3和H2的第一前体通过化学气相沉积(CVD)来沉积第一氮化硅层；并且
所述第二应力层的形成包括使用包括二氯硅烷和NH3的第二前体通过化学气相沉积来沉积第二氮化硅层，所述第二前体不含H2。
6.根据权利要求1所述的方法，其中，
所述第一应力层具有第一杨氏模量；并且
所述第二应力层具有小于所述第一杨氏模量的第二杨氏模量。
7.根据权利要求1所述的方法，其中，所述复合应力层的形成还包括形成设置在所述第一应力层和所述第二应力层之间的第三应力层，其中，
所述第三应力层具有拉伸应力，而所述第一应力层和所述第二应力层具有压缩应力。
8.根据权利要求7所述的方法，其中，所述第三应力层的形成包括形成拉伸应力在-0.3GPa和-0.5GPa之间的范围内的非晶硅层。
9.一种形成集成电路结构的方法，所述方法包括：
在半导体衬底上形成第一压缩应力的第一应力层；
在所述第一应力层上方形成第二压缩应力的第二应力层；
在所述第一应力层和所述第二应力层之间形成拉伸应力的第三应力层；以及
使用所述第一应力层、所述第二应力层和所述第三应力层作为蚀刻掩模，图案化所述半导体衬底以形成鳍有源区域。
10.一种半导体结构，包括：
鳍有源区域，突出在半导体衬底之上；
栅极堆叠件，设置在所述鳍有源区域的顶面和侧壁上，其中，所述栅极堆叠件包括栅极介电层和栅电极；以及
复合应力层，插入在所述鳍有源区域的顶面和所述栅极介电层之间，其中，所述复合应力层包括第一氮化硅层和位于所述第一氮化硅层上的第二氮化硅层，所述第一氮化硅层具有第一压缩应力，并且所述第二氮化硅层具有大于所述第一压缩应力的第二压缩应力。
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