CN116504745A - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构至少包括：衬底；至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。通过本发明提供的半导体结构及其制作方法，可提高半导体结构的性能。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
在制备半导体结构时，为了提高半导体器件的性能。会在衬底上形成应力薄膜，并将应力薄膜中的应力转移至沟道中，从而提高电子迁移率。
但是，在一些半导体结构中，相邻的同类型的半导体器件共用一个掺杂区。共用掺杂区可减小半导体结构的体积，但是，相邻的同类型的半导体器件中沟道的应力会相互抑制，影响沟道中应力的效果，进而影响半导体结构的性能。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，通过本发明提供的半导体结构及其制作方法，可避免应力的相互积压，并修复衬底损伤，提高半导体结构的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体结构，至少包括：
衬底；
至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及
应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。
在本发明一些实施例中，所述应力释放沟槽的开口宽度范围为5nm~10nm。
在本发明一些实施例中，所述应力释放沟槽的深度范围为30nm~50nm。
在本发明一些实施例中，所述应力释放沟槽的顶部填满介质层，未被所述介质层填充的所述应力释放沟槽形成应力释放空隙。
在本发明一些实施例中，所述应力释放空隙的深度范围为20nm~30nm。
在本发明一些实施例中，所述半导体结构包括多个凹部，所述凹部位于所述栅极两侧的衬底中。
在本发明一些实施例中，所述凹部的深度范围为8nm~15nm。
在本发明一些实施例中，所述半导体结构包括硅外延层，所述硅外延层位于所述凹部中。
在本发明一些实施例中，所述半导体结构包括接触孔蚀刻停止层，所述接触孔蚀刻停止层位于所述衬底和所述栅极上。
本发明还提供一种半导体结构的形成方法，至少包括以下步骤：
提供一衬底；
蚀刻所述衬底，形成应力释放沟槽；以及
在所述衬底上形成至少两个第一类型半导体器件，所述第一类型半导体器件设置在衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；
其中，所述应力释放沟槽位于在所述共享掺杂区的所述衬底中。
综上所述，本发明提供的一种半导体结构及其制作方法，形成应力层和接触孔蚀刻停止层，意想不到的效果是为第一类型半导体器件的沟道提供张应力，为第二类型半导体器件的沟道提供压应力。同时通过在相邻的第一类型半导体器件之间的共享掺杂区下的衬底中设置应力释放间隙，释放相互挤压的张应力，进而提高应力层和接触孔蚀刻停止层在沟道中施加的张应力效果，进而增强第一类型半导体器件的电子迁移率。而第二类型半导体器件之间的共享掺杂区下的衬底中未设置应力释放间隙，在形成应力层时，相邻半导体器件之间的应力相互积压，可以抑制张应力对第二类型半导体器件的负作用。并且通过在栅极两侧的衬底中设置凹部，并在凹部中形成硅外延层，可修复形成侧墙时造成的衬底损伤，还可以形成抬高的掺杂区。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中静态随机存取存储器的电路原理图。
图2为一实施例中静态随机存取存储器的器件分布图。
图3为一实施例中在衬底上形成图案化光阻层的结构示意图。
图4为一实施例中形成应力释放沟槽和浅沟槽的结构示意图。
图5为一实施例中形成应力释放空隙及浅沟槽隔离结构的结构示意图。
图6为一实施例中形成栅介质层和栅极的结构示意图。
图7为一实施例中形成凹部的结构示意图。
图8为一实施例中形成硅外延层的结构示意图。
图9为一实施例中形成掺杂区的结构示意图。
图10为一实施例中形成应力层的结构示意图。
图11为一实施例中形成金属硅化物层的结构示意图。
图12为一实施例中形成接触孔蚀刻停止层的结构示意图。
图13为一实施例中形成层间介质层和接触电极的结构示意图。
标号说明：
101、衬底；1011、应力释放沟槽；1012、浅沟槽；102、图案化光阻层；1021、第一开口；1022、第二开口；1031、阻挡层；1032、浅沟槽隔离结构；1033、应力释放空隙；104、栅介质层；105、栅极；106、侧墙；1061、氧化硅层；1062、氮化硅层；107、凹部；108、硅外延层；109、掺杂区；1091、共享掺杂区；110、应力层；111、金属硅化物层；112、接触孔蚀刻停止层；113、层间介质层；114、接触电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供一种半导体集成器件，半导体集成器件包括静态随机存取存储器和逻辑电路，静态随机存取存储器的电路原理图如图1所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。
进一步地，两个负载晶体管为PMOS(positive channel Metal OxideSemiconductor，P沟道金属氧化物半导体)，两个驱动晶体管为NMOS（N型金属-氧化物-半导体，N-Metal-Oxide-Semiconductor），从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，存储器通过两个负载晶体管拉向电源线Vcc而运行。
请参阅图1所示，两个负载晶体管的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极和第二负载晶体管PU2和第二驱动晶体管PD2的栅极分别电连接。
进一步的，两个传输晶体管的漏极分别电连接到读端口位线BL和互补读端口位线BLB。两个传输晶体管的栅极电连接到写端口字线WL。读端口位线BL和互补读端口位线BLB和写端口字线WL可以延伸到其他SRAM单元和/或其他元件。
请参阅图1至图2所示，在本申请中，第一传输晶体管PG1和第一驱动晶体管PD1为同类型的半导体器件，设置在同一有源区上。且第一传输晶体管PG1和第一驱动晶体管PD1之间设置有共有的掺杂区。第二传输晶体管PG2和第二驱动晶体管PD2为同类型的半导体器件，设置在同一有源区上。且第二传输晶体管PG2和第二驱动晶体管PD2之间设置有共有的掺杂区。第一负载晶体管PU1和第二负载晶体管PU2为另一种类型的半导体器件，每个负载晶体管设置在一个独立的有源区上。
在本申请中，逻辑电路可以为任意一种设置在衬底上的电路，例如包括PMOS和NMOS。
请参阅图3至图13所示，本发明提供一种半导体结构，可以应用在上述半导体集成器件中的传输晶体管和驱动晶体管所在的区域，进而改善传输晶体管和驱动晶体管的沟道之间应力相互抑制的问题。其中，本申请中的第一半导体器件可以为第一传输晶体管PG1或第二传输晶体管PG2，第二半导体器件可以为第一驱动晶体管PD1或第二驱动晶体管PD2。图3至图13中半导体结构示意图中的第一类型半导体器件可以是图2中A-A’处的结构示意图。
请参阅图3至图13所示，本发明提供的半导体结构包括两种类型的半导体器件，例如包括第一类型半导体器件和第二类型半导体器件。在本申请中，第一类型半导体器件包括第一半导体器件和第二半导体器件，且第一半导体器件和第二半导体器件相邻设置。第二类型半导体器件包括第三半导体器件和第四半导体器件，且第三半导体器件和第四半导体器件相邻设置。其中，第一类型半导体器件为NMOS器件，第二类型半导体器件为PMOS器件。具体的，本申请的半导体结构的具体结构及半导体结构制作方法如图3至图13所示。
请参阅图3所示，在本发明一实施例中，衬底101可以为未掺杂的单晶硅或掺杂有杂质的单晶硅。当衬底101中掺杂有杂质时，第一类型半导体器件所在的衬底101中掺杂有硼（B）或镓（Ga）等P型杂质，第二类型半导体器件所在的衬底101中掺杂有磷（P）或砷（As）等N型杂质。在其他实施例中，衬底101还可以包括两种或多种材料。例如在第一类型半导体器件所在的区域，衬底101可以为碳化硅。在第二类型半导体器件所在的区域，衬底101可以为硅锗材料。
请参阅图3和图4所示，在形成半导体结构时，可先在衬底101上形成一层图案化光阻层102，该图案化光阻层102上设置有第一开口1021和第二开口1022。其中，第一开口1021用于定义应力释放沟槽1011的位置，第二开口1022用于定义浅沟槽1012的位置。其中，应力释放沟槽1011位于后续形成的两个第一类型半导体器件之间的共享掺杂区所在的衬底101中，浅沟槽1012位于第一类型半导体器件和第二类型半导体器件之间的衬底101中。
请参阅图3至图4所示，在本发明一实施例中，在形成图案化光阻层102后，以图案化光阻层102为掩模，蚀刻第一开口1021和第二开口1022底部的衬底101，形成应力释放沟槽1011和浅沟槽1012。其中，应力释放沟槽1011的开口宽度范围为例如5nm~10nm，具体为例如5nm、6nm、8nm或10nm。浅沟槽1012的开口宽度远大于应力释放沟槽1011的开口宽度，浅沟槽1012的开口宽度为例如100nm~200nm，具体为例如120nm、140nm、160nm或180nm，也可以为例如100nm或200nm。在蚀刻衬底101时，由于应力释放沟槽1011的开口宽度远小于浅沟槽1012的开口宽度，形成的应力释放沟槽1011的深度小于浅沟槽1012的深度。在本实施例中，应力释放沟槽1011的深度范围为例如30nm~50nm，浅沟槽1012的深度范围为例如300nm~500nm。请参阅图4至图5所示，在本发明一实施例中，在形成应力释放沟槽1011和浅沟槽1012后，在应力释放沟槽1011和浅沟槽1012中沉积介质层。介质层的材料例如可以包括氧化硅、氮化硅或氮氧化硅等绝缘材料。由于浅沟槽1012的开口宽度较大，介质层填满浅沟槽1012，形成浅沟槽隔离结构1032。由于应力释放沟槽1011的开口宽度较小，在填充介质层时，介质层填满应力释放沟槽1011顶部，对应力释放沟槽1011进行封口，形成阻挡层1031。应力释放沟槽1011底部未被介质层填充，形成应力释放空隙1033。在本实施例中，形成的应力释放空隙1033的深度范围为例如20nm~30nm，具体为例如20nm、24nm、28nm或30nm等。
请参阅图5至图6所示，在本发明一实施例中，在应力释放沟槽1011和浅沟槽1012中沉积介质层后，在衬底101上形成栅极105。在本申请中，在形成栅极105之前，还可以在衬底101和栅极105之间形成栅介质层104，以改善半导体器件的击穿和漏电现象。具体的，先去除图案化光阻层102，再在衬底101上沉积一层氧化硅，并蚀刻氧化硅，形成栅介质层104。再在栅介质层104上形成多晶硅层，并蚀刻多晶硅层，形成栅极105。在本申请中，栅极105位于栅介质层104上。栅极105的宽度小于栅介质层104的宽度，栅极105与栅介质层104之间形成台阶。
请参阅图6至图7所示，在本发明一实施例中，在形成栅介质层104和栅极105后，在栅极105两侧形成侧墙106。具体的，可先在栅极105两侧的台阶上，以及栅极105和栅介质层104的两侧沉积侧墙106材料。侧墙106材料可以包括单层的氧化硅和/或氮化硅，也可以是层叠的氧化硅和氮化硅。在本申请中，侧墙106包括氧化硅层1061和氮化硅层1062，可先沉积一层氧化硅层1061，再在氧化硅层1061上沉积一层氮化硅层1062，氧化硅层1061和氮化硅层1062覆盖栅极105和衬底101。其中，氧化硅层1061的厚度等于栅极105与栅介质层104之间形成台阶的宽度。在形成氧化硅层1061和氮化硅层1062后，蚀刻栅极105顶部和衬底101上的氧化硅层1061和氮化硅层1062，保留栅极105侧壁上的氧化硅层1061和氮化硅层1062，形成侧墙106。
请参阅图7所示，在本发明一实施例中，在形成侧墙106后，在浅沟槽隔离结构1032上形成掩模（图中未显示），继续蚀刻衬底101，以及位于应力释放沟槽1011中的部分介质层，在衬底101上形成多个凹部107。凹部107位于栅极105两侧的衬底101表面，多个凹部107的深度范围为例如8nm~15nm，具体例如为10nm。在其他实施例中，第一类型半导体器件所在区域的衬底101与第二类型半导体器件所在的衬底101材料不同时，可先在第二类型半导体器件所在的衬底101上形成掩模，并蚀刻第一类型半导体器件所在区域的衬底101，以及应力释放沟槽1011中的部分介质层，在第一类型半导体器件所在区域的衬底101上形成凹部107。接着移除第二类型半导体器件所在的衬底101上的掩模，在第一类型半导体器件所在的衬底101上形成掩模。并蚀刻第二类型半导体器件所在区域的衬底101，在第二类型半导体器件所在区域的衬底101上形成凹部107。
请参阅图7至图8所示，在本发明一实施例中，在形成多个凹部107后，在凹部107中选择性生长硅外延层108，且硅外延层108例如为单晶硅层。在本申请中，硅外延层108覆盖凹部107，且填满凹部107。在一些实施例中，硅外延层108与凹部107齐平。在另一些实施例中，硅外延层108比凹部107高出10nm~20nm。
请参阅图8至图9所示，在本发明一实施例中，在凹部107中生长硅外延层108后，向硅外延层108中植入离子，形成掺杂区109。掺杂区109中注入的离子依据半导体器件的类型确定。第一类型半导体器件为NMOS器件，则在第一半导体器件和第二半导体器件区域所在的硅外延层108中注入的是N型离子，形成N型的源掺杂区和漏掺杂区。第二类型半导体器件为PMOS器件，则在第三半导体器件和第四半导体器件区域所在的硅外延层108中注入的是P型离子，形成P型的源掺杂区和漏掺杂区。
请参阅图9所示，在本发明一实施例中，掺杂区109包括共享掺杂区1091。在第一半导体器件和第二半导体器件之间，设置有一个共享掺杂区1091。其中，共享掺杂区1091位于应力释放沟槽1011上。在第三半导体和第四半导体之间，设置有另一个共享掺杂区1091。共享掺杂区1091为两个半导体器件共用的源掺杂区或漏掺杂区。
请参阅图2和图9所示，在本发明一实施例中，当本申请提供的第一半导体器件为第一驱动晶体管PD1，第二半导体器件为第一传输晶体管PG1时，第一半导体器件和第二半导体器件之间的共享掺杂区1091作为第一传输晶体管PG1的漏掺杂区和第一驱动晶体管PD1的源掺杂区使用，第一半导体器件和第二半导体器件也可以是逻辑电路中两个相互连接的N型半导体器件。而第三半导体器件和第四半导体器件之间的共享掺杂区1091可以作为两个相连的负载晶体管的源掺杂区，也可以作为逻辑电路中两个相互连接的P型半导体器件的源掺杂区/漏掺杂区使用。
请参阅图9至图10所示，在本发明一实施例中，在形成掺杂区109后，对导电沟道进行应力传导。且可使用应力记忆技术（Stress Memorization Technique，SMT）对沟道进行应力传导。具体的，在对导电沟道进行应力传导时，先在衬底101和栅极105上先沉积一层应力层110，再对应力层110进行热处理，将应力层110中的应力传导到导电沟道中，之后再移除应力层110。
请参阅图10所示，在本发明一实施例中，可通过等离子体增强化学的气相沉积法（Plasma Enhanced Chemical Vapor Deposition，PECVD）在衬底101、栅极105和侧墙106上沉积一层氮化硅（Si3N4），形成应力层110。在形成应力层110后，可采用快速热退火、尖峰退火(spike anneal)、激光退火或者微波退火时等方式进行退火，使应力层110中的应力通过掺杂区109传递到沟道中，之后可使用磷酸移除应力层110。
请参阅图10所示，在本申请中，沉积的氮化硅应力层110提供张应力，而NMOS器件需要增强张应力。但由于第一半导体器件和第二半导体器件之间设置有一个共享掺杂区1091，第一半导体器件和第二半导体器件之间的张应力会相互挤压。设置在第一半导体器件和第二半导体器件之间共享掺杂区1091下的应力释放空隙1033可缓冲第一半导体器件和第二半导体器件源漏端应力的相互积压，进而增强应力效果。而PMOS器件需要抑制张应力，在第三半导体器件和第四半导体器件之间共享掺杂区1091下未设置应力释放空隙1033，故第三半导体器件和第四半导体器件源漏端的应力相互挤压，可以抑制张应力对第三半导体器件和第四半导体器件的负作用。
请参阅图10至图11所示，在本发明一实施例中，在对导电沟道进行应力传导后，在栅极105顶部以及掺杂区109形成金属硅化物层111。具体的，在形成金属硅化物层111时，在栅极105顶部和掺杂区109上形成一层合金层，例如为镍铂合金层。之后进行退火，使得镍铂合金层中的镍与衬底101或多晶硅中的硅反应，生成镍硅化物（NiSi），即为金属硅化物层111。
请参阅图11至图12所示，在本发明一些实施例中，在形成金属硅化物层111后，在栅极105和衬底101上形成一层接触孔蚀刻停止层112（Contact Etch Stop Layer，CESL）。接触孔蚀刻停止层112覆栅极105两侧的侧墙106、浅沟槽隔离结构1032、以及掺杂区109和栅极105上的金属硅化物层111。接触孔蚀刻停止层112的材料可以为具有高应力的氮化硅，且应力为拉应力或压应力。在本申请中，在第一类型半导体器件上，形成具有张应力的氮化硅层1062。在第二类型半导体器件上，形成具有压应力的氮化硅层1062。
请参阅图12所示，在本发明一实施例中，在形成接触孔蚀刻停止层112时，可以先通过紫外光等离子体增强化学的气相沉积法在第一类型半导体器件所在的区域沉积一层氮化硅层，形成具有张应力的氮化硅层。之后再通过双频电源等离子体增强化学的气相沉积法在第二类型半导体器件所在的区域沉积一层氮化硅层，形成具有压应力的氮化硅层。通过使用不同的形成方法，可形成具有张应力和压应力的氮化硅层，以形成接触孔蚀刻停止层112。在本申请中，在第一类型半导体器件所在的区域，具有张应力的接触孔蚀刻停止层112，可以增加第一类型半导体器件沟道中的张应力。在第二类型半导体器件所在的区域，具有压应力的接触孔蚀刻停止层112，可以增加第二类型半导体器件沟道中的压应力。
请参阅图12至图13所示，在本发明一些实施例中，在形成接触孔蚀刻停止层112后，在接触孔蚀刻停止层112上形成层间介质层113，层间介质层113覆盖接触孔蚀刻停止层112。在本实施例中，可以例如通过高密度等离子体化学气相沉积法在接触孔蚀刻停止层112上形成层间介质层113。层间介质层113的材料可以为二氧化硅。并在层间介质层113形成多个开孔，开孔与金属硅化物层111连通。之后在开孔内沉积导电材料，例如通过沉积工艺向开孔内沉积金属材料，例如沉积钛/氮化钛及金属钨，从而形成接触电极114。
请参阅图13所示，本发明提供的一种半导体结构包括第一半导体器件、第二半导体器件、第三半导体器件和第四半导体器件。其中，第一半导体器件和第二半导体器件为第一类型半导体器件，即NMOS器件。第三半导体器件和第四半导体器件为第二类型半导体器件，即PMOS器件。在第二半导体器件和第三半导体器件之间设置有浅沟槽隔离结构1032。每个半导体器件包括位于衬底101上的栅介质层104，位于栅介质层104上的栅极105。在栅极105两侧设置有侧墙106。在栅极105两侧的衬底101中还设置有掺杂区109，且掺杂区109还包括共享掺杂区1091。共享掺杂区1091位于同类型的半导体器件之间，可以同时作为其两侧半导体器件的源掺杂区或漏掺杂区。而在NMOS所在衬底101中的共享掺杂区1091下，还设置有应力释放空隙1033，在应力释放空隙1033上设置有阻挡层1031，阻挡层1031上即为共享掺杂区1091。在栅极105和掺杂区109上还设置有金属硅化物层111，金属硅化物层111上还设置有接触孔蚀刻停止层112和层间介质层113，在层间介质层113中还设置有与金属硅化物层111连接的接触电极114。
综上，通过本发明提供的一种半导体结构及其制作方法，形成应力层和接触孔蚀刻停止层，意想不到的效果是为第一类型半导体器件的沟道提供张应力，为第二类型半导体器件的沟道提供压应力。同时通过在相邻的第一类型半导体器件之间的共享掺杂区下的衬底中设置应力释放间隙，释放相互挤压的张应力，进而提高应力层和接触孔蚀刻停止层在沟道中施加的张应力效果，进而增强第一类型半导体器件的电子迁移率。而第二类型半导体器件之间的共享掺杂区下的衬底中未设置应力释放间隙，在形成应力层时，相邻半导体器件之间的应力相互积压，可以抑制张应力对第二类型半导体器件的负作用。并且通过在栅极两侧的衬底中设置凹部，并在凹部中形成硅外延层，可修复形成侧墙时造成的衬底损伤，还可以形成抬高的掺杂区。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构，其特征在于，至少包括：
衬底；
至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及
应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。
2.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的开口宽度范围为5nm~10nm。
3.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的深度范围为30nm~50nm。
4.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的顶部填满介质层，未被所述介质层填充的所述应力释放沟槽形成应力释放空隙。
5.根据权利要求4所述的半导体结构，其特征在于，所述应力释放空隙的深度范围为20nm~30nm。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括多个凹部，所述凹部位于所述栅极两侧的衬底中。
7.根据权利要求6所述的半导体结构，其特征在于，所述凹部的深度范围为8nm~15nm。
8.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构包括硅外延层，所述硅外延层位于所述凹部中。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括接触孔蚀刻停止层，所述接触孔蚀刻停止层位于所述衬底和所述栅极上。
10.一种半导体结构的形成方法，其特征在于，至少包括以下步骤：
提供一衬底；
蚀刻所述衬底，形成应力释放沟槽；以及
在所述衬底上形成至少两个第一类型半导体器件，所述第一类型半导体器件设置在衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；
其中，所述应力释放沟槽位于在所述共享掺杂区的所述衬底中。
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