KR20160043206A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 제 1 및 제 2 영역들의 반도체 기판 상에 형성된 버퍼층, 상기 제 1 영역의 상기 버퍼층 상에 형성된 제 1 채널층, 상기 제 2 영역의 상기 버퍼층 상에 형성된 제 2 채널층, 및 상기 제 2 채널층과 상기 버퍼층 사이에 배치된 스페이서층을 포함하되, 상기 버퍼층, 상기 제 2 채널층, 및 상기 스페이서층은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되며, 상기 제 1 채널층과 상기 제 2 채널층 간의 게르마늄 농도 차이는 상기 버퍼층과 상게 2 채널층 간의 게르마늄 농도 차이보다 크고, 상기 스페이서층은 게르마늄의 농도 구배(gradient)를 가질 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적 및 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 고집적 및 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 제 1 및 제 2 영역들의 반도체 기판 상에 형성된 버퍼층, 상기 제 1 영역의 상기 버퍼층 상에 형성된 제 1 채널층, 상기 제 2 영역의 상기 버퍼층 상에 형성된 제 2 채널층, 및 상기 제 2 채널층과 상기 버퍼층 사이에 배치된 스페이서층을 포함하되, 상기 버퍼층, 상기 제 2 채널층, 및 상기 스페이서층은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되며, 상기 제 1 채널층과 상기 제 2 채널층 간의 게르마늄 농도 차이는 상기 버퍼층과 상게 2 채널층 간의 게르마늄 농도 차이보다 크고, 상기 스페이서층은 게르마늄의 농도 구배(gradient)를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 및 제 2 영역들의 반도체 기판 상에 형성된 버퍼층으로서, 상기 버퍼층은 상기 반도체 기판과 다른 격자 상수를 갖는 것, 상기 제 1 영역의 상기 버퍼층 상에 형성된 제 1 채널층으로서, 상기 제 1 채널층은 상기 버퍼층보다 작은 격자 상수를 갖는 것, 상기 제 2 영역의 상기 버퍼층 상에 형성된 제 2 채널층으로서, 상기 제 2 채널층은 상기 버퍼층보다 큰 격자 상수를 갖는 것, 및 상기 제 2 채널층과 상기 버퍼층 사이에 배치된 스페이서층으로서, 상기 스페이서층의 격자 상수는 상기 버퍼층의 상부면에서 상기 제 2 채널층의 하부면으로 갈수록 증가하는 것을 포함하되, 상기 제 1 및 제 2 채널층들의 상부면들을 서로 공면을 이루며, 상기 스페이서층의 하부면은 상기 제 1 채널층의 하부면과 실질적으로 동일하거나 아래에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체 기판, 상기 제 1 영역의 상기 반도체 기판 상에 배치되는 제 1 핀 구조체 및 제 1 게이트 전극을 포함하는 제 1 모오스 트랜지스터로서, 상기 제 1 핀 구조체는 차례로 적층된 제 1 버퍼 패턴 및 제 1 채널 패턴을 포함하는 것, 및 상기 제 2 영역의 상기 반도체 기판 상에 배치되는 제 2 핀 구조체 및 제 2 게이트 전극을 포함하는 제 2 모오스 트랜지스터로서, 상기 제 2 핀 구조체는 차례로 적층된 제 2 버퍼 패턴, 제 2 채널 패턴, 및 상기 제 2 버퍼 패턴과 상기 제 2 채널 패턴 사이에 개재된 스페이서 패턴을 포함하되, 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴은 상기 반도체 기판과 다른 격자 상수를 갖는 제 1 반도체 물질로 이루어지고, 상기 제 1 채널 패턴은 상기 제 1 반도체 물질보다 작은 격자 상수를 갖는 제 2 반도체 물질로 이루어지고, 상기 제 2 채널 패턴은 상기 제 1 반도체 물질보다 큰 격자 상수를 갖는 제 3 반도체 물질로 이루어지되, 상기 스페이서 패턴은 상기 제 2 버퍼 패턴에서 상기 제 2 채널 패턴으로 갈수록 증가하는 격자 상수를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제 1 및 제 2 영역들을 포함하는 반도체 기판 상에 버퍼층을 형성하는 것, 상기 버퍼층 상에 제 1 채널층을 형성하는 것, 상기 제 1 채널층을 패터닝하여 상기 제 2 영역에서 상기 버퍼층을 노출시키는 오프닝을 형성하는 것, 상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면을 컨포말하게 덮는 스페이서층을 형성하는 것, 및 상기 스페이서층이 형성된 상기 오프닝 내에 제 2 채널층을 형성하는 것을 포함하되, 상기 버퍼층, 상기 제 1 및 제 2 채널층들, 및 상기 스페이서층은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되되, 상기 제 1 채널층과 상기 제 2 채널층 간의 게르마늄 농도 차이는 상기 버퍼층과 상게 2 채널층 간의 게르마늄 농도 차이보다 크고, 상기 스페이서층은 게르마늄의 농도 구배(gradient)를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제 1 및 제 2 영역들을 포함하는 반도체 기판 상에 버퍼층을 형성하되, 상기 버퍼층은 상기 반도체 기판과 다른 격자 상수를 갖는 반도체 물질로 이루어지는 것, 상기 버퍼층 상에 상기 버퍼층보다 작은 격자 상수를 갖는 반도체 물질로 이루어진 제 1 채널층을 형성하는 것, 상기 제 1 채널층을 패터닝하여 상기 제 2 영역의 상기 버퍼층을 노출시키는 오프닝을 형성하는 것, 상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면을 컨포말하게 덮는 스페이서층을 형성하되, 상기 스페이서층은 상기 제 1 채널층의 측벽에서 멀어질수록 증가하는 격자 상수가 변화하는 반도체 물질로 이루어진 것, 및 상기 스페이서층이 형성된 상기 오프닝 내에 제 2 채널층을 형성하되, 상기 제 2 채널층은 상기 버퍼층보다 큰 격자 상수를 갖는 반도체 물질로 이루어진 반도체 장치의 제조 방법.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 격자 상수 차이를 갖는 제 1 채널층과 제 2 채널층 사이에 격자 상수가 점차 증가하면서 성장되는 스페이서층이 형성될 수 있다. 이에 따라, 제 1 채널층과 제 2 채널층 간의 큰 격자 상수 차이로 인해 제 2 채널층의 측벽 부분에서 발생하는 결정 결함들을 줄일 수 있다. 따라서, 제 2 채널층에 구현되는 모오스 트랜지스터의 누설 전류가 감소될 수 있다.
또한, 본 발명의 실시예들에 따르면 NMOS 및 PMOS 전계 효과 트랜지스터들의 채널층들이 동일한 버퍼층 상에 형성되므로, 반도체 장치의 제조 공정이 보다 용이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 제조 방법을 나타내는 단면도들로서, 각각 도 2a 내지 도 8a의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 8a의 II-II' 선 및 III-III'선을 따라 자른 단면을 나타낸다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 반도체 장치의 단면도들로서, 각각 도 8a의 I-I'선을 따라 자른 단면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 12a, 도 12b, 및 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분에서 게르마늄의 농도 프로파일을 나타내는 그래프들로서, 각각 도 6b의 A-A'선, B-B'선 및 도 C-C'선에서의 게르마늄 농도 프로파일을 나타낸다.
도 13a 내지 도 16a는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일 부분에서 게르마늄의 농도 프로파일을 나타내는 그래프들로서, 각각 도 6b의 A-A'선에서의 게르마늄 농도 프로파일을 나타낸다.
도 13b 내지 도 16b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일 부분에서 게르마늄의 농도 프로파일을 나타내는 그래프들로서, 각각 도 6b의 B-B'선에서의 게르마늄 농도 프로파일을 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다. 도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다. 도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 제조 방법을 나타내는 단면도들로서, 각각 도 2a 내지 도 8a의 I-I' 선을 따라 자른 단면들을 나타낸다. 도 8c는 도 8a의 II-II' 선 및 III-III'선을 따라 자른 단면을 나타낸다.
도 1, 도 2a, 및 도 2b를 참조하면, 제 1 및 제 2 영역들(10, 20)을 포함하는 반도체 기판(100) 상에 버퍼층(110)이 형성될 수 있다(S10).
일 실시예에 따르면, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
실시예들에 따르면, 버퍼층(110)은 반도체 기판(100)과 동일한 격자 구조를 갖되, 반도체 기판(100)보다 격자 상수가 큰 반도체 물질로 형성될 수 있다. 예를 들어, 버퍼층(110)은 Si, Ge, SiGe, 또는 III-V족 화합물들을 포함한다. 여기서, III-V 화합물들은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
반도체 기판(100)이 단결정 실리콘 기판인 경우, 버퍼층(110)은 반도체 기판(100)을 씨드(seed)로 이용하는 에피택시얼 성장 공정(Epitaxial Growth)을 이용하여 형성될 수 있으며, 에피택시얼 성장 공정 동안 실리콘(Si)보다 큰 격자상수를 갖는 게르마늄(Ge)이 도핑될 수 있다. 에피택시얼 성장 공정으로는 기상 에피택시(VPE: Vapor Phase Epitaxy), 액상 에피택시(LPE: Liquid Phase Epitaxy) 방법, 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정이 이용될 수 있다.
일 실시예에서, 버퍼층(110)은 Si1 -xGex(0<x<1)으로 이루어질 수 있다. 일 실시예에서, 버퍼층(110)은 균일한 게르마늄(Ge) 농도를 갖도록 형성될 수 있다. 예를 들어, 버퍼층(110) 내에서 게르마늄의 함량은 약 10 내지 45%일 수 있다.
다른 실시예에서, 버퍼층(110)은 그레이드된(graded) Si1 -xGex(0<x<1)으로 이루어질 수 있으며, 버퍼층(110) 내에서 게르마늄의 농도는 약 0% 내지 45%의 범위 내에서 그레이딩(grading)될 수 있다. 게르마늄의 농도는 버퍼층(110)의 하부 부분에서 상부 부분으로 갈수록 점차 증가될 수 있다. 즉, 버퍼층(110)을 형성하기 위한 에피택시얼 성장 공정 동안 게르마늄의 농도가 점차 증가될 수 있다. 여기서, 게르마늄의 격자 상수가 실리콘의 격자 상수보다 크기 때문에, 버퍼층(110)의 격자 상수는 하부 부분에서 상부 부분으로 갈수록 점차 증가될 수 있다. 그리고, 버퍼층(110)의 게르마늄의 농도가 상부로 갈수록 증가하므로, 반도체 기판(100)과 버퍼층(110) 계면에서 격자들의 전위들(lattice dislocation)이 제 1 채널층(120)으로 전파되는 것을 최소화할 수 있다.
나아가, 일 실시예에 따르면, 버퍼층(110)은 약 20nm 이상 두껍게 형성될 수 있으며, 이에 따라 버퍼층(110) 내에 스트레인은 완화(relaxed)될 수 있다. 즉, 일 실시예에서, 버퍼층(110)은 스트레인이 완화된 실리콘-게르마늄층(relaxed SiGe layer)일 수 있다.
계속해서, 도 1, 도 2a, 및 도 2b를 참조하면, 제 1 및 제 2 영역들(10, 20)의 버퍼층(110) 상에 제 1 채널층(120)이 형성될 수 있다(S20).
제 1 채널층(120)은 버퍼층(110)과 동일한 격자 구조를 갖되, 버퍼층(110)보다 격자 상수가 작은 반도체 물질로 형성될 수 있다. 그리고, 제 1 채널층(120)의 격자 상수는 전체에 걸쳐 균일할 수 있다.
일 실시예에 따르면, 스트레인이 완화된 버퍼층(110) 상에 형성되는 제 1 채널층(120)의 격자들은 버퍼층(110)의 격자들과의 계면 정합에 의해 외부 응력이 없는 상태보다 수평적으로 늘어날 수 있다. 이에 따라, 제 1 채널층(120) 내에 인장성 스트레인이 유도될 수 있다. 예를 들어, 제 1 채널층(120)은 Si, SiGe, 또는 III-V족 화합물들 중에서 버퍼층(110)보다 격자 상수가 작은 물질로 이루어질 수 있다. 여기서, III-V 화합물들은 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소 (gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.
제 1 채널층(120)은 에피택시얼 성장 공정을 이용하여 버퍼층(110)으로부터 성장될 수 있으며, 예를 들어, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다.
일 실시예에서, 제 1 채널층(120)은 게르마늄(Ge)을 포함하는 반도체 물질로 형성될 수 있다. 제 1 채널층(120)은 버퍼층(110)을 씨드로 이용하는 에피택시얼 성장 공정을 이용하여 형성될 수 있으며, 에피택시얼 성장 공정 동안 게르마늄이 도핑될 수 있다. 그리고, 제 1 채널층(120)은 균일한 게르마늄 농도를 갖도록 형성될 수 있다. 제 1 채널층(120) 내에서 게르마늄의 농도는 버퍼층(110)의 상부 부분에서 게르마늄의 농도보다 작을 수 있다. 이에 따라, 제 1 채널층(120)의 격자 상수는 버퍼층(110)의 격자 상수보다 작을 수 있다. 예를 들어, 제 1 채널층(120)은 Si1 - yGey (0≤y<x)으로 이루어질 수 있으며, 제 1 채널층(120) 내에서 게르마늄의 함량은 약 0% 내지 45%일 수 있다. 그리고, 제 1 채널층(120)과 버퍼층(110)의 계면에서 게르마늄의 농도 차이는 약 0% 내지 45%일 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 제 1 채널층(120)을 패터닝하여 제 2 영역(20)에서 버퍼층(110)을 노출시키는 오프닝(120a)이 형성될 수 있다(S30).
상세하게, 제 1 영역(10)을 덮는 마스크 패턴(200)이 제 1 채널층(120) 상에 형성될 수 있으며, 마스크 패턴(200)은 제 2 영역(20)에서 제 1 채널층(120)을 노출시킬 수 있다. 이어서, 마스크 패턴(200)을 식각 마스크로 이용하여 버퍼층(110)의 상부면이 노출되도록 제 1 채널층(120)을 이방성 식각함으로써, 제 1 채널층(120)의 제 2 영역(20)에 오프닝(120a)이 형성될 수 있다. 오프닝(120a)은 제 2 영역(20)의 버퍼층(110) 상부면과 제 1 채널층(120)의 측벽을 노출시킬 수 있다. 오프닝(120a)을 형성하기 위한 이방성 식각 공정시 오프닝(120a)에 노출된 버퍼층(110) 상부면 일부가 리세스될 수 있다. 이러한 경우, 제 2 영역(20)에서 버퍼층(110)의 상부면이 제 1 영역(10)에서 버퍼층(110)의 상부면보다 아래에 위치할 수 있다. 즉, 오프닝(120a)의 깊이는 제 1 채널층(120)의 두께와 실질적으로 동일하거나 클 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 오프닝(120a)에 노출된 버퍼층(110)의 상부면 및 제 1 채널층(120)의 측벽을 덮는 스페이서층(130)이 형성될 수 있다(S40).
스페이서층(130)은 버퍼층(110)과 동일한 격자 구조를 갖되, 버퍼층(110)의 상부 부분과 동일한 격자 상수를 갖거나, 버퍼층(110)보다 격자 상수가 큰 반도체 물질로 형성될 수 있다. 그리고, 스페이서층(130)과 제 1 채널층(120) 간의 격자 상수 차이는 버퍼층(110)과 제 1 채널층(120) 간의 격자 상수 차이보다 작을 수 있다. 예를 들어, 스페이서층(130)은 Si, Ge, SiGe, 또는 III-V족 화합물들을 포함한다.
일 실시예에 따르면, 스페이서층(130)은 게르마늄(Ge)을 포함하는 반도체 물질로 형성될 수 있다. 스페이서층(130)은 버퍼층(110)의 상부면 및 제 1 채널층(120)의 측벽으로부터 에피택시얼 성장될 수 있으며, 에피택시얼 성장 공정 동안 게르마늄이 도핑될 수 있다. 에피택시얼 성장 공정 동안 도핑되는 게르마늄의 농도는 다양하게 변형될 수 있으며, 이에 대해 도 12a 내지 도 16a, 도 12b 내지 도 16b 및 도 12c를 참조하여, 보다 상세히 설명하기로 한다.
실시예들에 따르면, 스페이서층(130)은 제 1 채널층(120)의 측벽 및 버퍼층(110)의 상면에서 실질적으로 균일한 두께를 가질 수 있다. 스페이서층(130)은 제 1 채널층(120)보다 얇게 형성될 수 있다. 그리고, 제 2 영역(20)의 버퍼층(110) 상에 형성된 스페이서층(130)의 하부면은 제 1 채널층(120)의 하부면과 실질적으로 동일한 위치에 배치되거나, 제 1 채널층(120)의 하부면보다 아래에 위치할 수 있다.
실시예들에 따르면, 스페이서층(130) 내에서 게르마늄의 농도는 버퍼층(110)의 상부 부분에서 게르마늄의 농도와 실질적으로 동일하거나 클 수 있으며, 스페이서층(130) 상에 형성되는 제 2 채널층(도 5a 및 도 5b의 140 참조)의 게르마늄 농도보다 작을 수 있다. 예를 들어, 스페이서층(130)은 Si1 -zGez(y≤z<w)으로 이루어질 수 있으며, 스페이서층(130) 내의 게르마늄의 농도는 약 10% 내지 90%일 수 있다.
일 실시예에서, 스페이서층(130)은 균일한 게르마늄 농도를 갖도록 형성될 수 있으며, 예를 들어, 스페이서층(130)에서 게르마늄의 농도는 버퍼층(110)의 상부 부분에서 게르마늄의 농도와 실질적으로 동일할 수 있다. 그리고, 스페이서층(130)과 제 1 채널층(120) 간의 게르마늄 농도 차이는 버퍼층(110)과 제 1 채널층(120) 간의 농도차이와 실질적으로 동일하거나 클 수 있다.
다른 실시예에서, 스페이서층(130) 내의 게르마늄 농도는 두께가 증가할수록 점차 증가될 수 있다. 스페이서층(130) 내에서 게르마늄의 농도는 약 30% 내지 60%의 범위 내에서 그레이딩(grading)될 수 있다. 즉, 스페이서층(130)은 게르마늄의 농도 구배(gradient)를 가질 수 있다. 여기서, 게르마늄의 격자 상수가 실리콘의 격자 상수보다 크기 때문에, 스페이서층(130)의 격자 상수는 제 1 채널층(120)의 측벽에서 멀어질수록 점차 증가될 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 스페이서층(130)이 형성된 오프닝(120a) 내에 제 2 채널층(140)이 형성될 수 있다(S50).
실시예들에 따르면, 제 2 채널층(140)은 버퍼층(110)과 동일한 격자 구조를 갖되, 버퍼층(110)보다 격자 상수가 큰 반도체 물질로 형성될 수 있다. 예를 들어, 제 2 채널층(140)은 Si, Ge, SiGe, 또는 III-V족 화합물들 중에서 버퍼층(110)보다 큰 격자 상수를 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 제 2 채널층(140) 및 스페이서층(130)은 버퍼층(110)과 격자 상수 차이로 인해 제 2 채널층(140)의 격자는 외부 응력이 없는 상태보다 수평적으로 줄어들게 된다. 즉, 제 2 채널층(140)은 압축 스트레인(compressive strain)을 가질 수 있다. 예를 들어, 제 2 채널층(140)은 SiGe, Ge, 또는 III-V족 화합물들 중에서 버퍼층(110)보다 격자 상수가 큰 물질로 이루어질 수 있다.
제 2 채널층(140)은 스페이서층(130)을 씨드로 이용하는 에피택시얼 성장 공정을 이용하여 형성될 수 있으며, 스페이서층(130)이 형성된 오프닝(120a)을 완전히 채울 수 있다. 에피택시얼 성장 공정시 제 2 채널층(140)은 제 1 채널층(120)의 상부면보다 위로 돌출될 수 있다.
실시예들에 따르면, 제 1 채널층(120)과 제 2 채널층(140)의 경계 부분에 스페이서층(130)이 형성되므로, 제 1 채널층(120)과 제 2 채널층(140)의 격자 상수 차이로 인해 제 1 채널층(120)과 제 2 채널층(140)의 계면에서 스레딩 전위들(threading dislocations), 적층 결함들(stacking faults), 이중 경계들(twin boundaries), 또는 역상 경계들(anti-phase boundaries)과 같은 결정 결함들이 발생하는 것을 줄일 수 있다. 따라서, 제 2 채널층(140) 내의 결정 결함들이 감소되므로, 제 2 채널층(140) 상에 형성되는 MOS 트랜지스터의 전기적 특성이 보다 향상될 수 있다.
일 실시예에서, 제 2 채널층(140)은 게르마늄을 포함하는 반도체 물질로 형성될 수 있다. 에피택시얼 성장 공정을 이용하여 제 2 채널층(140)을 형성할 때, 게르마늄이 도핑될 수 있으며, 제 2 채널층(140) 내에서 게르마늄 농도는 균일할 수 있다. 제 2 채널층(140) 내에서 게르마늄 농도는 버퍼층(110)의 게르마늄 농도보다 클 수 있다. 예를 들어, 제 2 채널층(140)은 Si1 -wGew(z<w≤1)으로 이루어질 수 있으며, 제 2 채널층(140)의 게르마늄 농도는 약 60% 내지 100%일 수 있다. 그리고, 제 2 채널층(140)에서의 게르마늄 농도는 버퍼층(110)의 게르마늄 농도와 약 30% 이상 차이를 가질 수 있다.
제 2 채널층(140)을 형성한 후, 제 1 채널층(120)을 덮는 마스크 패턴은 제거될 수 있다. 이어서, 돌출된 제 2 채널층(140)의 상부면을 평탄화하는 공정이 수행될 수 있다. 제 2 채널층(140)에 대한 평탄화 공정으로는 전면 이방성 식각 공정 및/또는 CMP 공정이 이용될 수 있다. 이에 따라, 제 2 채널층(140)의 상부면은 제 1 채널층(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 6a, 도 6b, 및 도 8c를 참조하면, 제 1 및 제 2 채널층들(120, 140) 및 버퍼층(110)을 패터닝하여 제 1 및 제 2 핀 구조체들(FS1, FS2)이 형성될 수 있다(S60).
제 1 및 제 2 핀 구조체들(FS1, FS2)을 형성하는 것은, 제 1 및 제 2 채널층들(120, 140) 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 제 1 영역(10)의 제 1 채널층(120) 및 버퍼층(110)과 제 2 영역(20)의 제 2 채널층(140), 스페이서층(130), 및 버퍼층(110)을 차례로 이방성 식각하는 것을 포함한다. 이에 따라, 제 1 및 제 2 핀 구조체들(FS1, FS2)을 정의하는 트렌치들이 형성될 수 있으며, 트렌치들은 일 방향으로 연장된 라인 형태를 가질 수 있다.
제 1 핀 구조체들(FS1)은 제 1 영역(10)의 반도체 기판(100) 상에 형성될 수 있으며, 제 2 핀 구조체들(FS2)은 제 2 영역(20)의 반도체 기판(100) 상에 형성될 수 있다. 제 1 핀 구조체들(FS1) 각각은 버퍼 패턴(111) 및 제 1 채널 패턴(121)을 포함하며, 제 2 핀 구조체들(FS2) 각각은 버퍼 패턴(111), 스페이서 패턴(131), 및 제 2 채널 패턴(141)을 포함할 수 있다. 제 1 핀 구조체들(FS1)은 제 1 영역(10)에서 균일한 간격으로 배열될 수 있으며, 제 2 핀 구조체들(FS2)은 제 2 영역(20)에서 균일한 간격으로 배열될 수 있다.
일 실시예에서, 제 1 및 제 2 핀 구조체들(FS1, FS2)을 정의하는 트렌치들을 형성할 때, 버퍼층(110)의 하부 부분은 잔류할 수 있으며, 이와 달리, 제 1 및 제 2 핀 구조체들(FS1, FS2) 사이에서 반도체 기판(100)이 노출될 수도 있다.
제 1 및 제 2 핀 구조체들(FS1, FS2)을 형성한 후, 제 1 및 제 2 핀 구조체들(FS1, FS2) 사이를 채우는 매립 절연막(101)이 형성될 수 있다. 매립 절연막(101)은 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 증착 기술을 이용하여 매립 절연막(101)을 증착한 후, 제 1 및 제 2 채널 패턴들(121, 141)의 상부면들이 노출되도록 매립 절연막(101)에 대한 평탄화 공정이 수행될 수 있다. 평탄화 공정으로는 에치백(etch back) 방법 및/또는 CMP(chemical mechanical polishing) 방법이 이용될 수 있다.
일 실시예에서 매립 절연막(101)은 절연막과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 매립 절연막(101)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다.
계속해서, 도 1을 참조하면, 제 1 영역(10)에 제 1 모오스 트랜지스터가 형성될 수 있으며, 제 2 영역(20)에 제 2 모오스 트랜지스터가 형성될 수 있다(S70).
상세하게, 도 7a 및 도 7b를 참조하면, 제 1 영역(10)의 제 1 활성 영역(ACT1)과 제 2 영역(20)의 제 2 활성 영역(ACT2)을 정의하는 소자 분리막(103)이 형성될 수 있다. 소자 분리막(103)을 형성하는 것은, 제 1 영역(10)의 제 1 핀 구조체들(FS1)의 일부분들을 덮으며 제 2 영역(20)의 제 2 핀 구조체들(FS2)의 일부분들을 덮는 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여, 제 1 및 제 2 핀 구조체들(FS1, FS2)의 일부분들과 매립 절연막의 일부분을 이방성 식각하여 트렌치를 형성하는 것, 트렌치를 채우는 절연막을 형성한 후, 제 1 및 제 2 핀 구조체들(FS1, FS2)이 노출되도록 절연막을 평탄화하는 것을 포함할 수 있다. 이와 같이, 소자 분리막(103)을 형성함에 따라, 제 1 영역(10)의 제 1 핀 구조체들(FS1)과 제 2 영역(20)의 제 2 핀 구조체들(FS2)이 서로 분리될 수 있다. 나아가, 소자 분리막(103)을 형성하기 위한 트렌치를 형성할 때, 제 1 채널 패턴(121)과 제 2 채널 패턴(141) 사이의 스페이서층(130) 일부가 제거되어, 제 2 채널 패턴(141)의 하부면과 버퍼 패턴(111)의 상부면 사이에 스페이서 패턴(131)이 형성될 수 있다. 나아가, 일 실시예에서, 제 2 채널 패턴(141)의 상부면은 제 1 채널 패턴(121)의 상부면과 실질적으로 공면을 이룰 수 있으며, 제 2 채널 패턴(141)의 하부면은 제 1 채널 패턴(121)의 하부면보다 위에 위치할 수 있다. 즉, 제 2 채널 패턴(141)의 두께(t2)는 제 1 채널 패턴(121)의 두께(t1)보다 작을 수 있다.
계속해서, 일 실시예에 따르면, 소자 분리막(103)을 형성한 후에, 도 8c에 도시된 바와 같이, 매립 절연막(101)의 상부면 및 소자 분리막(103)의 상부면이 리세스될 수 있다. 소자 분리막(103) 및 매립 절연막(101))의 상부면을 리세스하는 것은, 제 1 및 제 2 채널 패턴들(121, 141)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 매립 절연막(101)을 선택적 식각하는 것일 수 있다. 일 실시예에서 소자 분리막(103) 및 매립 절연막(101)의 상부면은 제 1 및 제 2 채널 패턴들(121, 141)의 상부면들과 버퍼 패턴(111)의 상부면 사이에 위치할 수 있다.
제 1 및 제 2 채널 패턴들(121, 141)의 측벽들을 노출시킨 후에, 도 7a, 도 7b, 및 도 8c에 도시된 바와 같이, 제 1 영역(10)에서 제 1 핀 구조체들(FS1)을 가로지르는 제 1 게이트 패턴(161)과 제 2 영역(20)에서 제 2 핀 구조체들(FS2)을 가로지르는 제 2 게이트 패턴(163)이 형성될 수 있다. 제 1 핀 구조체들(FS1)과 제 1 게이트 패턴(161) 사이에 제 1 게이트 절연막(151)이 형성될 수 있으며, 제 2 핀 구조체들(FS2)과 제 2 게이트 패턴(163) 사이에 제 2 게이트 절연막(153)이 형성될 수 있다.
실시예들에 따르면, 제 1 및 제 2 게이트 절연막들(151, 153)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 이러한 제 1 및 제 2 게이트 절연막들(151, 153)은 원자층 증착 기술을 사용하여 형성될 수 있으며, 제 1 게이트 절연막(151)은 제 1 채널 패턴들(121)의 측벽들 및 상부면들을 컨포말하게 덮을 수 있으며, 제 2 게이트 절연막(153)은 제 2 채널 패턴들(141)의 측벽들 및 상부면들을 컨포말하게 덮을 수 있다. 다. 이와 달리, 제 1 및 제 2 게이트 절연막들(151, 153)은 제 1 및 제 2 채널 패턴들(121, 141)의 표면들을 열산화하여 형성될 수도 있다.
이어서, 제 1 및 제 2 게이트 패턴들(161, 163)의 양측벽들에 게이트 스페이서들(SP)이 형성될 수 있다. 게이트 스페이서들(SP)을 형성하는 것은, 제 1 및 제 2 게이트 패턴들(161, 163)을 컨포말하게 덮는 게이트 스페이서막을 형성하는 것, 게이트 스페이서막을 전면 이방성 식각하는 것을 포함한다.
도 8a, 도 8b, 및 도 8c를 참조하면, 제 1 및 제 2 게이트 패턴들(161, 163)을 형성한 후, 제 1 게이트 패턴(161) 양측의 제 1 소오스 및 드레인 패턴들(171)과, 제 2 게이트 패턴(163) 양측의 제 2 소오스 및 드레인 패턴들(173)이 형성될 수 있다.
일 실시예에 따르면, 제 1 소오스 및 드레인 패턴들(171)을 형성하는 것은, 제 1 게이트 패턴(161) 양측의 제 1 채널 패턴들(121)을 제거하는 것, 및 에피택셜층을 형성하는 것을 포함할 수 있다. 여기서, 제 1 소오스 및 드레인 패턴들(171)은 제 1 채널 패턴들(121)에 인장 스트레인(tensile strain)을 제공할 수 있는 물질로 형성될 수 있다. 즉, 제 1 소오스 및 드레인 패턴들(171)은 제 1 채널 패턴들(121)보다 격자 상수가 작은 물질로 형성될 수 있다. 예를 들어, 제 1 소오스 및 드레인 패턴들(171)은 실리콘 카바이드(SiC)로 형성될 수 있으며, 제 1 소오스 및 드레인 패턴들(171) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 금속 실리사이드막(미도시)이 형성될 수도 있다.
제 2 소오스 및 드레인 패턴들(173)을 형성하는 것은, 제 2 게이트 패턴(163) 양측의 제 2 채널 패턴들(141)을 제거하는 것, 및 에피택셜층을 형성하는 것을 포함할 수 있다. 여기서, 제 2 소오스 및 드레인 패턴들(173)은 제 2 채널 패턴들(141)에 압축 스트레인(compressive strain)을 제공할 수 있는 물질로 형성될 수 있다. 즉, 제 2 소오스 및 드레인 패턴들(173)은 제 2 채널 패턴들(141)보다 격자 상수 큰 물질로 형성될 수 있다. 예를 들어, 제 2 소오스 및 드레인 패턴들(173)은 실리콘 게르마늄(SiGe)로 형성될 수 있으며, 제 2 소오스 및 드레인 패턴들(173) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 금속 실리사이드막(미도시)이 형성될 수도 있다.
다른 실시예에 따르면, 제 1 및 제 2 소오스 및 드레인 패턴들(171, 173)을 형성하는 것은, 제 1 및 제 2 게이트 패턴들(161, 163)을 이온 주입 마스크로 이용하여 제 1 및 제 2 채널 패턴들(121, 141)에 n형 또는 p형의 불순물을 이온 주입하는 것을 포함할 수 있다.
나아가, 일 실시예에 따르면, 제 1 및 제 2 소오스 및 드레인 패턴들(171, 173)을 형성한 후에, 제 1 및 제 2 게이트 패턴들(161, 163)이 제 1 및 제 2 금속 게이트 전극들로 대체될 수 있다. 즉, 제 1 게이트 패턴(161)이 제거되어 게이트 스페이서들(SP) 사이에 제 1 게이트 영역이 정의될 수 있으며, 제 2 게이트 패턴(163)이 제거되어 게이트 스페이서들(SP) 사이에 제 2 게이트 영역이 정의될 수 있다. 이후, 제 1 및 제 2 게이트 영역들 내에 배리어 금속막(미도시) 및 금속막(미도시)을 차례로 형성되어, 제 1 및 제 2 금속 게이트 전극들이 형성될 수 있다. 배리어 금속막은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있으며, 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 배리어 금속막보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 반도체 장치의 단면도들로서, 각각 도 8a의 I-I'선을 따라 자른 단면이다. 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 설명의 간략함을 위해, 도 2a 내지 도 8a 및 도 2b 내지 도 8b를 참조하여 앞서 설명된 제조 방법에서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 9 및 도 10에 도시된 실시예에 따르면, 도 3b에서 설명한 오프닝(120a)을 형성할 때 제 2 영역(20)의 버퍼층(110)의 상부면이 제 1 영역(10)의 버퍼층(110) 상부면보다 아래로 리세스될 수 있다. 즉, 도 3b에서 오프닝(120a)의 깊이가 제 1 채널층(120)의 두께보다 클 수 있다. 이러한 경우, 오프닝(120a) 내에 형성되는 제 2 채널층(140)의 두께(t2)가 제 1 채널층(120)의 두께(t1)보다 크거나, 실질적으로 동일할 수 있다. 여기서, 제 1 및 제 2 채널층들(120, 140)의 상부면들은 실질적으로 공면을 이룰 수 있다.
도 11에 도시된 실시예에 따르면, 도 5a 및 도 5b를 참조하여 설명된 제 1 및 제 2 핀 구조체들(FS1, FS2)을 형성하는 공정은 생략될 수도 있다. 제 1 및 제 2 핀 구조체들(FS1, FS2)을 형성하는 공정이 생략되는 경우, 도 5a 및 도 5b를 참조하여 설명한 것처럼, 제 2 채널층(140)에 대한 평탄화 공정을 수행한 후에, 도 11에 도시된 바와 같이, 제 1 및 제 2 영역들(10, 20)에 제 1 활성 영역(ACT1) 및 제 2 활성 영역(ACT2)을 각각 정의하는 소자 분리막(103)이 형성될 수 있다. 이 실시예에서, 소자 분리막(103)을 형성하는 것은, 제 1 및 제 2 채널층들(120, 140) 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 제 1 및 제 2 채널층들(120, 140) 및 버퍼층(110)을 이방성 식각하여 소자 분리 트렌치를 형성하는 것, 소자 분리 트렌치 내에 절연막을 채우는 것을 포함할 수 있다. 이와 같이, 소자 분리막(103)을 형성함에 따라 제 1 영역(10)에 제 1 채널 패턴(121)이 형성될 수 있으며, 제 2 영역(20)에 제 2 채널 패턴(141)이 형성될 수 있다. 이후, 도 7b를 참조하여 설명한 것처럼, 제 1 및 제 2 채널 패턴들(121, 141) 상에 제 1 및 제 2 게이트 패턴들(161, 163)이 각각 형성될 수 있다. 이어서, 도 8b를 참조하여 설명한 것처럼, 제 1 게이트 패턴(161) 양측의 제 1 활성 영역(ACT1)에 제 1 소오스 및 드레인 패턴들(171)이 형성될 수 있으며, 제 2 게이트 패턴(163) 양측의 제 2 활성 영역(ACT2)에 제 2 소오스 및 드레인 패턴들(173)이 형성될 수 있다.
제 1 및 제 2 소오스 및 드레인 패턴들(171, 173)은 선택적 에피택시얼 성장 공정을 이용하여 형성된 에피택시얼층일 수 있다. 제 1 소오스 및 드레인 패턴들(171)과 제 2 소오스 및 드레인 패턴들(173)은 서로 다른 격자 상수를 가질 수 있다. 예를 들어 제 1 소오스 및 드레인 패턴들(171)은 제 1 채널 패턴(121)에 인장성 스트레인(tensile strain)을 제공하는 반도체 물질로 이루어질 수 있으며, 제 2 소오스 및 드레인 패턴들(173)은 제 2 채널 패턴(141)에 압축성 스트레인(compressive strain)을 제공하는 반도체 물질로 이루어질 수 있다. 다른 실시예에서, 제 1 및 제 2 소오스 및 드레인 패턴들(171, 173)은 제 1 및 제 2 게이트 패턴들(161, 163) 양측의 제 1 및 제 2 활성 영역들(ACT1, ACT2) 내에 n형 또는 p형 불순물을 이온 주입하여 형성될 수도 있다.
도 12a, 도 12b, 및 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분에서 게르마늄의 농도 프로파일을 나타내는 그래프들로서, 각각 도 6b의 A-A'선, B-B'선 및 도 C-C'선에서의 게르마늄 농도 프로파일을 나타낸다.
실시예들에 따르면, 버퍼층(110), 제 1 채널층(120), 제 2 채널층(140), 및 스페이서층(130)은 게르마늄(Ge)을 포함하는 반도체 물질로 형성될 수 있다.
도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, 제 1 채널층(120)은 제 1 게르마늄 농도(C1)를 가질 수 있으며, 제 1 채널층(120)과 인접한 버퍼층(110)의 상부 부분은 제 2 게르마늄 농도(C2)를 가질 수 있다. 그리고, 제 2 채널층(140)은 제 2 게르마늄 농도(C2)보다 큰 제 3 게르마늄 농도(C3)를 가질 수 있다. 스페이서층(130)은 제 1 채널층(120)과 제 2 채널층(140) 사이와 버퍼층(110)과 제 2 채널층(140) 사이에 배치되며, 게르마늄 농도 구배(gradient)를 가질 수 있다. 일 실시예에서, 스페이서층(130)의 게르마늄 농도는 제 1 채널층(120)에서 멀어질수록 제 2 게르마늄 농도(C2)에서 제 3 게르마늄 농도(C3)로 연속적으로 증가할 수 있다. 즉, 스페이서층(130)은 게르마늄의 도핑 농도를 연속적으로 증가시키면서 선택적 에피택시얼 성장 공정이 수행함으로써 형성될 수 있다.
일 실시예에 따르면, 제 1 채널층(120)과 제 2 채널층(140) 간의 게르마늄 농도 차이(C3-C2)는 버퍼층(110)과 제 2 채널층(120) 간의 게르마늄 농도 차이(C2-C1)보다 클 수 있다. 이러한 제 1 채널층(120)과 제 2 채널층(140) 사이에서 점차 증가하는 게르마늄 농도를 갖는 스페이서층(130)이 형성되므로, 제 1 채널층(120)과 스페이서층(130)의 경계 및 제 2 채널층(140)과 스페이서층(130)의 경계에서 게르마늄 농도 차이가 감소될 수 있다. 따라서, 제 1 채널층(120)과 제 2 채널층(140) 사이에서의 결정 결함들이 줄어들어, 제 2 채널층(140) 상에 구현되는 제 2 모오스 트랜지스터의 누설 전류가 감소될 수 있다.
도 13a 내지 도 16a 및 도 13b 내지 도 16b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 일 부분들에서 게르마늄의 농도 프로파일을 나타내는 그래프들로서, 도 13a 내지 도 16a는 도 6b의 A-A'선에서의 게르마늄 농도 프로파일을 각각 나타내며, 도 13b 내지 도 16b는 도 6b의 B-B'선에서의 게르마늄 농도 프로파일을 각각 나타낸다.
실시예들에 따르면, 버퍼층(110), 제 1 채널층(120), 제 2 채널층(140), 및 스페이서층(130)은 게르마늄(Ge)을 포함하는 반도체 물질로 형성될 수 있다. 여기서, 제 1 채널층(120)은 제 1 게르마늄 농도(C1)를 가질 수 있으며, 제 1 채널층(120)과 인접한 버퍼층(110)의 상부 부분은 제 2 게르마늄 농도(C2)를 가질 수 있다. 그리고, 제 2 채널층(140)은 제 2 게르마늄 농도(C2)보다 큰 제 3 게르마늄 농도(C3)를 가질 수 있다.
도 13a 및 도 13b에 도시된 실시예에 따르면, 스페이서층(130)은 버퍼층(110) 및 제 1 채널층(120)과 접하는 제 1 부분(P1)과, 제 2 채널층(140)의 하부면 및 측벽 접하는 제 2 부분(P2)을 포함할 수 있다. 여기서, 제 1 부분(P1)은 균일한 제 2 게르마늄 농도(C2)를 가질 수 있으며, 제 2 부분(P2)은 게르마늄의 농도 구배를 가질 수 있다.
도 14a 및 도 14b에 도시된 실시예에 따르면, 스페이서층(130)은 버퍼층(110) 및 제 1 채널층(120)과 접하는 제 1 부분(P1)과, 제 2 채널층(140)의 하부면 및 측벽 접하는 제 2 부분(P2)을 포함할 수 있다. 여기서, 제 1 부분(P1)은 균일한 제 2 게르마늄 농도(C2)를 가질 수 있으며, 제 2 부분(P2)은 균일한 제 3 게르마늄 농도(C3)를 가질 수 있다.
도 15a 및 도 15b에 도시된 실시예에 따르면, 스페이서층(130)은 버퍼층(110)과 접하는 제 1 부분(P1) 제 2 채널층(140)과 접하는 제 2 부분(P2)을 포함할 수 있다. 수 있다. 여기서, 제 1 부분(P1)은 균일한 제 2 게르마늄 농도(C2) 를 가질 수 있으며, 제 2 부분(P2)은 제 3 게르마늄 농도(C3)보다 작은 제 4 게르마늄 농도(C4)를 가질 수 있다.
이 실시예에 따르면, 스페이서층(130)을 형성하기 위한 선택적 에피택시얼 성장 공정시, 제 2 게르마늄 농도(C2)의 도핑 시간과 제 4 게르마늄 농도(C4)의 도핑 시간이 서로 다를 수 있다. 예를 들어, 제 2 게르마늄 농도(C2)의 도핑 시간보다 제 4 게르마늄 농도(C4)의 도핑 시간이 길 수 있으며, 이에 따라, 스페이서층(130)의 제 1 부분(P1)보다 제 2 부분(P2)이 두꺼울 수 있다.
도 16a 및 도 16b를 참조하면, 스페이서층(130)을 형성하기 위한 선택적 에피택시얼 성장 공정시, 스페이서층(130)에서 게르마늄 농도는 제 2 게르마늄 농도(C2)에서 제 3 게르마늄 농도(C3)로 단계적으로 증가할 수 있다. 즉, 스페이서층(130)의 게르마늄 농도는 불연속적으로 증가될 수 있다. 일 실시예에서, 스페이서층(130)은 버퍼층(110) 및 제 1 채널층(120)과 접하는 제 1 부분(P1), 제 2 채널층(140)과 접하는 제 2 부분(P2), 및 제 1 부분(P1)과 제 2 부분(P2) 사이의 제 3 부분(P3)을 포함할 수 있다. 여기서, 제 1 부분(P1)은 제 2 게르마늄 농도(C2)를 가질 수 있으며, 제 2 부분(P2)은 제 3 게르마늄 농도(C3)보다 작은 제 4 게르마늄 농도(C4)를 가질 수 있다. 그리고, 제 3 부분(P3)은 제 2 게르마늄 농도(C2)보다 크고 제 4 게르마늄 농도(C4)보다 작은 제 5 게르마늄 농도(C5)를 가질 수 있다. 나아가, 제 1 내지 제 3 부분들(P1, P2, P3) 각각에서 게르마늄 농도들은 농도 구배 없이 균일할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 17을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. PMOS 및 NMOS 트랜지스터들은 구동전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터들(P1, N1)의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터들(P1, N1)의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다. 또한, PMOS 트랜지스터(P1)의 소오스에는 구동전압(VDD)이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압(VSS)이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호(IN)로 로직 레벨 '1'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호(IN)로 로직 레벨 '0'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '1'이 출력된다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 18을 참조하면, SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동(풀-업) 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인들(BL, /BL)이 연결된다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템들을 간략히 나타내는 블록도이다.
본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 및 제 2 영역들의 반도체 기판 상에 형성된 버퍼층;
    상기 제 1 영역의 상기 버퍼층 상에 형성된 제 1 채널층;
    상기 제 2 영역의 상기 버퍼층 상에 형성된 제 2 채널층; 및
    상기 제 2 채널층과 상기 버퍼층 사이에 배치된 스페이서층을 포함하되,
    상기 버퍼층, 상기 제 2 채널층, 및 상기 스페이서층은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되되,
    상기 제 1 채널층과 상기 제 2 채널층 간의 게르마늄 농도 차이는 상기 버퍼층과 상게 2 채널층 간의 게르마늄 농도 차이보다 크고, 상기 스페이서층은 게르마늄의 농도 구배(gradient)를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 버퍼층은 제 1 게르마늄 농도를 갖고, 상기 제 2 채널층은 상기 제 1 게르마늄 농도보다 큰 제 2 게르마늄 농도를 가지며, 상기 스페이서층 내의 게르마늄 농도는 하부면에서 상부면으로 갈수록 상기 제 1 게르마늄 농도에서 상기 제 2 게르마늄 농도로 증가하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 채널층의 상부면은 상기 제 1 채널층의 상부면과 공면을 이루되, 상기 제 2 채널층의 두께는 상기 제 1 채널층의 두께보다 작은 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 채널층의 상부면은 상기 제 1 채널층의 상부면과 공면을 이루며, 상기 제 2 채널층의 두께는 상기 제 1 채널층의 두께와 동일하거나 큰 반도체 장치.
  5. 제 1 항에 있어서,
    상기 스페이서층은 상기 버퍼층과 접하며 상기 제 1 게르마늄 농도를 갖는 제 1 부분 및 상기 제 2 채널층과 접하며 게르마늄 농도 구배를 갖는 제 2 부분을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 스페이서층은 상기 버퍼층과 접하는 제 1 부분 상기 제 2 채널층과 접하는 제 2 부분, 및 상기 제 1 부분과 상기 제 2 부분 사이의 제 3 부분을 포함하되,
    상기 제 1 내지 제 3 부분들 각각에서 균일한 게르마늄 농도를 갖되,
    상기 제 3 부분에서 게르마늄 농도는 상기 제 1 부분의 게르마늄 농도보다 크고, 상기 제 2 부분의 게르마늄 농도보다 작은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 버퍼층은 Si1 -xGex(0<x<1)으로 형성되고, 상기 제 1 채널층은 Si1 - yGey(0≤y≤x)으로 형성되고, 상기 제 2 채널층은 Si1 - zGez (x<z≤1)으로 형성되고, 상기 스페이서층은 Si1 - wGew (x≤w<z)으로 형성되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 채널층 상에 형성된 제 1 게이트 전극;
    상기 제 1 게이트 전극 양측에 배치되는 제 1 소오스/드레인 패턴들;
    상기 제 2 채널층 상에 형성된 제 2 게이트 전극; 및
    상기 제 2 게이트 전극 양측에 배치되는 제 2 소오스/드레인 패턴들을 더 포함하되,
    상기 제 1 소오스/드레인 패턴들은 상기 제 2 소오스/드레인 패턴들과 다른 격자 상수를 갖는 반도체 물질로 형성되는 반도체 장치.
  9. 제 1 영역 및 제 2 영역을 포함하는 반도체 기판;
    상기 제 1 영역의 상기 반도체 기판 상에 배치되는 제 1 핀 구조체 및 제 1 게이트 전극을 포함하는 제 1 모오스 트랜지스터로서, 상기 제 1 핀 구조체는 차례로 적층된 제 1 버퍼 패턴 및 제 1 채널 패턴을 포함하는 것; 및
    상기 제 2 영역의 상기 반도체 기판 상에 배치되는 제 2 핀 구조체 및 제 2 게이트 전극을 포함하는 제 2 모오스 트랜지스터로서, 상기 제 2 핀 구조체는 차례로 적층된 제 2 버퍼 패턴, 제 2 채널 패턴, 및 상기 제 2 버퍼 패턴과 상기 제 2 채널 패턴 사이에 개재된 스페이서 패턴을 포함하되,
    상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴은 상기 반도체 기판과 다른 격자 상수를 갖는 제 1 반도체 물질로 이루어지고,
    상기 제 1 채널 패턴은 상기 제 1 반도체 물질보다 작은 격자 상수를 갖는 제 2 반도체 물질로 이루어지고,
    상기 제 2 채널 패턴은 상기 제 1 반도체 물질보다 큰 격자 상수를 갖는 제 3 반도체 물질로 이루어지되,
    상기 스페이서 패턴은 상기 제 2 버퍼 패턴에서 상기 제 2 채널 패턴으로 갈수록 증가하는 격자 상수를 갖는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 버퍼 패턴들, 상기 제 1 및 제 2 채널 패턴들, 및 상기 스페이서 패턴은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되되,
    상기 제 1 채널 패턴과 상기 제 2 채널 패턴 간의 게르마늄 농도 차이는 상기 제 2 버퍼 패턴과 상게 2 채널 패턴 간의 게르마늄 농도 차이보다 크고, 상기 스페이서 패턴은 게르마늄의 농도 구배(gradient)를 갖는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 버퍼 패턴들은 Si1 -xGex(0<x<1)으로 형성되고, 상기 제 1 채널 패턴은 Si1 - yGey(0≤y≤x)으로 형성되고, 상기 제 2 채널 패턴은 Si1 - zGez (x<z≤1)으로 형성되고, 상기 스페이서 패턴은 Si1 - wGew (x≤w<z)으로 형성되는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 채널 패턴의 상부면은 상기 제 2 채널 패턴과 공면을 이루며,
    상기 스페이서 패턴의 하부면은 상기 제 1 채널 패턴의 하부면보다 아래에 위치하거나 동일한 위치에 배치되는 반도체 장치.
  13. 제 1 및 제 2 영역들을 포함하는 반도체 기판 상에 버퍼층을 형성하는 것;
    상기 버퍼층 상에 제 1 채널층을 형성하는 것;
    상기 제 1 채널층을 패터닝하여 상기 제 2 영역에서 상기 버퍼층을 노출시키는 오프닝을 형성하는 것;
    상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면을 컨포말하게 덮는 스페이서층을 형성하는 것; 및
    상기 스페이서층이 형성된 상기 오프닝 내에 제 2 채널층을 형성하는 것을 포함하되,
    상기 버퍼층, 상기 제 1 및 제 2 채널층들, 및 상기 스페이서층은 게르마늄(Ge)을 포함하는 반도체 물질들로 형성되되,
    상기 제 1 채널층과 상기 제 2 채널층 간의 게르마늄 농도 차이는 상기 버퍼층과 상게 2 채널층 간의 게르마늄 농도 차이보다 크고, 상기 스페이서층은 게르마늄의 농도 구배(gradient)를 갖는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 스페이서층의 게르마늄 농도는 상기 제 1 채널층의 측벽에서 멀어질수록 증가하는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 1 채널층의 게르마늄 농도는 상기 버퍼층의 게르마늄 농도보다 작고,
    상기 제 2 채널층의 게르마늄 농도는 상기 버퍼층의 게르마늄 농도보다 큰 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 스페이서층의 게르마늄 농도는 상기 버퍼층의 게르마늄 농도와 상기 제 2 채널층 상의 게르마늄 농도 사이에서 변화되는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 스페이서층은 상기 버퍼층의 게르마늄 농도와 동일한 게르마늄 농도를 갖는 제 1 부분 및 상기 게르마늄 농도 구배를 갖는 제 2 부분을 포함하는 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    상기 스페이서층은 에피택시얼 성장 공정을 수행하여 상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면으로부터 에피택시얼 성장되되,
    상기 에피택시얼 성장 공정 동안 게르마늄 농도가 연속적으로 증가되는 반도체 장치의 제조 방법.
  19. 제 13 항에 있어서,
    상기 스페이서층은 에피택시얼 성장 공정을 수행하여 상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면으로부터 에피택시얼 성장되되,
    상기 에피택시얼 성장 공정 동안 게르마늄의 농도는 제 1 농도, 상기 제 1 농도보다 큰 제 2 농도로 순차적으로 증가되는 반도체 장치의 제조 방법.
  20. 제 1 및 제 2 영역들을 포함하는 반도체 기판 상에 버퍼층을 형성하되, 상기 버퍼층은 상기 반도체 기판과 다른 격자 상수를 갖는 반도체 물질로 이루어지는 것;
    상기 버퍼층 상에 상기 버퍼층보다 작은 격자 상수를 갖는 반도체 물질로 이루어진 제 1 채널층을 형성하는 것;
    상기 제 1 채널층을 패터닝하여 상기 제 2 영역의 상기 버퍼층을 노출시키는 오프닝을 형성하는 것;
    상기 오프닝에 노출된 상기 제 1 채널 패턴의 측벽 및 상기 버퍼층의 표면을 컨포말하게 덮는 스페이서층을 형성하되, 상기 스페이서층은 상기 제 1 채널층의 측벽에서 멀어질수록 증가하는 격자 상수가 변화하는 반도체 물질로 이루어진 것; 및
    상기 스페이서층이 형성된 상기 오프닝 내에 제 2 채널층을 형성하되, 상기 제 2 채널층은 상기 버퍼층보다 큰 격자 상수를 갖는 반도체 물질로 이루어진 반도체 장치의 제조 방법.
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