CN103715088A - 晶体管及晶体管的形成方法 - Google Patents
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Abstract
一种晶体管及晶体管的形成方法，其中，晶体管的形成方法包括：提供半导体衬底；在半导体衬底上形成栅极结构，栅极结构包括在半导体衬底上形成的栅介质层、位于栅介质层上的栅电极，其中，在栅极结构周围的半导体衬底上形成有第一侧墙；在栅极结构两侧的半导体衬底内形成∑形凹槽；在∑形凹槽中形成第一应力衬垫层，第一应力垫衬层的表面与衬底的表面持平；之后在第一侧墙周围形成第二侧墙；在第一应力衬垫层上形成第二应力衬垫层，其中，第二应力衬垫层的厚度小于等于第二侧墙的高度。第二侧墙使第二应力衬垫层到栅极结构的距离增大，减小甚至消除了第二应力衬垫层与栅极结构之间的寄生电容，提升了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法及晶体管。
背景技术
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS晶体管中的电子，PMOS晶体管中的空穴）迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。对于PMOS晶体管而言，可以采用嵌入式硅锗技术（Embedded SiGeTechnology）以在晶体管的沟道区域产生压应力，进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材料，利用硅与硅锗（SiGe）之间的晶格失配对沟道区域产生压应力。
现有技术中使用嵌入式硅锗技术形成具有应力衬垫层的晶体管的过程的结构示意图，如图1至图3所示，包括：
请参考图1，提供半导体衬底10，在所述半导体衬底10表面形成栅极结构11。所述栅极结构11包括：所述半导体衬底10表面的栅介质层14、所述栅介质层14表面的栅电极15、以及所述栅电极15周围的半导体衬底10表面的侧墙16。
请参考图2，以所述栅极结构11为掩膜，在所述栅极结构11两侧的半导体衬底10内形成开口12。所述开口12为西格玛（∑，sigma）形，即所述开口12的侧壁与半导体衬底10的表面构成西格玛形，所述开口12侧壁上的顶角向所述栅极结构11下方的半导体衬底10内延伸。
请参考图3，在所述开口12内形成应力衬垫层13，所述应力衬垫层13的材料为硅锗。
但是，随着半导体器件的集成度越来越高，使用现有技术制造的半导体器件的性能出现下降。因此，在现有技术的半导体衬底内形成应力衬垫层13的基础上，参照图4，在应力衬垫层13上形成向半导体衬底外延伸的额外应力衬垫层17，即应力衬垫层13和额外应力衬垫层17构成了整个应力衬垫层，对晶体管的沟道区产生应力。在现实生产中，该对现有技术的改进，提高了沟道区域的载流子的迁移率，但是半导体器件的性能并没有得到明显提升。
现有技术中还有许多关于嵌入式硅锗技术PMOS晶体管的专利以及专利申请，例如2011年6月15日公开的公开号为CN102097491A的中国专利申请文献中公开的嵌入式硅锗技术的PMOS晶体管的形成方法。
但是，利用现有技术形成的PMOS晶体管性能不好。
发明内容
本发明解决的问题是现有技术的使用嵌入式硅锗技术形成具有应力衬垫层的晶体管性能不好。
为解决上述问题，本发明提供一种新的晶体管的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构，所述栅极结构包括在半导体衬底上形成的栅介质层、位于所述栅介质层上的栅电极，其中，在所述栅极结构周围的半导体衬底上形成有第一侧墙；
在所述栅极结构两侧的半导体衬底内形成∑形凹槽；
在所述∑形凹槽中形成第一应力衬垫层，所述第一应力垫衬层的表面与所述衬底的表面持平；
在形成第一应力衬垫层后，在所述第一侧墙周围形成第二侧墙；
在形成所述第二侧墙后，在第一应力衬垫层上形成第二应力衬垫层，其中，第二应力衬垫层的厚度小于等于所述第二侧墙的高度。
可选的，形成∑形凹槽的方法，包括：
以所述栅极结构和第一侧墙为掩模，使用各向异性干法刻蚀工艺，刻蚀半导体衬底，在半导体衬底内形成矩形凹槽；
使用各向同性干法刻蚀工艺，刻蚀所述矩形凹槽，形成碗状凹槽；
使用湿法刻蚀工艺，刻蚀所述碗状凹槽，形成∑形凹槽。
可选的，所述湿法刻蚀工艺中，使用的刻蚀剂为氢氧化钾、氨水或四甲基氢氧化氨溶液。
可选的，形成所述第一应力衬垫层的方法，包括沉积工艺或选择性外延生长工艺。
可选的，形成所述第二应力衬垫层的方法，包括沉积工艺或外延生长工艺。
可选的，所述晶体管为PMOS晶体管，所述第一应力衬垫层和第二应力衬垫层材料为锗硅材料。
可选的，所述晶体管为NMOS晶体管，所述第一应力衬垫层和第二应力衬垫层材料为碳化硅材料。
可选的，所述第二侧墙为单层侧墙或多层侧墙。
可选的，所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅或氮氧化硅。
可选的，在形成第二应力衬垫层后，进行离子注入，形成源区、漏区。
可选的，所述栅介质层的材料为低K介电材料，所述栅电极的材料为多晶硅。
可选的，所述栅介质层的材料为高K介电材料，所述栅电极作为多晶硅伪栅极。
本发明还提供一种晶体管，包括：
半导体衬底；
栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层、位于所述栅介质层上的栅电极；
位于栅极结构周围半导体衬底上的第一侧墙、位于所述第一侧墙周围的第二侧墙；
位于所述栅极结构两侧半导体衬底内的∑形凹槽；
位于所述∑形凹槽内的第一应力衬垫层，所述第一应力衬垫层的表面与半导体衬底表面持平；
第二应力衬垫层，所述第二应力衬垫层位于所述第二侧墙两侧且位于第一应力衬垫层上，其中，所述第二应力衬垫层的厚度小于等于所述第二侧墙的高度。
可选的，所述第二侧墙为单层侧墙或多层侧墙。
可选的，所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述栅介质层的材料为低K介电材料，所述栅电极的材料为多晶硅。
可选的，所述栅介质层的材料为高K介电材料，所述栅电极的材料为金属。
可选的，所述晶体管为PMOS晶体管，所述第一应力衬垫层和第二应力衬垫层的材料均为锗硅材料。
可选的，所述晶体管为NMOS晶体管，所述第一应力衬垫层和第二应力衬垫层的材料均为碳化硅材料。
与现有技术相比，本发明具有以下优点：
本发明的晶体管的形成方法，通过在半导体衬底内形成第一应力衬垫层后，在第一侧墙的周围形成第二侧墙，之后在第一应力衬垫层上形成第二应力衬垫层，且所述第二侧墙的高度构成第二应力衬垫层厚度的限制，第二应力衬垫层的厚度小于等于第二侧墙。在本发明中，第二应力衬垫层与第一应力衬垫层相通，共同构成了整个应力衬垫层。而增加第二侧墙，与现有技术相比，第二应力衬垫层的外壁到栅极结构的距离增大，整个应力衬垫层到栅极结构的距离增大，这减小甚至消除了整个应力衬垫层与栅极结构之间的寄生电容，消除了半导体器件之间的信号延迟现象，提升了半导体器件的性能。在具体实施例中，第二应力衬垫层使得整个应力衬垫层可以给栅极结构下的沟道区提供较大应力，进一步提高沟道区的载流子的迁移率，提升半导体器件的性能。
附图说明
图1～图4是现有技术的晶体管的形成方法的结构示意图；
图5是本发明具体实施例的晶体管的形成方法的流程示意图；
图6～图10是本发明具体实施例的晶体管的形成方法的结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了分析，发现：随着半导体器件的集成度越来越高，栅极之间的间距逐渐减小，进一步使得锗硅层与栅极之间的间距越来越小，则在栅极与锗硅层之间产生了寄生电容。而且，根据背景技术中的描述，在半导体衬底内形成应力衬垫层之后，紧接着在应力衬垫层上形成向半导体衬底外延伸的额外应力衬垫层，进一步使得栅极与额外应力衬垫层之间的相对面积增大，进而使得栅极与包括额外应力衬垫层的整个应力衬垫层之间的寄生电容更大了。虽然，额外应力衬垫层使得晶体管沟道区的载流子迁移率提高了，但寄生电容也增大，这降低，甚至抵消了载流子迁移率提高产生的改善半导体器件性能的效果。寄生电容的存在使得半导体器件之间出现信号传递延迟，使得半导体器件的性能受到影响。
发明人经过创造性劳动，得到一种新的晶体管的形成方法，能够减小甚至消除栅极与应力衬垫层之间的寄生电容。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例进行详细的说明。下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
参照图6，并结合图5，执行步骤S51，提供半导体衬底100。半导体衬底100的材料为单晶硅或绝缘体上硅，半导体衬底100用于为后续工艺提供工作平台。在本实施例中，所述半导体衬底100表面的晶向为<100>。
继续参照图6，并结合图5，执行步骤S52，在半导体衬底100上形成栅极结构101，所述栅极结构101包括在半导体衬底100上形成的栅介质层111、位于栅介质层111上的栅电极112。其中，在栅极结构101周围的半导体衬底100上形成有第一侧墙102。
本发明的晶体管的形成方法，可以应用到前栅工艺或后栅工艺。在具体实施例中，所述栅电极112的材料为多晶硅，可作为前栅工艺中的栅电极或后栅工艺中的伪栅极。当所述栅电极112作为前栅工艺中的栅电极时，所述栅介质层111为低K介电材料，如氧化硅、氮化硅、氮氧化硅等；当所述栅电极112作为后栅工艺中的伪栅极时，所述栅介质层111为高K介电材料，如氧化铪、氧化锆、氧化铪硅、氧化锆硅等，所述金属为铝、铜、银、金、铂、镍、钛、钴、铊、钽。所述第一侧墙102的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
在具体实施例中，当所述栅电极112为前栅工艺中的栅电极，所述栅介质层112为氧化硅、氮化硅、氮氧化硅时，所述栅极结构101的形成工艺为：在所述半导体衬底100表面沉积形成栅介质薄膜；在所述栅介质薄膜表面形成栅电极薄膜；刻蚀所述栅介质薄膜和栅电极薄膜，形成栅介质层111和栅电极112；在所述半导体衬底100、栅介质层111和栅电极112表面形成第一侧墙层；回刻蚀所述第一侧墙层，在所述栅电极112周围的半导体衬底100表面形成第一侧墙102。
在具体实施例中，在所述栅电极112表面还具有硬掩膜层（未示出），所述硬掩膜层的材料为氮化硅、氮化钛、氮化铊、氮化钨、氧化铝中的一种或多种；由于后续形成西格玛（∑）形开口的工艺有干法刻蚀和湿法刻蚀，容易对所述栅电极112造成损伤，所述硬掩膜层能够在后续形成西格玛形的开口的工艺中保护栅电极112表面；所述硬掩膜层在后续工艺形成第一应力衬垫层和第二应力衬垫层后被去除。
参照图7，并结合图5，执行步骤S53，在所述栅极结构101两侧的半导体衬底100内形成∑形凹槽103。图示中仅示意出在第一侧墙102之间的一个∑形凹槽103，但本领域技术人员根据晶体管的结构可以清楚的获知∑形凹槽103的位置，不限于图示中的位置。
在具体实施例中，形成∑形凹槽103的方法，包括步骤：以栅极结构101和第一侧墙102为掩模，使用各向异性干法刻蚀工艺，刻蚀半导体衬底100，在半导体衬底100内形成矩形凹槽，所述各向异性的干法刻蚀工艺的刻蚀气体包括CF4和HBr；接着，使用各向同性干法刻蚀工艺，刻蚀矩形凹槽以形成碗状凹槽，各向同性的干法刻蚀工艺的刻蚀气体包括Cl2和NF3；最后，使用湿法刻蚀工艺，刻蚀所述碗状凹槽，形成∑形凹槽103。在具体实施例中，所述湿法刻蚀工艺中使用的刻蚀剂包括氢氧化钾（KOH）、氨水（NH4OH）或四甲基氢氧化氨（TMAH）溶液，优选为TMAH溶液。在具体工艺中，TMAH溶液腐蚀碗状凹槽侧壁的半导体衬底部分，在半导体衬底100中形成碗状凹槽的区域形成∑形凹槽103。在本实施例中，使用TMAH溶液，TMAH溶液具有较高的腐蚀速率、无毒无污染、便于操作，且TMAH的晶向选择性好，其在垂直于半导体衬底100表面以及平行于半导体衬底100表面的方向上的刻蚀速率较快，而在刻蚀晶面（111）方向时的刻蚀速率较慢，从而使所述凹槽的形状成为∑形。
参照图8，结合图5，执行步骤S54，在所述∑形凹槽中形成第一应力衬垫层104，第一应力衬垫层104的表面与半导体衬底100的表面持平。其中，所述持平为一种理想状态，在现实生产中，第一应力衬垫层104的表面可能稍低于所述半导体衬底100的表面，并不影响本发明的目的实现，也在本发明的保护范围之内。
在具体实施例中，在∑形凹槽中形成第一应力衬垫层104的方法，包括沉积工艺或选择性外延生长工艺。当所形成的晶体管为PMOS晶体管时，第一应力衬垫层104的材料为锗硅，锗硅应力衬垫层对栅极结构下的沟道区产生压应力。当所形成的晶体管为NMOS晶体管时，第一应力衬垫层104的材料为碳化硅，碳化硅应力衬垫层对栅极结构下的沟道区产生拉应力。第一应力衬垫层104的厚度，即从第一应力衬垫层104的底部表面至半导体衬底100表面的厚度h1，h1范围为
需要说明的是，在所述∑形凹槽103中形成第一应力衬垫层104之前需要清除∑形凹槽内的聚合物。所述聚合物为在形成∑形凹槽103的干法刻蚀工艺中形成的副产物，被沉积在∑形凹槽103的底部。
参照图9，继续结合图5，执行步骤S55，在形成第一应力衬垫层104后，在第一侧墙102周围形成第二侧墙105。所述形成第二侧墙105的工艺与第一侧墙102的形成工艺相同，在此不再赘述。第二侧墙105为单层侧墙或多层侧墙。所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅、或氮氧化硅。当所述第二侧墙105为多层侧墙时，多层侧墙每一层的材料为氧化硅、氮化硅、或氮氧化硅。例如，所述多层侧墙包括氧化硅层、位于氧化硅层上的氮化硅层，或包括氧化硅层、位于氧化硅层上的氮氧化硅层，或包括第一氧化硅层、位于第一氧化硅层上的氮化硅层、位于氮化硅层上的第二氧化硅层等。第二侧墙105的高度对后续第二应力衬垫层的高度构成限制。
参照图10，并结合图5，执行步骤S56，在形成第二侧墙105后，在第一应力衬垫层104上形成第二应力衬垫层106，其中，第二应力衬垫层106的厚度h2小于等于第二侧墙105的高度h3。第二应力衬垫层106与第一应力衬垫层104的材料相同，即当形成晶体管为PMOS晶体管时，第二应力衬垫层106的材料为锗硅材料；当形成晶体管为NMOS晶体管时，第二应力衬垫层106的材料为碳化硅材料。
在具体实施例中，参照图10，第二侧墙105具有一个宽度l1，第一侧墙102具有一个宽度l2，则第二应力衬垫层106的外壁到栅极结构101的距离为l1+l2，则与现有技术中只有第一侧墙102的宽度l2的工艺相比，第二应力衬垫层106到栅极结构101的距离增大了。而第二应力衬垫层106与第一应力衬垫层104相通，共同起到应力作用，则最终使得由第二应力衬垫层106和第一应力衬垫层104构成的整个应力衬垫层到栅极结构101的距离增大，消减甚至消除了整个应力衬垫层与栅极结构101之间的寄生电容，减小甚至消除了半导体器件之间的信号延迟现象，提升了半导体器件的性能。
在具体实施例中，所述第二应力衬垫层106的厚度h2范围为
可以给栅极结构101下的沟道区提供较大应力，进一步提高所述沟道区的载流子的迁移率，提升半导体器件的反应性能。
在具体实施例中，所述形成晶体管的方法，还包括：在形成第二应力衬垫层后，需要在所述第二应力衬垫层上进行离子注入，形成源区、漏区，并最终形成晶体管。
在具体实施例中，本发明的晶体管的形成方法也可应用到后栅工艺中，则所述栅电极112作为后栅工艺的伪栅极，在第二应力衬垫层上进行离子注入，形成源区、漏区后，在所述第一侧墙102、第二侧墙105和伪栅极两侧的半导体衬底100表面形成层间介质层；则形成层间介质层后，去除所述伪栅极，形成开口；在所述开口内填充金属，形成金属栅电极。
参照图10，本发明还提供一种晶体管，包括：
半导体衬底100；
栅极结构101，所述栅极结构101包括位于半导体衬底100上的栅介质层111、位于所述栅介质层111上的栅电极112；
位于栅极结构101周围半导体衬底100上的第一侧墙102、位于所述第一侧墙102周围的第二侧墙105；
位于所述栅极结构101两侧半导体衬底100内的∑形凹槽；
位于所述∑形凹槽内的第一应力衬垫层104，所述第一应力衬垫层104的表面与半导体衬底100表面持平；
第二应力衬垫层106，所述第二应力衬垫层106位于所述第二侧墙105两侧且位于第一应力衬垫层106上，其中，所述第二应力衬垫层106的厚度小于等于所述第二侧墙105的高度。
在具体实施例中，本发明的晶体管为PMOS晶体管，所述第一应力衬垫层104和第二应力衬垫层106的材料均为锗硅材料；或者，在其他实施例中，所述晶体管为NMOS晶体管，所述第一应力衬垫层104和第二应力衬垫层106的材料均为碳化硅材料。
在具体实施例中，本发明的晶体管为使用后栅工艺制得，则栅介质层111使用高K介电材料，所述栅电极112材料为金属；或者在其他实施例后栅那个，本发明的晶体管为前栅工艺制得，则栅介质层111使用低K介电材料，栅电极112的材料为多晶硅。
在具体实施例中，所述第二侧墙105为单层侧墙或多层侧墙。所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅、或氮氧化硅。当所述第二侧墙105为多层侧墙时，多层侧墙每一层的材料为氧化硅、氮化硅、或氮氧化硅。例如，所述多层侧墙包括氧化硅层、位于氧化硅层上的氮化硅层，或包括氧化硅层、位于氧化硅层上的氮氧化硅层，或包括第一氧化硅层、位于第一氧化硅层上的氮化硅层、位于氮化硅层上的第二氧化硅层等。其中，单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅或氮氧化硅。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构，所述栅极结构包括在半导体衬底上形成的栅介质层、位于所述栅介质层上的栅电极，其中，在所述栅极结构周围的半导体衬底上形成有第一侧墙；
在所述栅极结构两侧的半导体衬底内形成∑形凹槽；
在所述∑形凹槽中形成第一应力衬垫层，所述第一应力垫衬层的表面与所述衬底的表面持平；
在形成第一应力衬垫层后，在所述第一侧墙周围形成第二侧墙；
在形成所述第二侧墙后，在第一应力衬垫层上形成第二应力衬垫层，其中，第二应力衬垫层的厚度小于等于所述第二侧墙的高度。
2.如权利要求1所述的晶体管的形成方法，其特征在于，形成∑形凹槽的方法，包括：
以所述栅极结构和第一侧墙为掩模，使用各向异性干法刻蚀工艺，刻蚀半导体衬底，在半导体衬底内形成矩形凹槽；
使用各向同性干法刻蚀工艺，刻蚀所述矩形凹槽，形成碗状凹槽；
使用湿法刻蚀工艺，刻蚀所述碗状凹槽，形成∑形凹槽。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述湿法刻蚀工艺中，使用的刻蚀剂为氢氧化钾、氨水或四甲基氢氧化氨溶液。
4.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述第一应力衬垫层的方法，包括沉积工艺或选择性外延生长工艺。
5.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述第二应力衬垫层的方法，包括沉积工艺或外延生长工艺。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述晶体管为PMOS晶体管，所述第一应力衬垫层和第二应力衬垫层材料为锗硅材料。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述晶体管为NMOS晶体管，所述第一应力衬垫层和第二应力衬垫层材料为碳化硅材料。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二侧墙为单层侧墙或多层侧墙。
9.如权利要求8所述的晶体管的形成方法，其特征在于，所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅或氮氧化硅。
10.如权利要求1所述的晶体管的形成方法，其特征在于，在形成第二应力衬垫层后，进行离子注入，形成源区、漏区。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为低K介电材料，所述栅电极的材料为多晶硅。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为高K介电材料，所述栅电极作为多晶硅伪栅极。
13.一种晶体管，其特征在于，包括：
半导体衬底；
栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层、位于所述栅介质层上的栅电极；
位于栅极结构周围半导体衬底上的第一侧墙、位于所述第一侧墙周围的第二侧墙；
位于所述栅极结构两侧半导体衬底内的∑形凹槽；
位于所述∑形凹槽内的第一应力衬垫层，所述第一应力衬垫层的表面与半导体衬底表面持平；
第二应力衬垫层，所述第二应力衬垫层位于所述第二侧墙两侧且位于第一应力衬垫层上，其中，所述第二应力衬垫层的厚度小于等于所述第二侧墙的高度。
14.如权利要求13所述的晶体管，其特征在于，所述第二侧墙为单层侧墙或多层侧墙。
15.如权利要求14所述的晶体管，其特征在于，所述单层侧墙或多层侧墙的每一层材料为氧化硅、氮化硅或氮氧化硅。
16.如权利要求13所述的晶体管，其特征在于，所述栅介质层的材料为低K介电材料，所述栅电极的材料为多晶硅。
17.如权利要求13所述的晶体管，其特征在于，所述栅介质层的材料为高K介电材料，所述栅电极的材料为金属。
18.如权利要求13所述的晶体管，其特征在于，所述晶体管为PMOS晶体管，所述第一应力衬垫层和第二应力衬垫层的材料均为锗硅材料。
19.如权利要求13所述的晶体管，其特征在于，所述晶体管为NMOS晶体管，所述第一应力衬垫层和第二应力衬垫层的材料均为碳化硅材料。
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