JP2006165012A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止し得る半導体装置の製造方法を得る。
【解決手段】ＳＴＩ分離膜２の材質、サイドウォールスペーサ９の材質、及びキャップ膜８の材質は除去されず、シリコン基板１の材質及びゲート電極７の材質は除去される条件下で、エッチングを行う。これにより、ゲート構造５０及びサイドウォールスペーサ９によって覆われずに露出している部分のシリコン基板１のみが選択的に除去され、その部分におけるシリコン基板１の上面内にリセス１１が形成される。ゲート電極７の上面はキャップ膜８によって覆われているため、かかるエッチングによってはゲート電極７は除去されない。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に、チャネル形成領域におけるシリコン基板の結晶格子にひずみを加えることによってＭＯＳＦＥＴの動作速度の高速化を図る半導体装置及びその製造方法に関する。

チャネル形成領域におけるシリコン基板の結晶格子にひずみを加えることによって電子の移動度を高め、それによりＭＯＳＦＥＴの動作速度の高速化を図る技術が、例えば下記特許文献１に開示されている。当該特許文献１に開示された半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程（ＦＩＧ１）と、ゲート電極の側面にＬ字形スペーサを形成する工程（ＦＩＧ２）と、ソース・ドレイン領域におけるシリコン基板をエッチングすることによってリセス（以下「第１のリセス」と称す）を形成する工程（ＦＩＧ５）と、シリコンゲルマニウム膜によって第１のリセス内を充填する工程（ＦＩＧ６）とを備えている。

米国特許第６，６２１，１３１Ｂ２号明細書

しかしながら、上記特許文献１に開示された半導体装置の製造方法によると、第１のリセスを形成する際にゲート電極の上部も併せてエッチングされており、これにより、Ｌ字形スペーサによって側面が規定されたリセス（以下「第２のリセス」と称す）が形成されている（ＦＩＧ５）。従って、第２のリセスの深さによってゲート電極の膜厚が変動するため、第２のリセス形成後のゲート電極の膜厚を所望の値に設定することが困難であるという問題がある。

また、上記特許文献１に開示された半導体装置の製造方法によると、シリコンゲルマニウム膜によって第１のリセス内を充填する際に、第２のリセス内にもシリコンゲルマニウム膜が形成されている（ＦＩＧ６）。従って、半導体装置の微細化に伴って第２のリセスのアスペクト比が高くなると、第２のリセス内に形成されたシリコンゲルマニウム膜に起因して、ゲート電極にひずみ応力が加わる。このひずみ応力は、ゲート電極の電気的特性を変動させたり、ゲート電極の倒壊や剥がれ等の原因になるという問題もある。

本発明はかかる問題を解決するために成されたものであり、ソース・ドレイン領域におけるシリコン基板をエッチングする際にゲート電極の上部が併せてエッチングされることを防止することにより、ゲート電極の膜厚を所望の値に設定でき、ゲート電極の電気的特性の変動を防止でき、ゲート電極の倒壊や剥がれ等を回避し得る、半導体装置及びその製造方法を得ることを目的とする。

第１の発明に係る半導体装置の製造方法は、（ａ）導電性の第１の材質から成る第１の膜を、ゲート絶縁膜を介して半導体基板の主面上に形成する工程と、（ｂ）導電性の第２の材質から成る第２の膜を、前記第１の膜上に形成する工程と、（ｃ）前記第１及び第２の膜をパターニングすることにより、前記第１の材質から成るゲート電極上に前記第２の材質から成るキャップ膜が形成されたゲート構造を形成する工程と、（ｄ）前記ゲート構造の側面に、絶縁性の第３の材質から成るサイドウォールスペーサを形成する工程と、（ｅ）前記第１の材質及び前記半導体基板の材質は除去され、前記第２及び第３の材質は除去されない条件下でエッチングを行うことにより、前記ゲート構造及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内にリセスを形成する工程と、（ｆ）前記ゲート構造の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜によって、前記リセス内を充填する工程とを備える。

第２の発明に係る半導体装置は、半導体基板と、前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成され、前記半導体基板の材質に対してエッチングの選択性を有する材質から成る導電膜と、前記ゲート電極及び前記導電膜の側面に形成されたサイドウォールスペーサと、前記ゲート電極及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内に形成されたリセスと、前記リセス内を充填して形成され、前記ゲート電極の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜とを備える。

第３の発明に係る半導体装置は、半導体基板と、前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１の金属−半導体化合物層と、前記ゲート電極及び前記第１の金属−半導体化合物層の側面に接して、前記第１の金属−半導体化合物層の上面よりも上方に突出して形成されたサイドウォールスペーサと、前記ゲート電極及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内に形成されたリセスと、前記リセス内を充填して形成され、前記ゲート電極の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜と、前記半導体膜上に形成された第２の金属−半導体化合物層とを備える。

第１〜第３の発明によれば、ゲート電極の膜厚を所望の値に設定でき、ゲート電極の電気的特性の変動を防止でき、ゲート電極の倒壊や剥がれ等を回避することができる。

実施の形態１．
図１〜６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１を参照して、まず、周知のトレンチ分離技術によって、シリコン酸化膜から成るＳＴＩ（Shallow Trench Isolation）分離膜２を、シリコン基板１の上面内に部分的に形成する。ＳＴＩ分離膜２が形成されていない部分のシリコン基板１は、ＭＯＳＦＥＴを形成すべき素子形成領域として規定される。次に、熱酸化法によって、素子形成領域内におけるシリコン基板１の上面上に、シリコン酸化膜３を形成する。但し、シリコン酸化膜の代わりに、シリコン酸窒化膜（ＳｉＯＮ）又はＨｆを含む高誘電体絶縁膜（high-k膜）を形成してもよい。次に、ＣＶＤ法によって、ドープトポリシリコン膜４を、ＳＴＩ分離膜２上及びシリコン酸化膜３上に全面的に形成する。次に、ＣＶＤ法又はＰＶＤ法等によって、金属膜５を、ドープトポリシリコン膜４上に全面的に形成する。次に、写真製版法によって、フォトレジスト６を、金属膜５の上面上に部分的に形成する。但し、フォトレジスト６の代わりにハードマスクを形成してもよい。

金属膜５の材質は、Ｃｏ，Ｎｉ，Ｔｉ，Ｐｔ，Ｅｒ，Ａｇ，Ａｕ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄ，Ｒｕ，Ｃｕ等である。あるいは、これらの金属を複合した積層膜であってもよく、これらの金属の合金又は窒化化合物であってもよい。また、本発明をＣＭＯＳデバイスに適用する場合には、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで異なる金属を使用してもよい。

図２を参照して、次に、フォトレジスト６をエッチングマスクとして用いて、異方性エッチング法によって、金属膜５及びドープトポリシリコン膜４をパターニングする。これにより、除去されずに残った部分のドープトポリシリコン膜４としてゲート電極７が得られ、除去されずに残った部分の金属膜５としてキャップ膜８が得られる。また、ゲート電極７上にキャップ膜８が形成された構造を有するゲート構造５０が得られる。その後、フォトレジスト６を除去する。

図３を参照して、次に、ＣＶＤ法によってシリコン窒化膜を全面的に形成した後、異方性エッチング法によってエッチバックすることにより、ゲート構造５０の側面にサイドウォールスペーサ９を形成する。このとき、ゲート構造５０及びサイドウォールスペーサ９によって覆われていない部分のシリコン酸化膜３が除去され、その部分におけるシリコン基板１の上面が露出する。また、除去されずに残った部分のシリコン酸化膜３としてゲート絶縁膜１０が得られる。

図４を参照して、次に、ＳＴＩ分離膜２の材質（この例ではシリコン酸化膜）、サイドウォールスペーサ９の材質（この例ではシリコン窒化膜）、及びキャップ膜８の材質は除去されず、シリコン基板１の材質（シリコン）及びゲート電極７の材質（この例ではドープトポリシリコン）は除去される条件下で、エッチングを行う。キャップ膜８の材質が例えばＣｏ又はＮｉの場合、Ｃｌ₂を主成分とするエッチングガスを用いてエッチングを行えばよい。エッチングガスには、ＨＢｒガス又はＨＩガスを添加してもよい。これにより、ゲート構造５０及びサイドウォールスペーサ９によって覆われずに露出している部分のシリコン基板１のみが選択的に除去され、その部分におけるシリコン基板１の上面内にリセス１１が形成される。ゲート電極７の上面はキャップ膜８によって覆われているため、かかるエッチングによってはゲート電極７は除去されない。

図５を参照して、次に、エピタキシャル成長法によって、リセス１１内を充填するようにシリコンゲルマニウム（以下「ＳｉＧｅ」と称す）膜１２を形成する。図５に示した例では、ＳＴＩ分離膜２の上面とＳｉＧｅ膜１２の上面とが一致した時点で、エピタキシャル成長を停止している。ゲート電極７の上面はキャップ膜８によって覆われているため、ゲート電極７上にはＳｉＧｅ膜１２はエピタキシャル成長しない。ＳｉＧｅ膜１２を形成した後、イオン注入法によってＳｉＧｅ膜１２内に不純物を導入することにより、ＳｉＧｅ膜１２は、ＭＯＳＦＥＴのソース・ドレイン領域として機能する。

図５に示すように、ゲート構造５０の下方に規定されるチャネル形成領域を挟んで、一対のＳｉＧｅ膜１２が形成されている。チャネル形成領域には、両側のＳｉＧｅ膜１２から圧縮応力が加わり、チャネル形成領域におけるシリコン基板１の結晶格子にひずみが生じる。その結果、電子の移動度が高まり、ＭＯＳＦＥＴの動作速度の高速化が図られる。

図６を参照して、次に、周知のシリサイド技術によって、ＮｉＳｉ膜１３等の金属−半導体化合物層を、ＳｉＧｅ膜１２の上面上に形成する。ゲート電極７の上面はキャップ膜８によって覆われているため、ゲート電極７上にはＮｉＳｉ膜１３は形成されない。シリサイド化のために用いる金属としては、Ｎｉのほかに、Ｃｏ，Ｔｉ，Ｐｔ，Ａｇ，Ａｕ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄ，Ｒｕ，Ｅｒ等であってもよい。あるいは、これらの金属の合金であってもよい。また、本発明をＣＭＯＳデバイスに適用する場合には、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで異なる金属を使用してもよい。

図５に示した工程でＳＴＩ分離膜２の上面を超えてＳｉＧｅ膜１２を成長させると、ＳｉＧｅ膜１２の上面のみならず、ＳＴＩ分離膜２の上面から突出するＳｉＧｅ膜１２の側面にも、ＮｉＳｉ膜１３が形成される。この場合、ＳＴＩ分離膜２の分離幅（横方向の寸法）が狭くなると、ＳＴＩ分離膜２を挟んで互いに隣接するＭＯＳＦＥＴのＮｉＳｉ膜１３同士が、ＳＴＩ分離膜２の上面上で互いに接触してしまう。従って、図５に示した例のように、ＳｉＧｅ膜１２の上面がＳＴＩ分離膜２の上面よりも高くならないように、ＳｉＧｅ膜１２の成長量を設定するのが望ましい。

このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート電極７上にキャップ膜８が形成されているため、図４に示した工程でシリコン基板１内にリセス１１を形成するためのエッチングによっては、ゲート電極７は除去されない。従って、リセス１１を形成する工程の前後でゲート電極７の膜厚は変動しないため、リセス１１の深さとは無関係に、ゲート電極７の膜厚を所望の値に設定することができる。

また、ゲート電極７上にキャップ膜８が形成されているため、ＳｉＧｅ膜１２によってリセス１１内を充填する際に、ゲート電極７上にはＳｉＧｅ膜１２は形成されない。従って、ゲート電極上にＳｉＧｅ膜が形成されることに起因する種々の問題（ゲート電極の電気的特性の変動、ゲート電極の倒壊や剥がれ等）を回避することができる。

また、本実施の形態１に係る半導体装置によれば、金属から成るキャップ膜８がゲート電極７上に形成されているため、キャップ膜８によってゲート抵抗が低減される。仮にキャップ膜８の材質が絶縁膜である場合において、ゲート抵抗を低減するためには、キャップ膜８を除去した後にゲート電極７上に金属−半導体化合物層を形成する必要がある。ところが、本実施の形態１の例において、キャップ膜８の材質がシリコン酸化膜であった場合は、キャップ膜８を除去する際にＳＴＩ分離膜２も併せて除去されてしまい、その結果、ＳＴＩ分離膜２の分離特性が劣化する。また、キャップ膜８の材質がシリコン窒化膜であった場合は、キャップ膜８を除去する際にサイドウォールスペーサ９も除去されてしまい、その結果、ゲート電極７上に形成される金属−半導体化合物層と、ソース・ドレイン領域上に形成される金属−半導体化合物層（図６に示したＮｉＳｉ膜１３）とが互いに接触してしまう。一方、本実施の形態１に係る半導体装置の製造方法によると、キャップ膜８の材質が金属であるため、キャップ膜８を除去して金属−半導体化合物層を形成するという工程を実行する必要がなく、このような問題が生じることはない。

実施の形態２．
図７，８は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の工程を経て、図５に示した構造を得る。その後、ＳｉＧｅ膜１２内に不純物をイオン注入することにより、ソース・ドレイン領域を形成する。

図７を参照して、次に、ＳＴＩ分離膜２の材質（この例ではシリコン酸化膜）、サイドウォールスペーサ９の材質（この例ではシリコン窒化膜）、及びＳｉＧｅ膜１２の材質（ＳｉＧｅ）は除去されず、キャップ膜８の材質は除去される条件下で、エッチングを行う。キャップ膜８の材質が例えばＲｕの場合、Ｏ₂プラズマを用いてエッチングを行えばよい。これにより、キャップ膜８が除去されて、ゲート電極７の上面が露出する。このエッチングによってはサイドウォールスペーサ９は除去されないため、図７に示すように、サイドウォールスペーサ９の上部はゲート電極７の上面よりも上方に突出している。

図８を参照して、次に、周知のシリサイド技術によって、ＳｉＧｅ膜１２の上面及びゲート電極７の上面をシリサイド化する。これにより、ＳｉＧｅ膜１２の上面上にＮｉＳｉ膜１３が形成されるとともに、ゲート電極７の上面上にＮｉＳｉ膜１４が形成される。シリサイド化のために用いる金属としては、Ｎｉのほかに、Ｃｏ，Ｔｉ，Ｐｔ，Ａｇ，Ａｕ，Ｆｅ，Ｍｎ，Ｃｒ，Ｉｒ，Ｐｄ，Ｒｕ，Ｅｒ等であってもよい。また、本発明をＣＭＯＳデバイスに適用する場合には、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで異なる金属を使用してもよい。

図８に示すように、サイドウォールスペーサ９は、ゲート電極７及びＮｉＳｉ膜１４の側面に接して、かつ、ＮｉＳｉ膜１４の上面よりも上方に突出して形成されている。

このように本実施の形態２に係る半導体装置の製造方法によれば、キャップ膜８を除去することによって、サイドウォールスペーサ９の上部はゲート電極７の上面よりも上方に突出する。従って、ゲート電極７上にＮｉＳｉ膜１４を形成する際に、金属膜（この例ではＮｉ膜）中におけるシリコン原子の横方向への拡散が、サイドウォールスペーサ９によって抑制される。その結果、ＮｉＳｉ膜１４とＮｉＳｉ膜１３とが互いに接触する事態を回避することができる。

また、本実施の形態２に係る半導体装置によれば、ゲート電極７上にＮｉＳｉ膜１４が形成されているため、金属膜や金属−半導体化合物層が形成されていないドープトポリシリコンゲートを備える半導体装置と比較すると、ゲート抵抗を低減することができる。

本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。

符号の説明

１ シリコン基板、３ シリコン酸化膜、４ ドープトポリシリコン膜、５ 金属膜、７ ゲート電極、８ キャップ膜、９ サイドウォールスペーサ、１０ ゲート絶縁膜、１１ リセス、１２ ＳｉＧｅ膜、１３，１４ ＮｉＳｉ膜、５０ ゲート構造。

Claims (4)

1. （ａ）導電性の第１の材質から成る第１の膜を、ゲート絶縁膜を介して半導体基板の主面上に形成する工程と、
   （ｂ）導電性の第２の材質から成る第２の膜を、前記第１の膜上に形成する工程と、
   （ｃ）前記第１及び第２の膜をパターニングすることにより、前記第１の材質から成るゲート電極上に前記第２の材質から成るキャップ膜が形成されたゲート構造を形成する工程と、
   （ｄ）前記ゲート構造の側面に、絶縁性の第３の材質から成るサイドウォールスペーサを形成する工程と、
   （ｅ）前記第１の材質及び前記半導体基板の材質は除去され、前記第２及び第３の材質は除去されない条件下でエッチングを行うことにより、前記ゲート構造及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内にリセスを形成する工程と、
   （ｆ）前記ゲート構造の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜によって、前記リセス内を充填する工程と
   を備える、半導体装置の製造方法。
2. （ｇ）前記工程（ｆ）よりも後に実行され、前記キャップ膜を除去する工程と、
   （ｈ）前記工程（ｇ）よりも後に実行され、前記半導体膜上及び前記ゲート電極上に金属−半導体化合物層を形成する工程と
   をさらに備える、
   請求項１に記載の半導体装置の製造方法。
3. 半導体基板と、
   前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極上に形成され、前記半導体基板の材質に対してエッチングの選択性を有する材質から成る導電膜と、
   前記ゲート電極及び前記導電膜の側面に形成されたサイドウォールスペーサと、
   前記ゲート電極及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内に形成されたリセスと、
   前記リセス内を充填して形成され、前記ゲート電極の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜と
   を備える、半導体装置。
4. 半導体基板と、
   前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極上に形成された第１の金属−半導体化合物層と、
   前記ゲート電極及び前記第１の金属−半導体化合物層の側面に接して、前記第１の金属−半導体化合物層の上面よりも上方に突出して形成されたサイドウォールスペーサと、
   前記ゲート電極及び前記サイドウォールスペーサによって覆われていない部分の前記半導体基板の前記主面内に形成されたリセスと、
   前記リセス内を充填して形成され、前記ゲート電極の下方に位置する部分の前記半導体基板の結晶格子にひずみを加え得る半導体膜と、
   前記半導体膜上に形成された第２の金属−半導体化合物層と
   を備える、半導体装置。
   

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