KR20190011773A - 반도체 장치 - Google Patents

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KR20190011773A
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야스아키 하야미
료타 다나카
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닛산 지도우샤 가부시키가이샤
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Abstract

반도체 장치는, 기판과, 기판의 주면에 형성된 제1 도전형의 드리프트 영역과, 드리프트 영역의 주면에 형성된 제2 도전형의 웰 영역과, 웰 영역에 형성된 제1 도전형의 소스 영역과, 드리프트 영역의 주면으로부터 수직 방향으로 형성되고, 소스 영역, 웰 영역 및 드리프트 영역에 접하는 게이트 홈과, 드리프트 영역의 주면에 형성된 제1 도전형의 드레인 영역과, 게이트 홈의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극과, 게이트 절연막의 드레인 영역에 대향하는 면에 형성된 제2 도전형의 보호 영역과, 웰 영역과 보호 영역에 접하여 형성된 제2 도전형의 접속 영역을 구비한다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것이다.
특허문헌 1은, 채널을 형성하는 웰 영역과, 소스 영역 및 드레인 영역이, 드리프트 영역 표면으로부터 수직 방향으로 드리프트 영역 내에 형성된 반도체 장치를 개시한다. 이 반도체 장치는, 드리프트 영역보다 불순물 농도가 낮은 기판과, 기판까지 단부가 연장되는 웰 영역을 사용함으로써, 웰 영역의 전계 집중을 저감시켜 내압성을 향상시킬 수 있다.
일본 특허 공개 제2001-274398호 공보
특허문헌 1에 기재된 반도체 장치는, 더 높은 내압성이 요구되는 경우, 게이트 전극과 드리프트 영역 사이에 있어서의 전계 집중을 완화하기 위하여 드리프트 영역과 상이한 도전형의 보호 영역이 형성될 수 있다. 보호 영역의 전위를 소스와 동전위로 하기 위해서는, 보호 영역의 표면에 콘택트 홀을 통하여 금속 배선이 접속될 수 있다. 이 경우, 보호 영역으로의 접속을 위한 영역이 필요하기 때문에 소자의 사이즈가 대형화될 가능성이 있다.
상기 문제점을 감안하여 본 발명은, 대형화하지 않고 내압성을 향상시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 반도체 장치는, 기판과, 기판의 주면에 형성된 제1 도전형의 드리프트 영역과, 드리프트 영역의 주면에 형성된 제2 도전형의 웰 영역과, 웰 영역에 형성된 제1 도전형의 소스 영역과, 드리프트 영역의 주면으로부터 수직 방향으로 형성되고, 소스 영역, 웰 영역 및 드리프트 영역에 접하는 게이트 홈과, 드리프트 영역의 주면에 형성된 제1 도전형의 드레인 영역과, 게이트 홈의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극과, 게이트 절연막의 드레인 영역에 대향하는 면에 형성된 제2 도전형의 보호 영역과, 웰 영역과 보호 영역에 접하여 형성된 제2 도전형의 접속 영역을 구비한다.
본 발명의 일 양태에 의하면, 대형화하지 않고 내압성을 향상시킬 수 있는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치를 설명하는 사시도이다.
도 2a는 도 1에 대응하는 상면도이다.
도 2b는 도 1의 A-A 방향에서 본 단면도이다.
도 2c는 도 1의 B-B 방향에서 본 단면도이다.
도 3은 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치를 설명하는 사시도이다.
도 4는 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 5는 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 4에 이어지는 사시도이다.
도 6은 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 5에 이어지는 사시도이다.
도 7은 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 6에 이어지는 사시도이다.
도 8은 도 7의 A-A 방향에서 본 단면도이다.
도 9는 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 7 및 도 8에 이어지는 사시도이다.
도 10은 도 9에 대응하는 상면도이다.
도 11은 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 9 및 도 10에 이어지는 사시도이다.
도 12는 본 발명의 제1 실시 형태의 제2 변형예에 따른 반도체 장치를 설명하는 사시도이다.
도 13은 도 12에 대응하는 상면도이다.
도 14는 도 12의 A-A 방향에서 본 단면도이다.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 장치를 설명하는 사시도이다.
도 16은 도 15의 A-A 방향에서 본 단면도이다.
도 17은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치를 설명하는 사시도이다.
도 18은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 19는 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 18에 이어지는 사시도이다.
도 20은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 19에 이어지는 사시도이다.
도 21은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도 20에 이어지는 사시도이다.
도 22는 도 21의 A-A 방향에서 본 단면도이다.
도 23은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 21 및 도 22에 이어지는 사시도이다.
도 24는 도 23의 A-A 방향에서 본 단면도이다.
도 25는 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 23 및 도 24에 이어지는 사시도이다.
도 26은 도 25의 A-A 방향에서 본 단면도이다.
도 27은 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 25 및 도 26에 이어지는 사시도이다.
도 28은 도 27에 대응하는 상면도이다.
도 29는 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법을 설명하기 위한, 도 27 및 도 28에 이어지는 사시도이다.
도 30은 본 발명의 제2 실시 형태의 제2 변형예에 따른 반도체 장치를 설명하는 사시도이다.
도 31은 도 30의 A-A 방향에서 본 단면도이다.
도 32는 본 발명의 제2 실시 형태의 제2 변형예에 따른 반도체 장치의 제조 방법을 설명하는 사시도이다.
도 33은 도 32의 A-A 방향에서 본 단면도이다.
이하, 도면을 참조하여 본 발명의 제1 및 제2 실시 형태를 설명한다. 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙여, 중복되는 설명을 생략한다. 단, 도면은 모식적인 것이며, 각 치수의 관계나 비율 등은 실제의 것과는 상이한 경우가 있다. 또한 도면 상호 간에 있어서도 서로의 치수의 관계나 비율이 상이한 부분이 포함된다. 또한 이하에 기재하는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 본 발명의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것은 아니다.
또한 이하의 실시 형태에 있어서, 「제1 도전형」과 「제2 도전형」은 서로 반대의 도전형이다. 즉, 제1 도전형이 n형이면 제2 도전형은 p형이고, 제1 도전형이 p형이면 제2 도전형은 n형이다. 이하의 설명에서는 제1 도전형이 n형, 제2 도전형이 p형인 경우를 설명하지만, 제1 도전형이 p형, 제2 도전형이 n형이어도 된다. n형과 p형을 뒤바꾸는 경우에는 인가 전압의 극성도 역전된다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성을 모식적으로 도시하는 사시도이다. 도 2a는, 도 1에 대응하는 상면도이다. 도 2b는, 도 1의 A-A 방향에서 본 단면도이다. 도 2c는, 도 1의 B-B 방향에서 본 단면도이다. 제1 실시 형태에서는, 복수의 반도체 소자로서 3개의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 갖는 반도체 장치를 예시적으로 설명한다. 반도체 소자는, 평면에 있어서의 2축 방향(X축 방향 및 Z축 방향) 각각으로 또한 다수 배열되어도 된다. 또한 도 1에서는, 알기 쉽게 하기 위하여 전극의 배선은 도시를 생략하고 있다.
제1 실시 형태에 따른 반도체 장치는, 도 1 및 도 2a 내지 도 2c에 도시한 바와 같이, 기판(1)과 웰 영역(2)과 소스 영역(3)과 드리프트 영역(4)과 드레인 영역(5)과 게이트 절연막(6)과 게이트 전극(7)과 게이트 홈(8)과 소스 전극(15)과 드레인 전극(16)과 보호 영역(17)과 접속 영역(18)을 구비한다.
기판(1)은, 예를 들어 반절연체 또는 절연체를 포함하는 평판이다. 여기서 절연체란, 시트 저항이 수 ㏀/□ 이상인 기판을 의미하고, 반절연체란, 시트 저항이 수십 Ω/□ 이상인 기판을 의미한다. 기판(1)의 재료로서는, 예를 들어 탄화규소(SiC)를 사용 가능하다. 제1 실시 형태에 있어서는, 기판(1)이, 절연체인 SiC를 포함하는 경우를 설명한다. 기판(1)은, 예를 들어 수십 ㎛ 내지 수백 ㎛ 정도의 두께를 갖는다.
드리프트 영역(4)은, 기판(1)의 한쪽 주면(이하, 「제1 주면」이라 함)에 형성된 n-형의 영역이다. 드리프트 영역(4)의 불순물 농도는 기판(1)보다도 높으며, 예를 들어 1×1014㎝-3 내지 1×1018㎝-3 정도이다. 드리프트 영역(4)은 기판(1)과 동일한 재료를 포함하며, 예를 들어 기판(1)이 SiC를 포함하는 경우에는, SiC를 포함하는 에피택셜 성장층이다. 드리프트 영역(4)은, 예를 들어 수 ㎛ 내지 수십 ㎛ 정도의 두께를 갖는다.
웰 영역(2)은, 드리프트 영역(4) 내에 있어서, 드리프트 영역(4)의 기판(1)과 접하는 주면(이하, 「제1 주면」이라 함)의 반대측의 주면(이하, 「제2 주면」이라 함)으로부터 드리프트 영역(4)의 제2 주면의 수직 방향(Y 축 방향)으로 드리프트 영역(4)의 제1 주면까지 연장되는 p형의 영역이다. 여기서 「웰 영역(2)의 단부」란, 웰 영역(2) 중, 드리프트 영역(4)의 제1 주면에 평행인 저면과, 드리프트 영역(4)에 대향하는 단부면이 교차하는 부분을 의미한다. 웰 영역(2)의 저면은 드리프트 영역(4)의 제1 주면보다 높아도 되고 낮아도 된다. 웰 영역(2)은, 드리프트 영역(4)의 제2 주면에 대하여 평행인 일 방향(Z축 방향)으로 연장된다. 웰 영역(2)의 불순물 농도는, 예를 들어 1×1015㎝-3 내지 1×1019㎝-3 정도이다.
소스 영역(3)은, 웰 영역(2) 내에 있어서, 드리프트 영역(4)의 제2 주면으로부터 드리프트 영역(4)의 제2 주면의 수직 방향(Y 축 방향)으로 연장된다. 소스 영역(3)은, 드리프트 영역(4)의 제2 주면에 평행인 일 방향(Z축 방향)으로 웰 영역(2)과 평행으로 연장된다. 소스 영역(3)은 드리프트 영역(4)과 동일한 도전형이다. 소스 영역(3)의 불순물 농도는 드리프트 영역(4)보다도 높으며, 예를 들어 1×1018㎝-3 내지 1×1021㎝-3 정도이다.
소스 영역(3) 및 웰 영역(2)은, 노출된 표면에 형성된 소스 전극(15)에 각각 전기적으로 접속되어 서로 동전위를 취한다. 소스 전극(15)의 재료로서는, 예를 들어 니켈(Ni), 티타늄(Ti), 또는 몰리브덴(Mo) 등의 금속 재료를 포함하는 도전체를 사용 가능하다. 또한 도 2a 및 도 2c에 있어서, 소스 전극(15)은 도시를 생략하고 있다.
게이트 홈(8)은, 도 2b에 도시한 바와 같이, 드리프트 영역(4)의 제2 주면으로부터 드리프트 영역(4)의 제2 주면의 수직 방향(Y 축 방향)으로 드리프트 영역(4)의 제1 주면까지 형성된 홈이다. 게이트 홈(8)은, 드리프트 영역(4)의 제2 주면에 평행이며, 소스 영역(3) 및 웰 영역(2)의 연장 방향에 직교하는 방향(X축 방향)에 있어서, 소스 영역(3), 웰 영역(2) 및 드리프트 영역(4)에 접하도록 연장된다. 게이트 홈(8)의 저면은 드리프트 영역(4)의 제1 주면에 일치할 필요는 없으며, 예를 들어 소스 영역(3)의 저면보다도 높아도 되고, 소스 영역(3)의 저면과 일치하고 있어도 된다. 게이트 홈(8)은, 드리프트 영역(4)의 제2 주면에 평행이고 연장 방향에 직교하는 방향(Z축 방향)으로 복수 배열된다.
게이트 절연막(6)은 게이트 홈(8)의 전체 표면에 형성된다. 게이트 절연막(6)의 재료로서는, 예를 들어 실리콘 산화막(SiO2막) 등의 절연체를 사용 가능하다. 게이트 전극(7)은, 게이트 홈(8) 내에 있어서, 적어도 게이트 절연막(6)의 표면에 형성된다. 즉, 게이트 전극(7)은 게이트 홈(8)의 표면에 게이트 절연막(6)을 개재하여 형성된다. 게이트 전극(7)의 재료로서는, 예를 들어 n형의 폴리실리콘 등의 도전체를 사용 가능하다.
드레인 영역(5)은, 드리프트 영역(4) 내에 있어서, 웰 영역(2)과 이격되어 형성된 n+형의 영역이다. 드레인 영역(5)은, 드리프트 영역(4)의 제2 주면으로부터 드리프트 영역(4)의 제2 주면의 수직 방향(Y 축 방향)으로 드리프트 영역(4)의 제1 주면까지 연장된다. 드레인 영역(5)의 깊이는 드리프트 영역(4)의 두께보다 얕아도 된다. 드레인 영역(5)은 웰 영역(2) 및 소스 영역(3)의 연장 방향(Z축 방향)으로 연장된다. 드레인 영역(5)은 드리프트 영역(4)과 동일한 도전형이다. 드레인 영역(5)의 불순물 농도는 드리프트 영역(4)보다도 높고 또한 소스 영역(3)과 동일한 정도이며, 예를 들어 1×1018㎝-3 내지 1×1021㎝-3 정도이다.
드레인 영역(5)은, 노출된 표면에 형성된 드레인 전극(16)과 전기적으로 접속된다. 드레인 전극(16)의 재료로서는, 예를 들어 니켈(Ni), 티타늄(Ti), 또는 몰리브덴(Mo) 등의 금속 재료를 포함하는 도전체를 사용 가능하다. 또한 도 2a 및 도 2c에 있어서, 드레인 전극(16)은 도시를 생략하고 있다.
보호 영역(17)은, 드리프트 영역(4) 내에 있어서, 게이트 절연막(6)의 드레인 영역(5)에 대향하는 면에 형성된 p형의 영역이다. 즉, 보호 영역(17)은, 게이트 홈(8)의 드레인 영역(5)에 대향하는 단부면의 전체면에 접하도록 형성된다. 즉, 보호 영역(17)의 깊이는 게이트 홈(8)의 깊이에 일치하고, 보호 영역(17)의 폭은 게이트 홈(8)의 폭에 일치한다. 또한 보호 영역(17) 및 게이트 홈(8)의 폭은, 드리프트 영역(4)의 제2 주면을 따라 주 전류 방향(X축 방향)에 직교하는 방향(Z축 방향)에 있어서의 폭이다. 보호 영역(17)의 불순물 농도는, 예를 들어 1×1015㎝-3 내지 1×1019㎝-3 정도이다.
접속 영역(18)은, 드리프트 영역(4) 내에 있어서, 웰 영역(2)과 보호 영역(17)에 접하여 형성되는 p형의 영역이다. 접속 영역(18)은, 드리프트 영역(4)의 제2 주면으로부터 게이트 홈(8)의 깊이보다 얕은 깊이까지 형성된다. 접속 영역(18)은, 게이트 홈(8)의 연장 방향(X축 방향)에 있어서, 웰 영역(2)의 드레인 영역(5)에 대향하는 단부면으로부터, 게이트 홈(8)의 드레인 영역(5)에 대향하는 단부면을 넘고 보호 영역(17)의 드레인 영역(5)에 대향하는 단부면을 넘지 않는 위치까지의 범위에 형성된다. 즉, 접속 영역(18)은, 게이트 홈(8)의 연장 방향(X축 방향)를 따르는 측면을 이루는 게이트 절연막(6)에 접한다. 접속 영역(18)의 불순물 농도는 웰 영역(2)보다도 높다. 접속 영역(18)의 불순물 농도는, 예를 들어 1×1015㎝-3 내지 1×1019㎝-3 정도이다.
웰 영역(2) 및 보호 영역(17)은 접속 영역(18)에 의하여 서로 전기적으로 접속된다. 즉, 소스 영역(3), 웰 영역(2), 소스 전극(15), 보호 영역(17) 및 접속 영역(18)은 서로 전기적으로 접속되어 서로 동전위를 취한다.
다음으로, 본 발명의 제1 실시 형태에 따른 반도체 장치의 기본적인 동작에 대하여 설명한다.
제1 실시 형태에 따른 반도체 장치는, 소스 전극(15)의 전위를 기준으로 하여, 드레인 전극(16)에 정의 전위를 인가한 상태에서 게이트 전극(7)의 전위를 제어함으로써, 트랜지스터로서 기능한다. 즉, 게이트 전극(7)과 소스 전극(15) 간의 전압을 소정의 역치 이상으로 하면, 게이트 전극(7) 측면에 위치하는 웰 영역(2)에 채널로 되는 반전층이 형성되어 온 상태로 되어, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다. 구체적으로는, 전자가 소스 전극(15)으로부터 소스 영역(3)으로 흐르고, 소스 영역(3)으로부터 채널을 통하여 드리프트 영역(4)에 유입된다. 또한 드리프트 영역(4)으로부터 드레인 영역(5)으로 흐르고, 마지막으로 드레인 전극(16)으로 흐른다.
한편, 게이트 전극(7)과 소스 전극(15) 간의 전압을 소정의 역치 이하로 하면, 웰 영역(2)의 반전층이 소멸하여 오프 상태로 되어, 드레인 전극(16) 및 소스 전극(15) 사이의 전류가 차단된다. 이때, 드레인-소스 간에는 수백 V 내지 수천 V의 고전압이 인가될 수 있다.
일반적으로, 게이트-드레인 간의 전압은, 드레인 영역에 대향하는 게이트 절연막과, 드리프트 영역에 확대되는 공핍층에 의하여 견딜 수 있다. 이때의 전계는 게이트 절연막과 드리프트 영역 사이의 계면에 집중된다. 게이트 절연막은 통상 수십 ㎚ 정도이기 때문에, 절연 파괴가 발생할 가능성이 있다.
제1 실시 형태에 따른 반도체 장치에 의하면, 소스 영역(3)과 동전위로 되는 보호 영역(17)을 구비함으로써, 드레인 영역(5)에 대전압을 인가하면 보호 영역(17)에 공핍층이 확대된다. 이때, 게이트 전극(7)과 드레인 영역(5) 간의 전압은, 드레인 영역(5)에 대향하는 게이트 절연막(6)과, 보호 영역(17) 내의 공핍층과, 드리프트 영역(4) 내의 공핍층에 의하여 견딜 수 있다. 이 중, 전계가 최대로 되는 것은 보호 영역(17)과 드리프트 영역(4)의 접합 계면이기 때문에, 보호 영역(17)은 게이트 절연막(6)을 절연 파괴로부터 보호할 수 있어, 내압을 향상시킬 수 있다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 웰 영역(2)과 보호 영역(17)에 접하여, 웰 영역(2) 및 보호 영역(17)과 동일한 도전형의 접속 영역(18)을 구비함으로써, 소스 영역(3)과 보호 영역(17)을 전기적으로 접속할 수 있다. 따라서 보호 영역(17)에 접속하기 위한 금속 배선 및 콘택트 홀이 불필요하기 때문에, 보호 영역(17)의 표면은 콘택트 홀보다 넓게 할 필요가 없다. 이 때문에, 소자 사이즈가 대형화되는 일이 없고, 단위 면적에 형성할 수 있는 소자 수가 저감되는 일도 없다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 보호 영역(17)의 표면적을 증가시킬 필요가 없기 때문에, 보호 영역(17)의 폭이 게이트 홈(8)의 폭보다 넓어지는 일이 없다. 보호 영역(17)은, 가령 게이트 홈(8)보다 넓은 폭을 갖는 경우, 온 상태 시의 드레인 영역(5)으로부터 소스 영역(3)으로의 주 전류의 흐름을 방해하여 단위 면적당의 온 저항이 증가할 수 있다. 제1 실시 형태에 따른 반도체 장치는, 단위 면적당의 온 저항이 증가되는 일 없이 보호 영역(17)에 의하여 게이트 절연막(6)을 보호할 수 있다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 접속 영역(18)의 불순물 농도가 웰 영역(2)보다 높기 때문에, 접속 영역(18)의 저항을 저감시킬 수 있어 도전성을 향상시킬 수 있다. 이것에 의하여, 제1 실시 형태에 따른 반도체 장치는, 소스 영역(3)과 보호 영역(17)의 전위가 고정되기 쉬워져, 오동작이 발생할 가능성을 저감시킬 수 있다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 기판(1)이 절연체 또는 반절연체를 포함하고, 웰 영역(2)의 단부가 기판(1)에 접함으로써, 웰 영역(2)의 단부에 있어서의 전계 집중을 저감시킬 수 있고, 또한 내압을 향상시킬 수 있다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 기판(1)과 드리프트 영역(4)이 서로 동일한 재료로 형성되기 때문에, 응력에 의한 휨이 발생할 가능성을 저감시켜 소자의 신뢰성을 향상시킬 수 있다.
(제1 변형예)
도 3은, 본 발명의 제1 실시 형태의 제1 변형예에 따른 반도체 장치를 설명하는 사시도이다. 제1 실시 형태의 제1 변형예에 따른 반도체 장치는, 복수의 반도체 소자와 복수의 반도체 소자가 서로 병렬로 접속되는 점에서, 상술한 제1 실시 형태와 상이하다. 제1 실시 형태의 제1 변형예에 있어서 설명하지 않는 구성, 작용 및 효과는, 상술한 제1 실시 형태와 실질적으로 마찬가지이며, 중복되기 때문에 생략한다.
제1 실시 형태의 제1 변형예에서는, 복수의 웰 영역(2)이 드리프트 영역(4)의 제2 주면에 평행이며, 연장 방향(Z축 방향)에 직교하는 방향(X축 방향)에 있어서, 서로 평행이고 이격되어 배열된다. 복수의 웰 영역(2) 내에는 복수의 소스 영역(3)이 각각 형성된다. 복수의 웰 영역(2)의 각 사이에는, 복수의 웰 영역(2)과 각각 이격되도록 복수의 드레인 영역(5)이 형성된다.
게이트 홈(8)은, 드리프트 영역(4)의 제2 주면에 평행이며, 웰 영역(2)의 배열 방향(X축 방향)에 있어서, 웰 영역(2)의 배열 방향(X축 방향)에 있어서의 양측의 드리프트 영역(4)에 접하도록 연장된다. 즉, 게이트 홈(8)은 웰 영역(2) 및 소스 영역(3)을 관통한다.
보호 영역(17)은, 게이트 홈(8)의 드레인 영역(5)에 각각 대향하는 양 단부면에 접하도록 각각 형성된다. 접속 영역(18)은, 웰 영역(2)의 배열 방향(X축 방향)에 있어서의 양 단부면으로부터, 각각 양측에 위치하는 보호 영역(17)에 접하는 위치까지의 범위에 각각 형성된다.
다음으로, 도 4 내지 도 11을 참조하여, 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법의 일례를 설명한다. 알기 쉽게 하기 위하여 도 4 내지 도 11은, 도 3의 영역 D에 대응하는, 병렬로 접속된 단위 소자 셀을 도시한다.
먼저, 도 4에 도시한 바와 같이 기판(1)을 준비한다. 기판(1)은, 논도프의 SiC를 포함하는 절연성 기판이며, 수십 ㎛ 내지 수백 ㎛ 정도의 두께를 갖는다. 이 기판(1)에 n-형의 SiC 에피택셜층을 드리프트 영역(4)으로서 형성한다. SiC에는 몇몇 폴리타입(결정다형)이 존재하지만, 여기서는 대표적인 4H로서 설명한다. 드리프트 영역(4)은, 예를 들어 불순물 농도가 1×1014㎝-3 내지 1×1018㎝-3, 두께가 수 ㎛ 내지 수십 ㎛로 되도록 형성된다.
다음으로, 도 5에 도시한 바와 같이, 드리프트 영역(4)에 p형의 웰 영역(2), n+형의 소스 영역(3), n+형의 드레인 영역(5), p형의 보호 영역(17) 및 p형의 접속 영역(18)을 형성한다. 형성 순서로서는 우선, 웰 영역(2)을 먼저 형성하는 것이 적합하다. 그 후, 소스 영역(3) 및 드레인 영역(5)은 동시에 형성해도 된다. 웰 영역(2), 소스 영역(3), 드레인 영역(5), 보호 영역(17) 및 접속 영역(18)의 형성에는 이온 주입법을 이용한다.
이온 주입하는 영역 이외를 마스크하기 위하여, 이하의 공정에 의하여 드리프트 영역(4) 상에 마스크재를 형성해도 된다. 마스크재로서는 실리콘 산화막(SiO2막)을 사용할 수 있고, 퇴적 방법으로서는 열 화학 기상 성장(열 CVD)법이나 플라스마 CVD법을 이용할 수 있다. 다음으로, 마스크재 상에 레지스트를 도포하고, 일반적인 포토리소그래피법 등을 이용하여 레지스트를 패터닝한다. 패터닝된 레지스트를 마스크로서 사용하여, 에칭에 의하여 마스크재의 일부를 선택적으로 제거한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭(RIE) 등의 건식 에칭을 이용할 수 있다. 다음으로 레지스트를 산소 플라스마나 황산 등으로 제거한다.
그 후, 마스크재를 마스크로서 사용하여, p형 및 n형 불순물을 드리프트 영역(4)에 이온 주입하여 p형의 웰 영역(2), 보호 영역(17) 및 접속 영역(18)과, n+형의 소스 영역(3) 및 드레인 영역(5)을 형성한다. p형 불순물로서는, 예를 들어 알루미늄(Al)이나 붕소(B)를 사용할 수 있다. 또한 n형 불순물로서는, 예를 들어 질소(N)를 사용할 수 있다. 이때, 기체(基體) 온도를 300℃ 내지 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 발생하는 것을 억제할 수 있다. 이온 주입 후, 마스크재를, 예를 들어 불산을 사용한 습식 에칭에 의하여 제거한다.
다음으로, 이온 주입한 불순물을 열처리(어닐)함으로써 활성화한다. 열 처리 온도로서는, 예를 들어 1700℃ 정도이며, 분위기로서는 아르곤(Ar)이나 질소(N2)를 적합하게 사용할 수 있다. 또한 이 방법으로 형성된 소스 영역(3) 및 드레인 영역(5)의 불순물 농도는 1×1018㎝-3 내지 1×1021㎝-3가 적합하며, 주입 깊이는 드리프트 영역(4)의 제1 주면보다 얕다. 또한 웰 영역(2), 보호 영역(17) 및 접속 영역(18)의 불순물 농도는 1×1015㎝-3 내지 1×1019㎝-3가 적합하다. 웰 영역(2) 및 보호 영역(17)의 주입 깊이는 드리프트 영역(4)의 제1 주면보다 깊으며, 웰 영역(2)의 단부가 기판(1) 내에 도달하도록 해도 된다. 접속 영역(18)의 주입 깊이는 드리프트 영역(4)의 제1 주면보다 얕다. 주입 에너지는, 예를 들어 드리프트 영역(4)의 두께가 1㎛ 이상인 경우, MKeV 레벨대 이상이어도 된다.
다음으로, 도 6에 도시한 바와 같이, 드리프트 영역(4)에 게이트 홈(8)을 형성하기 위하여 마스크재(9)를 형성한다. 마스크재(9)로서는, 도 5를 이용하여 설명한 공정에서 사용한 마스크재와 마찬가지로 절연막을 패터닝한 것을 사용 가능하다. 다음으로, 마스크재(9)를 마스크로서 사용하여 게이트 홈(8)을 형성한다. 또한 게이트 홈(8) 형성 후의 구조는 도시를 생략한다. 게이트 홈(8)을 형성하는 방법으로서는 RIE 등의 건식 에칭법이 적합하게 이용된다. 여기서는, 게이트 홈(8)의 깊이는 소스 영역(3)보다 얕게 형성된다. 게이트 홈(8)을 형성한 후에 마스크재(9)를 제거한다. 예를 들어 마스크재(9)가 실리콘 산화막인 경우에는 불산 세정에 의하여 마스크재(9)를 제거한다.
다음으로, 도 7 및 도 8에 도시한 바와 같이, 게이트 절연막(6) 및 게이트 전극(7)을 형성한다. 구체적으로는 먼저, 열산화법 또는 퇴적법에 의하여 드리프트 영역(4) 및 게이트 홈(8)의 표면에 게이트 절연막(6)을 형성한다. 예를 들어 열산화의 경우, 기체(基體)를 산소 분위기 중에서 1100℃ 정도의 온도로 가열함으로써, 기체가 산소에 접촉하는 모든 부분에 있어서 실리콘 산화막이 형성된다. 게이트 절연막(6)을 형성한 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위하여, 질소, 아르곤, 아산화질소(N2O) 등의 분위기 중에서 1000℃ 정도의 어닐을 행해도 된다.
그 후, 게이트 절연막(6)의 표면에 게이트 전극(7)으로 되는 재료를 퇴적한다. 게이트 전극(7)의 재료는 폴리실리콘을 사용 가능하다. 여기서는 폴리실리콘을 사용하여 게이트 전극(7)을 형성하는 방법을 설명한다. 폴리실리콘의 퇴적 방법으로서는 감압 CVD법을 이용해도 된다. 폴리실리콘의 퇴적 두께는 게이트 홈(8)의 폭 1/2보다 큰 값으로 함으로써, 게이트 홈(8)을 폴리실리콘으로 완전히 메울 수 있다. 예를 들어 게이트 홈(8)의 폭이 2㎛인 경우에는, 폴리실리콘의 두께는 1㎛보다 두껍게 한다. 또한 폴리실리콘 퇴적 후에 950℃ 정도, 염화포스포릴(POCl3)의 분위기 중에서 어닐함으로써 n형의 폴리실리콘이 형성되어, 게이트 전극(7)에 도전성을 갖게 할 수 있다.
다음으로, 게이트 전극(7)의 폴리실리콘을 등방성 에칭 또는 이방성 에칭에 의하여 에칭한다. 에칭양은 게이트 홈(8) 내에 폴리실리콘이 잔류하도록 설정한다. 예를 들어 게이트 홈(8)의 폭이 2㎛이고 폴리실리콘을 두께 1.5㎛로 퇴적한 경우, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한 에칭 제어상, 폴리실리콘의 두께 1.5㎛에 대하여 수 %의 오버에칭이더라도 문제는 없다. 도 7과 도 8은, 폴리실리콘의 에칭 후의 구조를 도시하고 있다. 또한 알기 쉽게 하기 위하여 도 7에 있어서, 게이트 절연막(6)의 형성 시에 드리프트 영역(4)의 표면에 형성된 절연막의 도시를 생략하고 있지만, 실제로는, 도 8에 도시한 바와 같이 드리프트 영역(4)의 표면에도 절연막이 형성될 수 있다.
다음으로, 도 9 및 도 10에 도시한 바와 같이, 층간 절연막(10)을 형성하고 전극용의 콘택트 홀(11)을 형성한다. 알기 쉽게 하기 위하여 도 10에서는, 층간 절연막(10)의 도시를 생략하고 콘택트 홀(11)의 위치만을 도시하고 있다. 층간 절연막(10)은 일반적으로 실리콘 산화막이 적합하며, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 이용할 수 있다. 층간 절연막(10)을 퇴적한 후, 층간 절연막(10) 상에 레지스트를 도포하고, 일반적인 포토리소그래피법을 이용하여 레지스트를 패터닝한다(도시 생략). 패터닝된 레지스트를 마스크로 하여, 불산 등을 사용한 습식 에칭, 또는 반응성 이온 에칭(RIE) 등의 건식 에칭에 의하여 층간 절연막(10)의 일부를 선택적으로 제거하여, 콘택트 홀(11)을 개구한다. 그 후, 레지스트를 산소 플라스마나 황산 등으로 제거한다.
다음으로, 도 11에 도시한 바와 같이, 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14)을 형성한다. 알기 쉽게 하기 위하여 도 11에서는, 드리프트 영역(4), 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14) 상호 간의 층간 절연막의 도시를 생략하고 있다. 배선 재료로서는 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo) 등의 금속 재료를 사용할 수 있다. 여기서는 Ti를 사용하여 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14)을 형성하는 방법을 설명한다. 먼저, 유기 금속 기상 성장(MOCVD) 등에 의하여 Ti를 퇴적한다. 다음으로, 레지스트 등을 마스크로서 사용하여 Ti의 선택 에칭을 행한다. 다음으로, 게이트 배선(12)과 소스 배선(13)의 층간 절연막을 퇴적하고 콘택트 홀을 형성한다. 층간 절연막의 퇴적은 스퍼터법 등이 적합하며, 콘택트 홀의 형성은, 도 9 및 도 10을 이용하여 설명한 공정과 마찬가지로 실시 가능하다. 다음으로, 게이트 배선(12)의 형성과 동일한 방법으로 소스 배선(13)으로 되는 금속 재료를 퇴적하고 에칭한다. 계속해서, 소스 배선(13)과 드레인 배선(14)의 층간 절연막을 퇴적하고 콘택트 홀을 형성하고, 드레인 배선(14)의 금속 재료를 퇴적한다. 도 11은, 드레인 배선(14)을 형성한 후의 반도체 장치를 도시하고 있다. 이상의 공정을 거쳐, 도 3에 도시하는 반도체 장치가 완성된다.
제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법에 의하면, 도 3에 도시한, 대형화하지 않고 내압을 향상시킬 수 있는 반도체 장치를 실현할 수 있다.
또한 제1 실시 형태의 제1 변형예에 따른 반도체 장치에 의하면, 주 전류가 흐르는 방향(X축 방향)에 있어서 인접하는 보호 영역(17)과, 보호 영역(17) 사이에 놓이는 드리프트 영역(4)은, 소정의 드레인 전압 이상으로 완전 결핍된다. 이것에 의하여 내압성을 더욱 향상시킬 수 있다.
(제2 변형예)
도 12는, 본 발명의 제1 실시 형태의 제2 변형예에 따른 반도체 장치를 설명하는 사시도이다. 도 13은, 도 12에 대응하는 상면도이다. 제1 실시 형태의 제2 변형예에 따른 반도체 장치는, 접속 영역(18)이 소스 전극(15)에 접하는 점에서, 상술한 제1 실시 형태와 상이하다. 제1 실시 형태의 제2 변형예에 있어서 설명하지 않는 구성, 작용 및 효과는, 상술한 실시 형태와 실질적으로 마찬가지이며, 중복되기 때문에 생략한다.
제1 실시 형태의 제2 변형예에서는, 소스 전극(15)이 웰 영역(2) 및 소스 영역(3)의 상면과 접속 영역(18)의 상면에 접한다. 소스 전극(15)과 웰 영역(2), 소스 영역(3) 및 접속 영역(18)은 서로 동전위를 취한다. 소스 전극(15)은 드리프트 영역(4)의 제2 주면 상에 형성된다. 소스 전극(15)은, 도 9 및 도 10을 이용하여 설명한 공정에 있어서, 접속 영역(18)에 대응하는 영역에도 콘택트 홀(11)을 형성함으로써 프로세스의 변경 없이 형성할 수 있다.
일반적으로, p형의 SiC는 비교적 저항률이 커서 전위의 고정이 어렵다. 제1 실시 형태의 제2 변형예에 따른 반도체 소자에 의하면, 접속 영역(18)이 소스 전극(15)에 직접 접함으로써 전위를 고정하기 쉬워져, 오동작이 발생할 가능성을 저감시킬 수 있다.
또한 도 14에 도시한 바와 같이, 제1 실시 형태의 제2 변형예에 있어서, 접속 영역(18)은 드리프트 영역(4)의 제2 주면보다 깊은 위치에서 소스 전극(15)과 접하도록 해도 된다. 이 소스 전극(15)은, 도 9 및 도 10을 이용하여 설명한 공정에 있어서, 접속 영역(18)에 대응하는 영역에도 콘택트 홀(11)을 형성한 후, 게이트 홈(8)과 마찬가지의 에칭에 의하여 접속 영역(18)의 깊이보다 얕은 홈을 형성하고, 홈에 전극 재료를 퇴적함으로써, 형성 가능하다.
접속 영역(18)의 상면보다 깊은 위치에서 접하도록 형성된 소스 전극(15)은, 저면뿐만 아니라, 접속 영역(18)에 형성된 홈의 측면에 있어서도 접속 영역(18)과 접하기 때문에, 접속 영역(18)과의 접촉 면적이 크다. 따라서 접촉 저항이 저감되어 전위의 고정이 더욱 용이해져, 오동작이 발생할 가능성을 저감시킬 수 있다.
(제2 실시 형태)
도 15은, 본 발명의 제2 실시 형태에 따른 반도체 장치를 설명하는 사시도이다. 도 16은, 도 15의 A-A 방향에서 본 단면도이다. 제2 실시 형태에 따른 반도체 장치는, 접속 영역(18)이, 게이트 절연막(6)의 저면에 접하여 형성되는 점에서, 상술한 제1 실시 형태와 상이하다. 이하의 제2 실시 형태에 있어서 설명하지 않는 구성, 작용 및 효과는, 상술한 실시 형태와 실질적으로 마찬가지이며, 중복되기 때문에 생략한다. 도 15 및 도 16에서는, 알기 쉽게 하기 위하여 전극의 배선은 도시를 생략하고 있다.
제2 실시 형태에 있어서, 게이트 홈(8)의 깊이는 드리프트 영역(4)의 깊이보다 얕다. 즉, 게이트 홈(8)의 저면은 드리프트 영역(4)의 제1 주면보다 높다. 또한 접속 영역(18)은, 도 16에 도시한 바와 같이, 게이트 절연막(6)의 기판(1)과 대향하는 저면과 접하여 형성된다. 접속 영역(18)은, 게이트 홈(8)의 연장 방향(X축 방향)에 있어서, 웰 영역(2)의 드레인 영역(5)에 대향하는 단부면으로부터, 보호 영역(17)의 저부에 접하는 위치까지 연장된다. 또한 접속 영역(18)의 폭은, 예를 들어 게이트 홈(8)의 폭에 일치한다. 즉, 접속 영역(18)은, 드리프트 영역(4) 내에 있어서, 웰 영역(2) 및 소스 영역(3)을 제외한, 게이트 홈(8) 및 보호 영역(17)의 기판(1)에 대향하는 저면에 형성된다.
다음으로, 본 발명의 제1 실시 형태에 따른 반도체 장치의 기본적인 동작에 대하여 설명한다.
제2 실시 형태에 따른 반도체 장치는, 제1 실시 형태와 마찬가지로, 소스 전극(15)의 전위를 기준으로 하여, 드레인 전극(16)에 정의 전위를 인가한 상태에서 게이트 전극(7)의 전위를 제어함으로써, 트랜지스터로서 기능한다. 즉, 게이트 전극(7)과 소스 전극(15) 간의 전압을 소정의 역치 이상으로 하면, 게이트 전극(7) 측면에 위치하는 웰 영역(2)에 채널로 되는 반전층이 형성되어 온 상태로 되어, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
한편, 게이트 전극(7)과 소스 전극(15) 간의 전압을 소정의 역치 이하로 하면, 웰 영역(2)의 반전층이 소멸하여 오프 상태로 되어, 드레인 전극(16) 및 소스 전극(15) 사이의 전류가 차단된다. 이때, 드레인-소스 간에는 수백 V 내지 수천 V의 고전압이 인가될 수 있다.
이와 같이, 제2 실시 형태에 따른 반도체 장치에 있어서, 채널이 형성되는 것은, 접속 영역(18)이 형성되는 게이트 홈(8) 아래가 아니라, 게이트 전극(7) 측면에 위치하는 웰 영역(2)이다. 이 때문에 접속 영역(18)은 온 상태 시의 채널 폭에 영향을 미치지 않는다.
제2 실시 형태에 따른 반도체 장치에 의하면, 소스 영역(3)과 동전위로 되는 보호 영역(17)을 구비함으로써, 드레인 영역(5)에 대전압을 인가하면 보호 영역(17)에 공핍층이 확대된다. 이때, 게이트 전극(7)과 드레인 영역(5) 간의 전압은, 드레인 영역(5)에 대향하는 게이트 절연막(6)과, 보호 영역(17) 내의 공핍층과, 드리프트 영역(4) 내의 공핍층에 의하여 견딜 수 있다. 이 중, 전계가 최대로 되는 것은 보호 영역(17)과 드리프트 영역(4)의 접합 계면이기 때문에, 보호 영역(17)은 게이트 절연막(6)을 절연 파괴로부터 보호할 수 있어, 내압을 향상시킬 수 있다.
또한 제2 실시 형태에 따른 반도체 장치에 의하면, 웰 영역(2)과 보호 영역(17)에 접하여, 웰 영역(2) 및 보호 영역(17)과 동일한 도전형의 접속 영역(18)을 구비함으로써, 소스 영역(3)과 보호 영역(17)을 전기적으로 접속할 수 있다. 따라서 보호 영역(17)에 접속하기 위한 금속 배선 및 콘택트 홀이 불필요하기 때문에, 보호 영역(17)의 표면은 콘택트 홀보다 넓게 할 필요가 없다. 이 때문에, 소자 사이즈가 대형화되는 일이 없고, 단위 면적에 형성할 수 있는 소자 수가 저감되는 일도 없다.
또한 제2 실시 형태에 따른 반도체 장치에 의하면, 보호 영역(17)의 표면적을 증가시킬 필요가 없기 때문에, 보호 영역(17)의 폭이 게이트 홈(8)의 폭보다 넓어지는 일이 없다. 보호 영역(17)은, 가령 게이트 홈(8)보다 넓은 폭을 갖는 경우, 온 상태 시의 드레인 영역(5)으로부터 소스 영역(3)으로의 주 전류의 흐름을 방해하여 단위 면적당의 온 저항이 증가할 수 있다. 제2 실시 형태에 따른 반도체 장치는, 단위 면적당의 온 저항이 증가하는 일 없이 보호 영역(17)에 의하여 게이트 절연막(6)을 보호할 수 있다.
또한 제2 실시 형태에 따른 반도체 장치에 의하면, 게이트 절연막(6)의 저면에 접하여 형성된 접속 영역(18)을 구비함으로써, 주 전류의 흐름을 방해하는 일이 없다. 또한 접속 영역(18)은 온 상태 시에 반전층이 형성되기 때문에, 채널 폭이 증가하여 온 저항을 저감시킬 수 있다.
또한 제2 실시 형태에 따른 반도체 장치에 의하면, 접속 영역(18)의 불순물 농도가 웰 영역(2)보다 높기 때문에, 접속 영역(18)의 저항을 저감시킬 수 있어 도전성을 향상시킬 수 있다. 이것에 의하여, 제2 실시 형태에 따른 반도체 장치는, 소스 영역(3)과 보호 영역(17)의 전위가 고정되기 쉬워져, 오동작이 발생할 가능성을 저감시킬 수 있다.
또한 제2 실시 형태에 따른 반도체 장치에 의하면, 기판(1)이 절연체 또는 반절연체를 포함하고, 웰 영역(2)의 단부가 기판(1)에 접함으로써, 웰 영역(2)의 단부에 있어서의 전계 집중을 저감시킬 수 있고, 또한 내압을 향상시킬 수 있다.
또한 제1 실시 형태에 따른 반도체 장치에 의하면, 기판(1)과 드리프트 영역(4)이 서로 동일한 재료로 형성되기 때문에, 응력에 의한 휨이 발생할 가능성을 저감시켜 소자의 신뢰성을 향상시킬 수 있다.
(제1 변형예)
도 17은, 본 발명의 제2 실시 형태의 제1 변형예에 따른 반도체 장치를 설명하는 사시도이다. 제2 실시 형태의 제1 변형예에 따른 반도체 장치는, 복수의 반도체 소자와 복수의 반도체 소자가 서로 병렬로 접속되는 점에서, 상술한 제2 실시 형태와 상이하다. 제2 실시 형태의 제1 변형예에 있어서 설명하지 않는 구성, 작용 및 효과는, 상술한 제2 실시 형태와 실질적으로 마찬가지이며, 중복되기 때문에 생략한다.
제2 실시 형태의 제1 변형예에서는, 복수의 웰 영역(2)이 드리프트 영역(4)의 제2 주면에 평행이며, 연장 방향(Z축 방향)에 직교하는 방향(X축 방향)에 있어서, 서로 평행이고 이격되어 배열된다. 복수의 웰 영역(2) 내에는 복수의 소스 영역(3)이 각각 형성된다. 복수의 웰 영역(2)의 각 사이에는, 복수의 웰 영역(2)과 각각 이격되도록 복수의 드레인 영역(5)이 형성된다.
게이트 홈(8)은 드리프트 영역(4)의 제2 주면에 평행이며, 웰 영역(2)의 배열 방향(X축 방향)에 있어서, 웰 영역(2)의 배열 방향(X축 방향)에 있어서의 양측의 드리프트 영역(4)에 접하도록 연장된다. 즉, 게이트 홈(8)은 웰 영역(2) 및 소스 영역(3)을 관통한다.
보호 영역(17)은, 게이트 홈(8)의 드레인 영역(5)에 각각 대향하는 양 단부면에 접하도록 각각 형성된다. 접속 영역(18)은, 게이트 홈(8)의 하방에 있어서, 웰 영역(2)의 배열 방향(X축 방향)에 있어서의 양 단부면으로부터, 각각 양측에 위치하는 보호 영역(17)에 접하는 위치까지의 범위에 각각 형성된다.
다음으로, 도 18 내지 도 29을 참조하여, 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법의 일례를 설명한다. 알기 쉽게 하기 위하여 도 18 내지 도 29는, 도 17의 영역 D에 대응하는, 병렬로 접속된 단위 소자 셀을 도시한다.
먼저, 도 18에 도시한 바와 같이 기판(1)을 준비한다. 기판(1)은, 논도프의 SiC를 포함하는 절연성 기판이며, 수십 ㎛ 내지 수백 ㎛ 정도의 두께를 갖는다. 이 기판(1)에 n-형의 SiC 에피택셜층을 드리프트 영역(4)으로서 형성한다. SiC에는 몇몇 폴리타입(결정다형)이 존재하지만, 여기서는 대표적인 4H로서 설명한다. 드리프트 영역(4)은, 예를 들어 불순물 농도가 1×1014㎝-3 내지 1×1018㎝-3, 두께가 수 ㎛ 내지 수십 ㎛로 되도록 형성된다.
다음으로, 도 19에 도시한 바와 같이, 드리프트 영역(4)에 p형의 웰 영역(2), n+형의 소스 영역(3) 및 n+형의 드레인 영역(5)을 형성한다. 형성 순서로서는 우선, 웰 영역(2)을 먼저 형성하는 것이 적합하다. 그 후, 소스 영역(3) 및 드레인 영역(5)은 동시에 형성해도 된다. 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)의 형성에는 이온 주입법을 이용한다.
이온 주입하는 영역 이외를 마스크하기 위하여, 이하의 공정에 의하여 드리프트 영역(4) 상에 마스크재를 형성해도 된다. 마스크재로서는 실리콘 산화막(SiO2막)을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 이용할 수 있다. 다음으로 마스크재 상에 레지스트를 도포하고, 일반적인 포토리소그래피법 등을 이용하여 레지스트를 패터닝한다. 패터닝된 레지스트를 마스크로서 사용하여, 에칭에 의하여 마스크재의 일부를 선택적으로 제거한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭(RIE) 등의 건식 에칭을 이용할 수 있다. 다음으로 레지스트를 산소 플라스마나 황산 등으로 제거한다.
그 후, 마스크재를 마스크로서 사용하여, p형 및 n형 불순물을 드리프트 영역(4)에 이온 주입하여 p형의 웰 영역(2)과, n+형의 소스 영역(3) 및 드레인 영역(5)을 형성한다. p형 불순물로서는, 예를 들어 알루미늄(Al)이나 붕소(B)를 사용할 수 있다. 또한 n형 불순물로서는, 예를 들어 질소(N)를 사용할 수 있다. 이때, 기체(基體) 온도를 300℃ 내지 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 발생하는 것을 억제할 수 있다. 이온 주입 후, 마스크재를, 예를 들어 불산을 사용한 습식 에칭에 의하여 제거한다.
이 방법으로 형성된 소스 영역(3) 및 드레인 영역(5)의 불순물 농도는 1×1018㎝-3 내지 1×1021㎝-3가 적합하며, 주입 깊이는 드리프트 영역(4)의 제1 주면보다 얕다. 또한 웰 영역(2)의 불순물 농도는 1×1015㎝-3 내지 1×1019㎝-3가 적합하다. 웰 영역(2)의 주입 깊이는 드리프트 영역(4)의 제1 주면보다 깊으며, 웰 영역(2)의 단부가 기판(1) 내에 도달하도록 해도 된다. 주입 에너지는, 예를 들어 드리프트 영역(4)의 두께가 1㎛ 이상인 경우, MKeV 레벨대 이상이어도 된다.
다음으로, 도 20에 도시한 바와 같이, 드리프트 영역(4)에 게이트 홈(8)을 형성하기 위하여 마스크재(9)를 형성한다. 마스크재(9)로서는, 도 19를 이용하여 설명한 공정에서 사용한 마스크재와 마찬가지로 절연막을 패터닝한 것을 사용 가능하다.
다음으로, 도 21 및 도 22에 도시한 바와 같이, 마스크재(9)를 마스크로서 사용하여 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성하는 방법으로서는 RIE 등의 건식 에칭법이 적합하게 이용된다. 여기서는, 게이트 홈(8)의 깊이는 소스 영역(3)보다 얕게 형성되지만, 소스 영역(3)보다 깊게 형성되도록 해도 된다.
다음으로, 도 23 및 도 24에 도시한 바와 같이, 계속해서, 마스크재(9)를 마스크로서 사용하여, 셀프 얼라인에 의하여 p형의 보호 영역(17) 및 접속 영역(18)을 형성한다. 접속 영역(18)은, 기판(1)과 수직인 방향으로 이온 주입함으로써, 게이트 홈(8)의 저면에 접하도록, 위치 어긋남을 발생시키지 않고 용이하게 형성 가능하다. 보호 영역(17)은, 도 24에 도시하는 단면(X-Y 평면)과 평행이고 기판(1)에 대하여 일정한 각도를 갖는 방향으로 이온 주입함으로써, 게이트 홈(8)의 드레인 영역(5)에 대향하는 단부면에만, 위치 어긋남을 발생시키지 않고 용이하게 형성 가능하다. 이때의 기판(1)에 대한 각도는, 주입 깊이의 관점에서 1° 내지 45°가 바람직하다. p형 불순물로서는, 예를 들어 알루미늄(Al)이나 붕소(B)를 사용할 수 있다. 접속 영역(18)의 불순물 농도는 웰 영역(2)보다도 높으며, 주입 깊이는 수백 ㎚ 정도가 바람직하다. 이때, 기체(基體) 온도를 300℃ 내지 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 발생하는 것을 억제할 수 있다. 이온 주입 후, 예를 들어 마스크재(9)가 실리콘 산화막인 경우에는 불산 세정에 의하여 마스크재(9)를 제거한다.
다음으로, 이온 주입한 불순물을 열처리(어닐)함으로써 활성화한다. 열 처리 온도로서는, 예를 들어 1700℃ 정도이며, 분위기로서는 아르곤(Ar)이나 질소(N2)를 적합하게 사용할 수 있다. 이 활성화에 의하여 웰 영역(2), 소스 영역(3), 드레인 영역(5), 보호 영역(17) 및 접속 영역(18)이 형성된다.
다음으로, 도 25 및 도 26에 도시한 바와 같이, 게이트 절연막(6) 및 게이트 전극(7)을 형성한다. 구체적으로는 먼저, 열산화법 또는 퇴적법에 의하여 드리프트 영역(4) 및 게이트 홈(8)의 표면에 게이트 절연막(6)을 형성한다. 예를 들어 열산화의 경우, 기체(基體)를 산소 분위기 중에서 1100℃ 정도의 온도로 가열함으로써, 기체가 산소에 접촉하는 모든 부분에 있어서 실리콘 산화막이 형성된다. 게이트 절연막(6)을 형성한 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위하여, 질소, 아르곤, 아산화질소(N2O) 등의 분위기 중에서 1000℃ 정도의 어닐을 행해도 된다.
그 후, 게이트 절연막(6)의 표면에 게이트 전극(7)으로 될 재료를 퇴적한다. 게이트 전극(7)의 재료는 폴리실리콘을 사용 가능하다. 여기서는 폴리실리콘을 사용하여 게이트 전극(7)을 형성하는 방법을 설명한다. 폴리실리콘의 퇴적 방법으로서는 감압 CVD법을 이용해도 된다. 폴리실리콘의 퇴적 두께는 게이트 홈(8)의 폭 1/2보다 큰 값으로 함으로써, 게이트 홈(8)을 폴리실리콘으로 완전히 메울 수 있다. 예를 들어 게이트 홈(8)의 폭이 2㎛인 경우에는, 폴리실리콘의 두께는 1㎛보다 두껍게 한다. 또한 폴리실리콘 퇴적 후에 950℃ 정도, 염화포스포릴(POCl3)의 분위기 중에서 어닐함으로써 n형의 폴리실리콘이 형성되어, 게이트 전극(7)에 도전성을 갖게 할 수 있다.
다음으로, 게이트 전극(7)의 폴리실리콘을 등방성 에칭 또는 이방성 에칭에 의하여 에칭한다. 에칭양은 게이트 홈(8) 내에 폴리실리콘이 잔류하도록 설정한다. 예를 들어 게이트 홈(8)의 폭이 2㎛이고 폴리실리콘을 두께 1.5㎛로 퇴적한 경우, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한 에칭 제어상, 폴리실리콘의 두께 1.5㎛에 대하여 수%의 오버에칭이더라도 문제는 없다. 도 25와 도 26은, 폴리실리콘의 에칭 후의 구조를 도시하고 있다. 또한 알기 쉽게 하기 위하여 도 25에 있어서, 게이트 절연막(6)의 형성 시에 드리프트 영역(4)의 표면에 형성된 절연막의 도시를 생략하고 있지만, 실제로는, 도 26에 도시한 바와 같이 드리프트 영역(4)의 표면에도 절연막이 형성될 수 있다.
다음으로, 도 27 및 도 28에 도시한 바와 같이, 층간 절연막(10)을 형성하고 전극용의 콘택트 홀(11)을 형성한다. 알기 쉽게 하기 위하여 도 27에서는, 층간 절연막(10)의 도시를 생략하고 콘택트 홀(11)의 위치만을 도시하고 있다. 층간 절연막(10)은 일반적으로 실리콘 산화막이 적합하며, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 이용할 수 있다. 층간 절연막(10)을 퇴적한 후, 층간 절연막(10) 상에 레지스트를 도포하고, 일반적인 포토리소그래피법을 이용하여 레지스트를 패터닝한다(도시 생략). 패터닝된 레지스트를 마스크로 하여, 불산 등을 사용한 습식 에칭, 또는 반응성 이온 에칭(RIE) 등의 건식 에칭에 의하여 층간 절연막(10)의 일부를 선택적으로 제거하여, 콘택트 홀(11)을 개구한다. 그 후, 레지스트를 산소 플라스마나 황산 등으로 제거한다.
다음으로, 도 29에 도시한 바와 같이, 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14)을 형성한다. 알기 쉽게 하기 위하여 도 29에서는, 드리프트 영역(4), 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14) 상호 간의 층간 절연막의 도시를 생략하고 있다. 배선 재료로서는 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo) 등의 금속 재료를 사용할 수 있다. 여기서는 Ti를 사용하여 게이트 배선(12), 소스 배선(13) 및 드레인 배선(14)의 형성하는 방법을 설명한다. 먼저, 유기 금속 기상 성장(MOCVD) 등에 의하여 Ti를 퇴적한다. 다음으로, 레지스트 등을 마스크로서 사용하여 Ti의 선택 에칭을 행한다. 다음으로, 게이트 배선(12)과 소스 배선(13)의 층간 절연막을 퇴적하고 콘택트 홀을 형성한다. 층간 절연막의 퇴적은 스퍼터법 등이 적합하며, 콘택트 홀의 형성은 도 27 및 도 28을 이용하여 설명한 공정과 마찬가지로 실시 가능하다. 다음으로, 게이트 배선(12)의 형성과 동일한 방법으로 소스 배선(13)으로 될 금속 재료를 퇴적하고 에칭한다. 계속해서, 소스 배선(13)과 드레인 배선(14)의 층간 절연막을 퇴적하고 콘택트 홀을 형성하고, 드레인 배선(14)의 금속 재료를 퇴적한다. 도 29는, 드레인 배선(14)을 형성한 후의 반도체 장치를 도시하고 있다. 이상의 공정을 거쳐, 도 17에 도시하는 반도체 장치가 완성된다.
제2 실시 형태의 제1 변형예에 따른 반도체 장치의 제조 방법에 의하면, 도 17에 도시한, 대형화하지 않고 내압을 향상시킬 수 있는 반도체 장치를 실현할 수 있다.
또한 제2 실시 형태의 제1 변형예에 따른 반도체 장치에 의하면, 주 전류가 흐르는 방향(X축 방향)에 있어서 인접하는 보호 영역(17)과, 보호 영역(17) 사이에 놓이는 드리프트 영역(4)은, 소정의 드레인 전압 이상으로 완전 결핍된다. 이것에 의하여 내압성을 더욱 향상시킬 수 있다.
(제2 변형예)
도 30은, 본 발명의 제2 실시 형태의 제2 변형예에 따른 반도체 장치를 설명하는 사시도이다. 도 31은, 도 30의 A-A 방향에서 본 단면도이다. 제2 실시 형태의 제2 변형예에 따른 반도체 장치는, 보호 영역(17) 및 접속 영역(18) 각각의 적어도 일부가 기판(1) 내부에 형성되는 점에서, 상술한 제2 실시 형태와 상이하다. 제2 실시 형태의 제2 변형예에 있어서 설명하지 않는 구성, 작용 및 효과는, 상술한 실시 형태와 실질적으로 마찬가지이며, 중복되기 때문에 생략한다.
제2 실시 형태의 제2 변형예에서는, 게이트 홈(8)의 저면이 기판(1)의 제1 주면 또는 기판(1) 내부에 위치한다. 또한 웰 영역(2) 및 드레인 영역(5)의 깊이는 드리프트 영역(4)의 두께보다 깊다. 즉, 드리프트 영역(4)의 제2 주면에 수직인 방향(Y 축 방향)에 있어서, 웰 영역(2) 및 드레인 영역(5)의 단부는 기판(1)의 내부까지 연장되어 있다. 마찬가지로, 소스 영역(3)의 깊이도 드리프트 영역(4)의 두께보다 깊어지도록 해도 된다. 접속 영역(18)은, 기판(1)의 내부에 있어서, 웰 영역(2) 및 소스 영역(3)을 제외한, 게이트 홈(8) 및 보호 영역(17)의 기판(1)에 대향하는 저면에 형성된다. 이것에 의하여, 접속 영역(18)은, 기판(1) 내부에 있어서, 웰 영역(2)과 보호 영역(17)을 전기적으로 접속한다.
제2 실시 형태의 제2 변형예와 같은 반도체 장치를 제조하는 경우, 도 32 및 도 33에 도시한 바와 같이, 마스크재(9)를 마스크로서 사용하여, 저면이 기판(1)의 제1 주면 또는 기판(1) 내부에 도달하도록 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성하는 방법으로서는 RIE 등의 건식 에칭법이 적합하게 이용된다. 그 후, 도 23 및 도 24를 이용하여 설명한 바와 같이, 계속해서, 마스크재(9)를 마스크로서 사용하여, 셀프 얼라인에 의하여 p형의 보호 영역(17) 및 접속 영역(18)을 형성 가능하다. 접속 영역(18)은, 기판(1)과 수직인 방향으로 이온 주입함으로써, 기판(1) 내부에 있어서 게이트 홈(8)의 저면에 접하도록, 위치 어긋남을 발생시키 않고 용이하게 형성 가능하다. 보호 영역(17)은, 도 33에 도시하는 단면과 평행이고 기판(1)에 대하여 일정한 각도를 갖는 방향으로 이온 주입함으로써, 일부가 기판(1) 내부에 도달하도록, 위치 어긋남을 발생시키지 않고 용이하게 형성 가능하다. 또한 도 32 및 도 33에 도시하는 구성은 도 21 및 도 22에 도시하는 구성에 대응하고, 도 32 및 도 33을 이용하여 설명한 공정은 도 21 및 도 22을 이용하여 설명한 공정에 대응한다.
제2 실시 형태의 제2 변형예에 따른 반도체 장치에 의하면, 접속 영역(18)의 적어도 일부가, 절연체 또는 반절연체를 포함하는 기판(1) 내부에 형성된다. 이것에 의하여, 접속 영역(18)과 드리프트 영역(4) 사이의 접합 용량이 저감되기 때문에, 반도체 장치의 응답성이 향상되어 고속 동작이 가능해진다.
또한 제2 실시 형태의 제2 변형예에 따른 반도체 장치에 의하면, 보호 영역(17)의 적어도 일부가 기판(1) 내부에 형성된다. 이것에 의하여, 보호 영역(17)의 단부에 있어서의 전계 집중을 완화할 수 있고, 또한 내압을 향상시킬 수 있다.
또한 제2 실시 형태의 제2 변형예에 따른 반도체 장치에 의하면, 기판(1)과 드리프트 영역(4)이 서로 동일한 재료로 형성됨으로써, 웰 영역(2) 또는 보호 영역(17)을 드리프트 영역(4)의 두께보다 깊게 형성하는 경우에도 1종의 p형 불순물에 의하여 용이하게 형성 가능하다.
(그 외의 실시 형태)
상기와 같이 본 발명을 상기 실시 형태에 의하여 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확하게 될 것이다.
예를 들어 제1 및 제2 실시 형태에 있어서, SiC를 포함하는 기판(1) 상에 반도체 장치를 제조하는 경우를 설명했지만, 기판(1)의 재료로서 SiC에 한정되지 않는다. 예를 들어 기판(1)의 재료로서, 밴드 갭이 넓은 반도체를 사용할 수 있다. 밴드 갭이 넓은 반도체로서는, 예를 들어 질화갈륨(GaN), 다이아몬드, 산화아연(ZnO), 질화알루미늄갈륨(AlGaN) 등을 들 수 있다.
또한 제1 및 제2 실시 형태에 있어서, 게이트 전극(7)에 n형 폴리실리콘을 사용하여 설명했지만, p형 폴리실리콘이어도 된다. 또한 게이트 전극(7)은 다른 반도체 재료여도 되고, 금속 재료 등의 다른 도전 재료여도 된다. 게이트 전극(7)의 재료로서, 예를 들어 p형 폴리탄화규소나 실리콘게르마늄(SiGe), 알루미늄(Al) 등도 사용 가능하다. 마찬가지로, 소스 전극(15) 및 드레인 전극(16)의 재료로서는 금속을 사용해도 되고, 반도체와 금속의 합금이어도 되며, 그 이외의 도체여도 된다.
또한 제1 및 제2 실시 형태에 있어서, 게이트 절연막(6)으로서 실리콘 산화막을 사용하는 경우를 설명했지만, 실리콘 질화막을 사용해도 되고, 또는 실리콘 산화막과 실리콘 질화막의 적층체를 사용해도 된다. 게이트 절연막(6)이 실리콘 질화막인 경우, 등방성 에칭을 행할 때는, 예를 들어 160℃의 열인산에 의한 세정으로 에칭을 행할 수 있다.
또한 제1 및 제2 실시 형태에 있어서, 드리프트 영역(4)을 에피택셜 성장에 의하여 형성하는 경우를 설명했지만, SiC 등의 절연성 기판에 n형 불순물을 주입함으로써 형성하도록 해도 된다.
또한 제1 및 제2 실시 형태에 있어서, 기판(1)은, 드리프트 영역(4)보다 불순물 농도가 낮은 n형 반도체를 포함하도록 해도 된다. 이것에 의하여, 반도체 장치의 온 상태 시에 전류가 기판(1) 내를 흐르게 되어 전류 경로가 증가되기 때문에 전류가 증가된다. 가령 기판(1)이 p형 반도체인 경우, 드리프트 영역(4) 내로 전류 경로가 좁혀지도록 공핍층이 확대되기 때문에 전류가 저감된다. 즉, 기판(1)이 드리프트 영역(4)과 동일한 도전형인 경우, 전류가 증가하여 손실이 저감된다.
또한 제1 및 제2 실시 형태에 있어서, 반도체 장치의 일례로서 MOSFET을 설명했지만, 본 발명의 실시 형태에 따른 반도체 장치는 절연 게이트형 바이폴라 트랜지스터(IGBT)나 사이리스터에도 적용할 수 있음은 물론이다.
또한 제1 및 제2 실시 형태에 있어서, 「평행」, 「수직」, 「직교」 등의 표현은 완전한 토폴로지를 의미하는 것은 아니며, 포토리소그래피나 그 외의 프로세스상의 이유에서 불완전한 토폴로지도 허용하는 것이다.
그 외에 상기 각 구성을 상호 응용한 구성 등, 본 발명은, 여기에 기재하고 있지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서 본 발명의 기술적 범위는, 상기 설명으로부터 타당한 특허 청구범위에 따른 발명의 특정 사항에 의해서만 정해지는 것이다.
1: 기판
2: 웰 영역
3: 소스 영역
4: 드리프트 영역
5: 드레인 영역
6: 게이트 절연막
7: 게이트 전극
8: 게이트 홈
15: 소스 전극
16: 드레인 전극
17: 보호 영역
18: 접속 영역

Claims (10)

  1. 기판과,
    상기 기판의 제1 주면에 형성되고, 상기 기판보다도 고불순물 농도의 제1 도전형의 드리프트 영역과,
    상기 드리프트 영역 내에 있어서, 상기 드리프트 영역의 상기 기판과 접하는 제1 주면과는 반대측의 제2 주면으로부터 상기 제2 주면의 수직 방향으로 연장된 제2 도전형의 웰 영역과,
    상기 웰 영역 내에 있어서, 상기 제2 주면으로부터 상기 수직 방향으로 연장된 제1 도전형의 소스 영역과,
    상기 제2 주면으로부터 상기 수직 방향으로 형성되고, 상기 제2 주면과 평행인 방향에 있어서 상기 소스 영역, 상기 웰 영역 및 상기 드리프트 영역에 접하도록 연장된 게이트 홈과,
    상기 드리프트 영역 내에 있어서, 상기 웰 영역과 이격되어 상기 제2 주면으로부터 상기 수직 방향으로 연장된 제1 도전형의 드레인 영역과,
    상기 게이트 홈의 표면에 형성된 게이트 절연막과,
    상기 게이트 절연막의 표면에 형성된 게이트 전극과,
    상기 소스 영역, 상기 웰 영역에 전기적으로 접속된 소스 전극과,
    상기 드레인 영역에 전기적으로 접속된 드레인 전극을 구비하는 반도체 장치에 있어서,
    상기 드리프트 영역 내에 있어서, 상기 게이트 절연막의 상기 드레인 영역에 대향하는 면에 형성된 제2 도전형의 보호 영역과,
    상기 드리프트 영역 내에 있어서, 상기 웰 영역과 상기 보호 영역에 접하여 형성된 제2 도전형의 접속 영역을 갖고,
    상기 웰 영역과 상기 보호 영역은 상기 접속 영역에 의하여 서로 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 접속 영역은, 상기 게이트 절연막의 상기 기판에 대향하는 저면과 접하여 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 접속 영역의 적어도 일부는 상기 기판 내부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 보호 영역의 적어도 일부는 상기 기판 내부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 접속 영역은 상기 웰 영역보다 불순물 농도가 높은 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 접속 영역은 상기 소스 전극과 접하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 접속 영역은 상기 제2 주면보다 깊은 위치에서 상기 소스 전극과 접하는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 보호 영역을 복수 갖고, 인접하는 상기 보호 영역과, 상기 인접하는 보호 영역 사이에 놓이는 상기 드리프트 영역은, 소정의 전압으로 완전 공핍되는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판은 절연체 또는 반절연체를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 드리프트 영역과 상기 기판은 서로 동일한 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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