JPH10209182A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リセス型ＦＥＴ１１０の製造方法において、
エッチングマスクとその下地層である半導体領域との付
着力の増大により、リセスエッチング処理の際に、エッ
チングマスクの浮き上がりによる異常なサイドエッチン
グが発生するのを抑え、これによりリセスエッチング処
理におけるリセス形状の制御性を向上して、所望の特性
を有するリセス型ＦＥＴ１１０を再現性よく製造する。 【解決手段】 ｎ型ＧａＡｓ層１１上にソース電極１２
及びドレイン電極１３を形成した後、該ソース電極１２
及びドレイン電極１３をマスクとして上記ｎ型ＧａＡｓ
層１１にエッチング処理を施して、上記ｎ型ＧａＡｓ層
１１の表面の、ソース電極１２とドレイン電極１３とが
対向する部分にリセス１４を形成するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電界効果トランジ
スタ及びその製造方法に関し、特に、ゲートリセス構造
を有する電界効果トランジスタにおけるリセス形状の制
御性を向上するための構造及び方法に関するものであ
る。

【０００２】

【従来の技術】従来から電界効果トランジスタには、ゲ
ートリセス構造，つまりゲート電極を活性層表面に形成
したリセス内に配置した構造を有するものがある。

【０００３】図５は、従来のリセス構造を有する電界効
果トランジスタ（以下、リセス型ＦＥＴともいう）を説
明するための概略図であり、図５(a) はその平面図，図
５(b) は図５(a) におけるＸ−Ｙ線断面図である。図５
において、２００はリセス型ＦＥＴであり、このリセス
型ＦＥＴ２００は、その基板（図示せず）上に形成され
たｎ型ＧａＡｓ層１を有し、該ｎ型ＧａＡｓ層１の所定
領域にはリセス４が形成されている。また上記ＧａＡｓ
層１上のリセス４の両側には、ソース電極２及びドレイ
ン電極３が相対向するよう形成されており、該リセス４
内にはゲート電極５が配置されている。

【０００４】次に製造方法について説明する。まず、半
導体基板（図示せず）にｎ型ＧａＡｓ層１を形成した
後、該ｎ型ＧａＡｓ１上にソース電極２及びドレイン電
極３を形成する。次に、全面にレジスト６を塗布し、写
真製版技術により、該レジスト６の、上記ソース電極２
とドレイン電極３との間の部分にレジスト開口６ａを形
成する。その後、該レジスト６をマスクとして上記ｎ型
ＧａＡｓ層１にウエットエッチング処理を施して、上記
ｎ型ＧａＡｓ層１にリセス４を形成する。最後に、金属
材料の蒸着リフトオフにより、上記リセス４内にゲート
電極５（図５参照）を形成する。

【０００５】

【発明が解決しようとする課題】ところが、上記ｎ型Ｇ
ａＡｓ層１のウエットエッチング工程では、レジスト６
の浮き上がりにより、レジスト開口６ａの端部にてｎ型
ＧａＡｓ層１の異常エッチングが生じ、このためリセス
４の形状を精度よく制御できないという問題がある。

【０００６】図６を用いて簡単に説明すると、例えば、
上記ウエットエッチング工程にてレジスト６の浮き上が
りが生じない場合は、図６(a) に示すように、リセス４
の平面形状は、レジスト開口６ａのパターンに対応した
ものとなる。一方、上記ウエットエッチング工程にてレ
ジスト６の浮き上がりが生じた場合、レジスト６とその
下地との間にエッチング液が侵入して、図６(b) に示す
ように本来のリセス４の側部に、該リセス４より浅い異
常エッチングによる溝部７が形成されて、リセス４の一
部が電極近傍まで広がってしまう。

【０００７】上記のような異常エッチングが生ずるメカ
ニズムは、次の通りである。すなわち、通常エッチング
処理によりリセスを形成する場合には、所望の形状のリ
セスを、１回のエッチング処理により形成するのではな
く、この場合のエッチング処理は複数回に分けて行な
い、徐々に半導体層をエッチングして、最終的に所望の
形状のリセスを形成する。この場合、第１回目のエッチ
ング処理ではレジスト６の浮き上がりが発生することは
ないが、第２回目以降のエッチング処理の際にレジスト
６の浮き上がりが生じて上記溝部７が形成されることが
ある。

【０００８】このようなレジスト６の浮き上がりが生ず
るのは、レジスト６とｎ型ＧａＡｓ層１との間に、レジ
スト６との密着力の弱いＧａＡｓ酸化膜８が介在してい
るためと考えられる。なお、このＧａＡｓ酸化膜８は、
レジスト６の塗布を行う前に、ｎ型ＧａＡｓ層１が大気
に曝された時点で生成されてしまうものである。

【０００９】本発明は、上記のような問題点を解決する
ためになされたもので、ウエットエッチングにより形成
されるリセスの形状を精度よく制御することができる電
界効果トランジスタ及びその製造方法を得ることを目的
とする。

【００１０】

【課題を解決するための手段】この発明（請求項１）に
係る電界効果トランジスタは、その表面の所定部分に形
成されたリセスを有する半導体領域と、該半導体領域表
面のリセス両側に、そのリセス側端部がリセス上に迫り
出すよう形成されたソース電極及びドレイン電極と、上
記半導体領域のリセス内に配置されたゲート電極とを備
えたことを特徴とするものである。

【００１１】この発明（請求項２）に係る電界効果トラ
ンジスタの製造方法は、半導体領域上に相対向するよう
所定間隔隔ててソース電極及びドレイン電極を形成する
工程と、該ソース電極及びドレイン電極をマスクとして
上記半導体領域にエッチング処理を施して、上記半導体
領域の表面の、ソース電極とドレイン電極とが対向する
部分に、リセスを形成する工程と、該リセス内にゲート
電極を形成する工程とを含むことを特徴とするものであ
る。

【００１２】この発明（請求項３）に係る電界効果トラ
ンジスタは、その表面の所定部分に形成されたリセスを
有する半導体領域と、該半導体領域表面上に上記リセス
両側に位置するよう形成されたソース電極及びドレイン
電極と、該半導体領域表面の、上記ソース電極及びドレ
イン電極間の領域に形成され、上記リセスを中心として
相対向する一対の対向部を有し、該両対向部のリセス側
端部が上記リセス上に迫り出したメタル層と、上記半導
体領域のリセス内に配置されたゲート電極とを備えたこ
とを特徴とするものである。

【００１３】この発明（請求項４）は、請求項３記載の
電界効果トランジスタにおいて、上記メタル層はタング
ステンシリサイドからなることを特徴とするものであ
る。

【００１４】この発明（請求項５）に係る電界効果トラ
ンジスタの製造方法は、半導体領域上に相対向するよう
所定間隔隔ててソース電極及びドレイン電極を形成する
工程と、該半導体領域表面の、上記ソース電極及びドレ
イン電極間の部分上に、所定間隔隔てて相対向する一対
の対向部を有するメタル層を形成する工程と、該メタル
層の対向部をマスクとして上記半導体領域にエッチング
処理を施して、上記半導体領域の表面の、上記メタル層
の一対の対向部が対向する部分に、リセスを形成する工
程とを含むことを特徴とするものである。

【００１５】この発明（請求項６）は、請求項５記載の
電界効果トランジスタの製造方法において、上記メタル
層として、タングステンシリサイド層を形成することを
特徴とするものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 実施の形態１．図１は、本発明の実施の形態１による電
界効果トランジスタ（リセス型ＦＥＴ）を説明するため
の断面図であり、図５(b) に対応する部分を示してい
る。

【００１７】図において、１１０は本実施の形態１のリ
セス型ＦＥＴであり、このリセス型ＦＥＴ１１０は、そ
のｉ型ＧａＡｓ基板１０上に形成された厚さ０．４μｍ
のｎ型ＧａＡｓ層１１を有し、該ｎ型ＧａＡｓ層１１の
所定領域にはリセス１４が形成されており、該リセス１
４内にはゲート電極１５が配置されている。そして、こ
の実施の形態１では、上記ＧａＡｓ層１１上のリセス１
４の両側には、ソース電極１２及びドレイン電極１３
が、それぞれのリセス１４側の端部１７，１８がリセス
１４上に迫り出すよう形成されている。ここでは、ソー
ス電極１２とドレイン電極１３との間隔は０．５μｍと
しており、ゲート電極１５の幅（ゲート長）は、ソース
電極１２とドレイン電極１３との間隔に合わせて０．５
μｍに設定している。また、上記リセス１４の幅Ｗｒは
１．３〜１．５μｍとし、その深さＤｒは０．４μｍ程
度に、ただしｎ型ＧａＡｓ層１１の厚さより浅くしてい
る。さらにソース電極１２及びドレイン電極１３は、Ａ
ｕ−Ｇｅ合金から構成されており、ゲート電極１５はＴ
ｉ−Ａｌ合金から構成されている。

【００１８】次に製造方法について説明する。図２(a)
〜(c) は上記リセス型ＦＥＴ１１０の製造方法をその工
程順に説明するための図である。

【００１９】まず、図２(a) に示すように、ｉ型ＧａＡ
ｓ基板１０上に厚さ０．４μｍのｎ型ＧａＡｓ層１１を
形成した後、該ｎ型ＧａＡｓ層１１上にソース電極１２
及びドレイン電極１３を、これらが所定の間隔，ここで
は０．５μｍ隔てて相対向するよう形成する。これらの
電極１２，１３の形成は、Ａｕ−Ｇｅ合金の蒸着により
行う。

【００２０】次に、ソース電極１２及びドレイン電極１
３、ならびに該両電極１２，１３間のリセスを形成すべ
き部分を除いて、全面をレジストにより被覆する。

【００２１】続いて、図２(b) に示すように、上記ソー
ス電極１２及びドレイン電極１３をマスクとして、上記
ｎ型ＧａＡｓ層１１にウエットエッチング処理を施し
て、上記ｎ型ＧａＡｓ層１１の表面部分にリセス１４を
形成する。

【００２２】この場合、所望のリセス形状を得るため
に、エッチング処理を複数回（４〜５回）に分けて行な
う。エッチング液としてはリン酸化水や過酸化水素水等
を用いることができる。このウエットエッチング処理は
等方性を有することから、形成されたリセス１４の幅寸
法Ｗｒは、ソース電極１２とドレイン電極１３との間隔
Ｗｅ（Ｗｅ＝０．５μｍ）よりも大きく、１．３〜１．
５μｍとなる。また、リセス１４の深さＤｒは、０．４
μｍ程度となる。なお、本実施の形態１では、エッチン
グ処理は室温で行い、そのトータルの所要時間は５分〜
６分である。

【００２３】そして最後に、図２(c) に示すように、金
属材料の蒸着リフトオフにより、上記リセス１４内にゲ
ート電極１５を形成する。なお、本実施の形態１では、
ゲート電極１５としてＴｉ−Ａｌ合金を採用している。

【００２４】次に作用効果について説明する。本実施の
形態１では、ゲート電極１５を配置するリセス１４を形
成するためのエッチング処理（以下、「リセスエッチン
グ」ともいう）の際、ソース電極１２およびドレイン電
極１３をエッチングマスクとして用いるので、リセスエ
ッチング中に異常なサイドエッチング（異常に変形した
リセス）が生ずるのを防ぐことができる。

【００２５】以下、詳しく説明すると、ソース電極１２
及びドレイン電極１３を構成する金属材料層は、従来エ
ッチングマスクとして用いられていたレジストに比べる
と、その下地材料との付着力が強い。具体的には、本実
施の形態１では、ｎ型ＧａＡｓ層１１上に形成したソー
ス電極１２及びドレイン電極１３を、該ｎ型ＧａＡｓ層
１１にリセスを形成する際のエッチングマスクとして用
いるので、このエッチングマスクはｎ型ＧａＡｓ層１１
の、大気に曝された露出面上に形成されるＧａＡｓ酸化
膜の影響を受けることはなく、しかもこのエッチングマ
スクである電極１２，１３と、その下地のｎ型ＧａＡｓ
層１１とは合金化された状態となっている。

【００２６】従って、該電極１２，１３を構成する金属
材料と、その下地層であるｎ型ＧａＡｓ層１１との付着
力は、従来のレジストマスクとその下地層であるＧａＡ
ｓ酸化膜６との付着力より大きなものとなる。

【００２７】このため、エッチングマスクであるソース
電極１２およびドレイン電極１３が、リセスエッチング
中にその下地層であるｎ型ＧａＡｓ層１１から剥離しに
くくなり、エッチングを数回繰り返し行う場合に、エッ
チングマスクの浮き上がりによる異常なサイドエッチン
グの発生を抑えることができる。

【００２８】この結果、リセス１４をウエットエッチン
グにより形成する工程でのリセス形状の制御性を向上す
ることができ、これにより所望の特性を有するリセス型
ＦＥＴを再現性よく製造することができる。

【００２９】実施の形態２．図３は、本発明の実施の形
態２による電界効果トランジスタの構造を示す断面図で
ある。図において、１２０は本実施の形態２のリセス型
ＦＥＴであり、このリセス型ＦＥＴ１２０は、上記実施
の形態１と同様、そのｉ型ＧａＡｓ基板１０上に形成さ
れた厚さ０．４μｍのｎ型ＧａＡｓ層１１を有し、該ｎ
型ＧａＡｓ層１１の所定領域には、幅１．３〜１．５μ
ｍ，深さ０．４μｍ程度のリセス１４が形成されてお
り、該リセス１４内にはゲート電極１５が配置されてい
る。

【００３０】そして、この実施の形態２では、ｎ型Ｇａ
Ａｓ層１１表面の、上記ソース電極１２及びドレイン電
極１３間の領域には、タングステンシリサイドからなる
メタル層２１が形成されている。このメタル層２１は、
上記リセス１４を中心として相対向する一対の対向部２
１ａ，２１ｂを有し、該対向部２１ａ，２１ｂのリセス
１４側の端部がリセス１４上に迫り出した構造となって
いる。

【００３１】ここでは、メタル層２１の一対の対向部２
１ａ，２１ｂの間隔を０．５μｍに設定し、ソース電極
１２とドレイン電極１３との間隔は、これらの間に該一
対の対向部２１ａ，２１ｂが配置できる程度の間隔にし
ている。

【００３２】次に製造方法について説明する。図４(a)
〜(d) は上記リセス型ＦＥＴの製造方法をその工程順に
説明するための図である。

【００３３】まず、図４(a) に示すように、ｉ型ＧａＡ
ｓ基板１０上にｎ型ＧａＡｓ層１１を形成した後、該ｎ
型ＧａＡｓ層１１上にソース電極１２及びドレイン電極
１３を、これらが所定の間隔を隔てて相対向するよう形
成する。ここでソース電極１２及びドレイン電極１３の
形成は、上記実施の形態１と同様にＡｕ−Ｇｅ合金の蒸
着により行う。

【００３４】次に、図４(b) に示すように、上記ｎ型Ｇ
ａＡｓ層１１表面の、上記ソース電極１２及びドレイン
電極１３間の部分上に、所定間隔隔てて相対向する一対
の対向部２１ａ，２１ｂを有するメタル層２１を形成す
る。この所定の間隔は、上記実施の形態１における、ソ
ース電極１２とドレイン電極１３との間隔と同様０．５
μｍに設定している。

【００３５】その後、図４(c) に示すように、レジスト
２２を、上記一対の対向部２１ａ，２１ｂが対向する部
分を除いて全面に形成し、該レジスト２２及び該対向部
２１ａ，２１ｂをマスクとして上記ｎ型ＧａＡｓ層１１
にウエットエッチング処理を施して、該ｎ型ＧａＡｓ層
１１の表面の、該一対の対向部２１ａ，２１ｂが対向す
る部分に、リセス１４を形成する。なお、この実施の形
態２においても形成されるリセス１４の寸法形状は、上
記実施の形態１と全く同一である。

【００３６】そして最後に、図４(d) に示すように、Ｔ
ｉ−Ａｕ合金の蒸着リフトオフにより、上記リセス１４
内にゲート長０．５μｍのゲート電極１５を形成する。

【００３７】次に作用効果について説明する。本実施の
形態２では、ゲート電極１５を配置するリセス１４を形
成するためのエッチング処理（リセスエッチング）の
際、ソース電極１２及びドレイン電極１３間に予め形成
した所定パターンのメタル層２１をエッチングマスクと
して用いるので、リセスエッチング中に異常なサイドエ
ッチングが生ずるのを防ぐことができる。

【００３８】詳述すると、上記のようにリセスエッチン
グの際エッチングマスクとして用いるメタル層２１は、
従来エッチングマスクとして用いられていたレジストに
比べると、その下地材料との付着力が強い。具体的に
は、本実施の形態２では、エッチングマスクとして用い
るメタル層２１は、写真製版技術により形成されるレジ
ストマスクのように、ｎ型ＧａＡｓ層１１の表面に生成
されるＧａＡｓ酸化膜上に形成されるのではなく、ｎ型
ＧａＡｓ層１１上に直にしかも合金化された状態で形成
されている。従って、該メタル層２１を構成する金属材
料（タングステンシリサイド）と、その下地層であるｎ
型ＧａＡｓ層１１との付着力が、従来のレジストマスク
とその下地層であるＧａＡｓ酸化膜６との付着力より大
きくなっている。

【００３９】これによりエッチングマスクであるメタル
層２１が、リセスエッチング中にその下地層であるｎ型
ＧａＡｓ層１１から剥離しにくくなり、エッチングマス
クの浮き上がりによる異常なサイドエッチングの発生を
抑えることができる。

【００４０】この結果、リセス１４をウエットエッチン
グにより形成する工程でのリセス形状の制御性を向上す
ることができ、これにより所望の特性を有するリセス型
ＦＥＴを再現性よく製造することができる。

【００４１】さらに、本実施の形態２では、エッチング
マスクとしてのメタル層２１を、タングステンシリサイ
ドにより構成していることから、エッチングマスクが酸
による洗浄や酸化等の高温熱処理に強いという利点があ
り、そのため、所望の形状のリセス１４をより再現性よ
く形成することができる。これにより、電界効果トラン
ジスタの特性のばらつきをより一層抑えることができ
る。

【００４２】

【発明の効果】本発明（請求項１）に係る電界効果トラ
ンジスタによれば、その表面の所定部分に形成されたリ
セスを有する半導体領域と、該半導体領域のリセス両側
に、そのリセス側端部がリセス上に迫り出すよう形成さ
れたソース電極及びドレイン電極とを備えたので、上記
リセスを、上記ソース及びドレイン電極をマスクとする
エッチング処理により形成可能な構造となっている。こ
のため上記電極をエッチングマスクとして用いることに
より、エッチングマスクとその下地層との付着力が大き
なものとなり、これによりリセスを形成するためのエッ
チング処理の際に、エッチングマスクの浮き上がりによ
り異常なサイドエッチングが発生するのを抑えることが
できる。この結果、リセスエッチング処理におけるリセ
ス形状の制御性が向上することとなり、リセス型ＦＥＴ
の製造プロセスにおける再現性を向上することができる
効果がある。

【００４３】本発明（請求項２）に係る電界効果トラン
ジスタの製造方法によれば、半導体領域上にソース電極
及びドレイン電極を形成した後、該ソース電極及びドレ
イン電極をマスクとして上記半導体領域にエッチング処
理を施して、上記半導体領域の表面の、ソース電極とド
レイン電極とが対向する部分にリセスを形成するので、
エッチングマスクとその下地層である半導体領域との付
着力が増大することから、リセスエッチング中に、エッ
チングマスクが半導体領域から剥離しにくくなり、エッ
チングマスクの浮き上がりによる異常なサイドエッチン
グの発生を抑えることができる。この結果、リセスエッ
チング処理におけるリセス形状の制御性を向上すること
ができ、所望の特性を有するリセス型ＦＥＴを再現性よ
く製造することができる効果がある。

【００４４】本発明（請求項３）に係る電界効果トラン
ジスタによれば、その表面の所定部分に形成されたリセ
スを有する半導体領域と、該半導体領域表面の、上記ソ
ース電極及びドレイン電極間の領域に形成され、上記リ
セスを中心として相対向する一対の対向部を有し、該対
向部のリセス側端部がリセス上に迫り出したメタル層と
を備えたので、上記リセスを、上記メタル層の対向部を
マスクとするエッチング処理により形成可能な構造とな
っている。このため該メタル層をエッチングマスクとし
て用いることにより、エッチングマスクとその下地層と
の付着力が大きなものとなり、これによりリセスを形成
するためのエッチング処理の際に、エッチングマスクの
浮き上がりにより異常なサイドエッチングが発生するの
を抑えることができる。この結果、リセスエッチング処
理におけるリセス形状の制御性の向上により、リセス型
ＦＥＴの製造プロセスにおける再現性を向上することが
できる効果がある。

【００４５】本発明（請求項４）によれば、請求項３記
載の電界効果トランジスタにおいて、上記エッチングマ
スクとして用いるメタル層をタングステンシリサイドか
ら構成したので、該エッチングマスクの耐エッチング性
が向上することとなり、リセスエッチング処理における
リセス形状の再現性をより一層向上できる効果がある。

【００４６】この発明（請求項５）に係る電界効果トラ
ンジスタの製造方法によれば、半導体領域上にソース電
極及びドレイン電極を形成した後、該半導体領域表面
の、上記ソース電極及びドレイン電極間の部分上に、相
対向する一対の対向部を有するメタル層を形成し、その
後該メタル層の対向部をマスクとして上記半導体領域に
エッチング処理を施して、上記半導体領域の表面の、上
記メタル層の一対の対向部が対向する部分にリセスを形
成するので、エッチングマスクとその下地層である半導
体領域との付着力が増大することから、リセスエッチン
グ中に、エッチングマスクが半導体領域から剥離しにく
くなり、エッチングマスクの浮き上がりによる異常なサ
イドエッチングの発生を抑えることができる。この結
果、リセスエッチング処理におけるリセス形状の制御性
を向上することができ、所望の特性を有するリセス型Ｆ
ＥＴを再現性よく製造することができる効果がある。

【００４７】本発明（請求項６）によれば、請求項５記
載の電界効果トランジスタの製造方法において、上記エ
ッチングマスクとして、タングステンシリサイドからな
るメタル層を用いたので、該エッチングマスクの耐エッ
チング性が向上することとなり、リセスエッチング処理
におけるリセス形状の再現性をより一層向上できる効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による電界効果トラ
ンジスタの構造を示す断面図である。

【図２】 上記実施の形態１の電界効果トランジスタの
製造方法を主要工程（図(a) 〜図(c) ）順に説明するた
めの断面図である。

【図３】 この発明の実施の形態２による電界効果トラ
ンジスタの構造を示す断面図である。

【図４】 上記実施の形態２の電界効果トランジスタの
製造方法を主要工程（図(a) 〜図(d) ）順に説明するた
めの断面図である。

【図５】 従来の電界効果トランジスタの構造を説明す
るための要部平面図（図(a) ）及び要部断面図（図(b)
）である。

【図６】 従来の電界効果トランジスタの製造方法にお
ける問題点を、正常なエッチング処理（図(a) ）と異常
なエッチング処理（図(b) ）とを対比して説明するため
の図である。

【符号の説明】

１０ ｉ型ＧａＡｓ基板、１１ ｎ型ＧａＡｓ層、１２
ソース電極、１３ ドレイン電極、１４ リセス、１
５ ゲート電極、２１ メタル層、２１ａ，２１ｂ 対
向部、２２ レジスト、１１０，１２０ 電界効果トラ
ンジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 その表面の所定部分に形成されたリセス
   を有する半導体領域と、 該半導体領域表面のリセス両側に、そのリセス側端部が
   リセス上に迫り出すよう形成されたソース電極及びドレ
   イン電極と、 上記半導体領域のリセス内に配置されたゲート電極とを
   備えたことを特徴とする電界効果トランジスタ。
2. 【請求項２】 半導体領域上に相対向するよう所定間隔
   隔ててソース電極及びドレイン電極を形成する工程と、 該ソース電極及びドレイン電極をマスクとして上記半導
   体領域にエッチング処理を施して、上記半導体領域の表
   面の、ソース電極とドレイン電極とが対向する部分に、
   リセスを形成する工程と、 該リセス内にゲート電極を形成する工程とを含むことを
   特徴とする電界効果トランジスタの製造方法。
3. 【請求項３】 その表面の所定部分に形成されたリセス
   を有する半導体領域と、 該半導体領域表面上に上記リセス両側に位置するよう形
   成されたソース電極及びドレイン電極と、 該半導体領域表面の、上記ソース電極及びドレイン電極
   間の部分に形成され、上記リセスを中心として相対向す
   る一対の対向部を有し、該両対向部のリセス側端部が上
   記リセス上に迫り出したメタル層と、 上記半導体領域のリセス内に配置されたゲート電極とを
   備えたことを特徴とする電界効果トランジスタ。
4. 【請求項４】 請求項３記載の電界効果トランジスタに
   おいて、 上記メタル層はタングステンシリサイドからなることを
   特徴とする電界効果トランジスタ。
5. 【請求項５】 半導体領域上に相対向するよう所定間隔
   隔ててソース電極及びドレイン電極を形成する工程と、 該半導体領域表面の、上記ソース電極及びドレイン電極
   間の部分上に、所定間隔隔てて相対向する一対の対向部
   を有するメタル層を形成する工程と、 該メタル層の対向部をマスクとして上記半導体領域にエ
   ッチング処理を施して、上記半導体領域の表面の、上記
   一対の対向部が対向する部分に、リセスを形成する工程
   と、 該リセス内にゲート電極を形成する工程とを含むことを
   特徴とする電界効果トランジスタの製造方法。
6. 【請求項６】 請求項５記載の電界効果トランジスタの
   製造方法において、 上記メタル層として、タングステンシリサイド層を形成
   することを特徴とする電界効果トランジスタの製造方
   法。