KR101318090B1 - 자기-정렬형 실리콘 카바이드 반도체 장치 및 그 제조 방법 - Google Patents

자기-정렬형 실리콘 카바이드 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전류 안정성을 개선시킨 자기-정렬형 실리콘 카바이드 전력 MESFET 장치 및 그 제조 방법을 제공한다. 게이트 리세스에 의해 분리되는 돌기된 소스 및 드레인 영역을 갖는 본 발명의 장치는 낮은 게이트 바이어스에서도 표면 트래핑 현상이 감소됨으로써 전류 안정성을 개선시켰다. 본 발명의 장치는 n-형 도핑된 SiC 채널층 위에 n+-형 도핑된 SiC층을 포함하는 기판을 금속 에칭 마스크를 사용하여 돌기된 소스 및 드레인 영역(예를 들어, 돌기된 핑거들)이 한정되도록 에칭하는 자지-정렬형 공정을 이용하여 제조될 수 있다. 그 후, 금속 에칭 마스크를 어닐링하여 소스 및 드레인 저항성 접점을 형성한다. 그 후, 단일층 또는 다층의 유전체막을 성장 또는 피착시키고 이방성 에칭을 행한다. 이어서, 쇼트키 접점층 및 최종 금속층을 증착 또는 이방성 피착 기술을 이용하여 피착시킨 후에 유전체층 또는 유전체층들에 대해 선택적으로 등방성 에칭을 행한다.
반도체, 자기-정렬형 SiC, 등방성 에칭, 게이트 리세스

Description

자기-정렬형 실리콘 카바이드 반도체 장치 및 그 제조 방법{SELF-ALIGNED SILICON CARBIDE SEMICONDUCTOR DEVICES AND METHODS OF MAKING THE SAME}
[종래기술의 문헌 정보]
[1] R.C.Clarke and John W.Palmour, "SiC Microwave Power Technologies," Proceedings of the IEEE, Vol.90, No.6, June 2002.
[2] K.Horio, Y.Fuseya, H.Kusuki, and H.Yanai, "Numerial Simulation of GaAs MESFET's with a p-Buffer Layer on the Semi-Insulating Substrate Compensated by Deep Traps," IEEE Transactions on Microwave Theory and Techniques, Vol.37, No.9, September 1989.
[3] N.Sghaier, J.M.Bluet, A.Souifi, G.Guilliot, E.Morvan and C. Brylinski, "Influce of Semi-Insulating Substrate Purity on the Output Characteristics of 4H-SiC MESFETs," Material Science Forum Vols.389-393 (2002) pp.:1363-1366.
[4] G.Y.Chung, C.C.Tin, J.R.Williams, K.McDonald, R.K.Chanana, Robert A.Weller, S.T.Pantelides, Leonard C.Feldman, O.W.Holland, M.K.Das, and John W.Palmour, "Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide," IEEE Electron Device Letters, Vol.22, No.4, April 2001.
[5] Ho-Young Cha, C.I.Thomas, G.Koley, Lester F.Eastman, and Michael G.Spencer, "Reduced Trapping Effects and Improved Electrical Performance in buried-gate 4H-SiC MESFETs," IEEE Transactions on Electron Devices, Vol.50, No.7, July 2003.
[6] Allen,S.T., "Self-aligned field-effect transistor for high frequency applications," U.S.Patent No.5,686,737, November 11, 1997.
[7] Pan et al, "Way to fabricate the self-aligned T-shape gate to reduce gate resistivity," U.S.Patent No.6,159,781, December 12, 2000.
[8] Sriram et al, "Silicon Carbide Power MESFET with Surface Effect Suppressive Layer," U.S.Patent No. 5,925,895, July 20, 1999.
본원은 2004년 3월 12일자로 출원된 미국 가출원 제60/552,398호의 우선권을 주장하며, 이 가출원의 전체 내용은 인용에 의해 본원에 포함되는 것으로 한다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 자기-정렬형 실리콘 카바이드 전력 MESFET 및 그 제조 방법에 관한 것이다.
고 전력 연속파(CW) 고주파수 (S 및 X 대역) 선형 광 대역폭 모노리딕 마이크로파 집적 회로(MMICs)용으로 이상적인 장치로서, 실리콘 카바이드 금속-반도체-전계 효과 트랜지스터(즉, MESFET)가 개발자들의 지대한 관심을 끌고 있다[1].
과거 십 년간, 전력 SiC MESFET 장치의 개발은 상당한 성공을 이루었다. 그 러나, 이들 장치에서 해결해야 할 문제는 여전히 남아 있다. 특히, 전력 SiC MESFET의 폭 넓은 시장화에 걸림돌이 되는 주요 문제 중 하나로서, 트래핑 현상에 의한 전류 불안정성을 들 수 있다.
트래핑 현상은 전자들이 어셉터형 준위에 의해 반-절연성(SI) 기판에서 트래핑(통상적으로, "백게이팅"으로 불려지는 현상)되거나, 표면에서 트래핑(즉, 표면 트래핑)될 때 나타난다.
백게이팅을 줄이기 위해, 기판과 채널을 분리시키는 p-형 버퍼층의 사용이 제시되어 있다[2]. 또한, 백게이팅 현상으로 인한 전류 불안정성을 상당히 줄이기 위해 최근에 도입된 고순도 반-절연성 기판을 사용하는 것도 보고되어 있다[3].
표면 트래핑 현상을 감소시키기 위한 여러 가지 방법이 있는 데, 우선, 계면 상태를 패시베이션하기(passivate) 위한 여러 기술을 채용할 수 있다. 그러나, 패시베이션을 개선시킨 후에도, 계면 상태의 밀도는 여전히 1012 범위로 되어 있다[4].
다른 해결책으로서, 표면으로부터 주 전류의 흐름을 멀리하도록 함으로써 전류 안정성에 대한 계면 트랩의 영향을 최소화시키는 장치 구조를 이용하는 것이 있다. 구조가 다른 장치들을 전류 안정성 관점에서 비교하는 작업에서는 장려할만한 결과가 보고되었다[5].
그러나, 보다 큰 전류 안정성을 갖는 전력 SiC MESFET의 필요성이 여전히 존재한다.
본 발명의 제1 양상에 따르면, 이하의 단계를 포함하는 반도체 장치의 제조 방법이 제공되며, 상기 단계는
제2층 n-형 SiC 상의 제1층 n-형 SiC를 선택적으로 에칭시키되, 제1층 n-형 SiC 상에 금속 에칭 마스크를 사용하여 선택적으로 에칭시키는 단계-제2층 n-형 SiC는 제1층 n-형 SiC보다 저농도로 n-형 도펀트로 도핑되어 있고, 제2층 n-형 SiC는 SiC 기판층 상에 형성된 p-형 SiC층 상에 형성되며, 이 에칭 단계는 제1층 n-형 SiC를 관통하여 제2층 n-형 SiC 내까지를 에칭하여 상부 표면을 각각 갖는 복수의 개별 돌기된 영역을 형성하며, 이들 복수의 돌기된 영역은 서로 이격되어 있어, 인접한 돌기 영역 간에 하나 이상의 리세스(recess)가 한정되어 있고, 이들 하나 이상의 리세스는 하부 표면과 측벽을 갖고 있슴-와,
제1층 n-형 SiC 상의 금속 에칭 마스크를 어닐링하여 돌기 영역의 상부 표면 상에 저항성 접촉부를 형성하는 단계와,
하나 이상의 리세스의 하부 표면 및 측벽을 포함하여 제1층 및 제2층 n-형 SiC의 노출된 표면 상에 하나 이상의 유전체 물질층을 피착시키는 단계와,
하나 이상의 리세스의 바닥 표면 상의 하나 이상의 유전체 물질층을 관통하면서 이방성으로 에칭하여 제2층 n-형 SiC를 노출시키는 단계와,
하나 이상의 리세스 내의 노출된 제2층 n-형 SiC 상에 쇼트키 금속을 피착하여 게이트 접합을 형성하는 단계
를 포함한다.
본 발명의 이런 양상에 따르면, 제2 n-형 SiC층과 p-형 버퍼층 간에 제2 n-형 SiC층보다 고농도로 n-형 도펀트로 도핑된 n-형 SiC층을 형성시킬 수 있다. 하나 이상의 유전체 물질층을 피착시키는 단계는 제1 및 제2 n-형 SiC의 노출된 표면 상에 SiO2층을 피착시키는 단계를 포함할 수 있다. 또한, 하나 이상의 유전체 물질층을 피착시키는 단계는 제1 및 제2 n-형 SiC의 노출된 표면 상에 Si3N4층을 피착하고 난 후, SiO2층을 피착시키는 단계를 포함할 수 있다. 금속 에칭 마스크는 니켈 또는 알루미늄을 포함할 수 있다.
본 발명의 제2 양상에 따르면, 위에서 언급한 방법으로 제조한 반도체 장치가 제공된다.
본 발명의 제3 양상에 따르면,
SiC 기판층,
SiC 기판층 상의 p-형 SiC 버퍼층,
버퍼층 상의 n-형 SiC의 채널층-이 채널층은 이격된 관계의 복수의 돌기 영역을 포함하며, 돌기 영역은 상부 표면을 가지며, 인접한 돌기 영역 사이에 하부 표면 및 측벽을 갖는 하나 이상의 리세스을 한정함-,
채널층의 돌기 영역의 상부 표면 상의 n-형 SiC의 소스/드레인층-소스/드레인층은 채널층보다 고농도로 n-형 도펀트로 도핑되어짐-,
n-형 SiC의 소스/드레인층 상의 금속 접촉부,
적어도 하나의 리세스의 하부 표면 상의 쇼트키 금속의 게이트 영역, 및
하나 이상의 리세스의 측벽 상의 하나 이상의 유전체 물질층
을 포함하는 반도체 장치가 제공되며, 게이트 영역은 채널층과 정류 접합부를 형성하며, 게이트 영역은 리세스의 측벽 사이에서 정렬된다. 본 발명의 일 실시예에 따르면, 게이트 영역은 레세스의 측벽 상의 하나 이상의 유전체층과 접촉될 수 있다. 또는, 게이트 영역은 레세스의 측벽 상의 하나 이상의 유전체층과 이격될 수 있다. 본 발명의 반도체 장치는 또한 p-형 버퍼층과 채널층 간에 위치되며 채널층보다 고농도로 n-형 도펀트로 도핑된 n-형 SiC층을 포함할 수 있다.
도 1은 SiC 전력 SiC MESFET의 개략 단면도.
도 2A는 본 발명의 제1 실시예 따른 자기-정렬형 SiC 전력 SiC MESFET의 개략 단면도.
도 2B는 본 발명의 제2 실시예 따른 자기-정렬형 SiC 전력 SiC MESFET의 개략 단면도.
도 3은 종래(좌측)와 자기-정렬형(우측) SiC 전력 MESFET에 대한 전류 흐름과 DC IV 특성을 비교한 도면.
도 4는 자기-정렬형 SiC MESFET 제조에 대한 개략적인 공정 흐름도.
도 5는 자기-정렬형 게이트 금속화 공정(좌측 및 우측-아래) 및 소스-게이트 I-V 곡선(우측-상부 코너)을 도시하는 곡선-트레이서 스크린의 현상에 사용되는 테스트 구조의 SEM 사진을 포함한 도면.
상술된 바와 같이, 트래핑 현상은 전자들이 어셉터형 준위에 의해 반-절연성(SI) 기판에서 트래핑(통상적으로, "백게이팅"으로 불려지는 현상)되거나, 표면에서 트래핑(즉, 표면 트래핑)될 때 나타난다. 도 1은 p-형 버퍼층(14)을 갖는 반-절연성 기판(12) 상에 제조된 SiC MESFET(10)의 개략 단면도이다. 도 1로부터 알 수 있는 바와 같이, SiC MESFET(10)는 또한 n-형 채널층(16), n-형 소스 영역(18), n-형 드레인 영역(19), 및 소스 접점(20), 게이트 접점(22) 및 드레인 접점(24)을 포함한다. 도 1에서는, 전자들이 어셉터 상태에 의해 트랩될 수 있는 영역들을 마이너스 부호로 나타내었다.
상술된 바와 같이, 표면으로부터 주 전류 흐름을 멀리함에 의해 전류 안정성에 대한 계면 트랩의 영향을 최소화시키려는 각종 장치 구조가 개발되었다. 예를 들어, 전류 안정성은 게이트-리세스형 또는 매립된 게이트 구조를 이용함으로써 개선시킬 수 있다. 그러나, 게이트-리세스형 또는 매립된 게이트 구조에서도 전자들이 표면 부근에 근접하여 흐르게 되면 낮은 게이트 바이어스에서 드레인 전류의 불안정성을 방지할 수는 없다.
본원에서는 전류 안정성을 향상시킨 자기-정렬형 전력 SiC MESFET 구조를 개시한다. 이런 구조의 장치에서, 출력 특성에 대한, 표면에서 트랩된 전자의 영향은 종래 MSEFET 구조에 비해 무시할 수 있다. 이 장치는 자기-정렬형 기술에 기초한 매우 단순하고 경제적인 제조 공정을 이용하여 제조될 수 있다.
도 2A는 제1 실시예에 따른 자기-정렬형 전력 SiC MESFET 구조를 개략 단면을 도시한 것이다. 도 2A에서 도시된 바와 같이, 이런 구조의 장치는 반-절연성 기판(1), p-형 SiC 버퍼층(2), n-형 SiC 채널(3), 채널에 형성되고 게이트 리세스(28)에 의해 분리되는 소스 및 드레인 핑거(26), 및 n+ 소스층 및 n+ 드레인층(4)을 포함한다. 도 2A에 도시된 장치는 또한 소스 및 드레인 저항성 접점(5) 및 쇼트키 접점(6)을 포함한다. 또한, 자기-정렬형 금속화를 통해 형성된 소스, 드레인 및 게이트 접점(8)이 도시된다. 도 2A에 도시된 장치는 또한, 표면 패시베이션층(7)을 포함한다.
도 2B는 본 발명의 제2 실시예에 따른 자기-정렬형 전력 SiC MESFET 구조의 개략 단면을 도시한 것이다. 도 2B에 도시된 장치는 도 2A에 도시된 장치의 구조와 유사하다. 그러나, 이 장치는 선택적 n-형층(3a)을 포함한다.
도 2A 및 도 2B에 도시된 장치들은 표면 패시베이션층(7)을 포함한다. 그러나, 표면 트랩 밀도가 높은 상태 하에서도, 드레인 전류에 미치는 표면에서 트랩된 전자의 영향은 실제로 제거된다. 도 2A에서 도시된 구조를 갖는 장치에 대해 행해진 2차원적(2-D) 수치 분석에 의하면, 전류가 소스-게이트 및 게이트-드레인 세그먼트의 표면에 가까운 부근에서는 흐르지 않는다는 것이 밝혀졌다. 오히려, 이 장치의 이들 세그먼트에서의 전류 흐름은 소스 및 드레인 핑거의 벌크 물질에서 발생하는 것으로 나타난다.
도 2A 및 도 2B에 도시된 장치의 층들에 대한 예시적인 도핑 농도 및 두께가 아래 도시된다.
# 물질 두께(㎛) 도핑 농도(cm-3)
2 에피택셜 성장층(p-형 0.1-10 1×1015-3×1017
3 에피택셜 성장층(n-형 1-5 1×1015-1×1017
3a 에피택셜 성장층(n-형 0.1-0.5 5×1016-1×1017
4 에피택셜 성장층(n-형) 0.2-1.5 >5×1018
도 3은 종래 장치에서의 전류 흐름과 본 발명의 자기-정렬형 장치에서의 전류 흐름을 비교한 것이다. 특히, 도 3은 종래(좌측)와, p-형 버퍼층을 갖는 반-절연성 기판 상에 형성된 자기-정렬형(우측 도면) 4H-SiC 전력 MESFET 구조에 대한 전류 흐름 및 DC I-V 특성을 비교한 것이다. 제로 게이트 바이어스 및 제로 계면 트랩 밀도(상부측)에서 전류 밀도 분포를 시뮬레이션하였고, 서로 다른 계면 트랩 밀도(하부측)에 대한 I-V 특성을 시뮬레이션하였다. 이런 시뮬레이션은 서로 다른 값의 계면 트랩 밀도(Dit)에 대해 Silvaco AtlasTM 2-D 장치 시뮬레이터를 이용하여 행해졌다. 도 3에 도시된 시뮬레이션에서, 종래 MESFET와 자기-정렬형 MESFET는 채널층 및 버퍼층에 대해 동일한 두께 및 도핑 농도를 갖는다.
상술된 바와 같이, 전력 SiC MESFET의 게이트는 자기-정렬형 공정을 이용하여 형성될 수 있다. 도 4에서는 자기-정렬형 SiC MESFET 제조에 대한 개략적인 공정이 도시되어 있다. 이 도면은 단지 자기-정렬형 공정만을 도시한 것으로, 예를 들어, 자기-정렬형 SiC MESFET의 제조에 대한 장치 메사(mesa) 분리 및 에어-브리지(air-bridge) 형성 공정 흐름을 포함하지 않는다.
도 4에 도시된 공정은 다음의 단계를 포함한다. 즉,
단계 1: 소스 및 드레인 핑거 한정.
단계 2: 단일층 또는 다층 유전체막 성장 또는 피착.
단계 3: 유전체층을 이방성 플라즈마 에칭하고, 소스/드레인 저항성 접점을 어닐링.
단계 4: 증발 또는 다른 이방성 피착 기술을 이용하여 쇼트키 접점 및 최종 금속을 피착.
단계 5: 유전체층 또는 유전체층들을 등방성 에칭(선택사항)
장치 메사 분리 및 에어-브리지 형성은 공지의 방식을 이용하여 수행될 수 있다.
도 5는 자기-정렬형 금속(예컨대, 금) 피착을 허용하는 게이트 금속화 공정을 이용한 결과를 도시한 것이다. 이 공정에서, 게이트 두께는 트렌치 깊이에 의해서만 제한된다. 자기-정렬형 공정 개발에 사용되는 테스트 구조의 SEM 사진이 도 5의 우측-하단 코너에 도시된다. 이들 구조는 20×50㎛의 게이트 주변부와, 1㎛ 내지 2㎛ 범위의 소스/게이트 라인 폭을 가지며, 5k옹스트롱 두께에서 소스/게이트 Au 금속화를 수용한다. 소스/게이트 라인 폭이 1㎛/1㎛인 테스트 구조의 클로즈-업 SEM 사진이 도 5의 좌측에 도시된다. 제안된 자기-정렬형 MESFET 구조의 경우, 소스-게이트 항복 전압은 게이트 리세스의 깊이에 관련되며 넓은 범위 내에서 조정될 수 있다.
다수의 다른 소위 "자기-정렬형" MESFET 관련 공정(예를 들어, [6, 7])과는 달리, 본원에 기술된 자기-정렬형 공정은 장치 제조에서 중요한 모든 정렬 단계를 제외하므로 실제로 자기-정렬형이다. 예를 들어, 도 5에 도시된 장치와 유사한 0.4㎛의 폭과 5 k옹스트롱의 게이트 금속 라인을 갖는 구조는 Karl Suss MJB-3 접점 정렬기를 사용하여 제조되었다.
기술된 게이트 금속화 기술은 VJFET, SIT, 및 BJT 등의 RF 장치 또는 수직 전력 스위칭의 자기-정렬형 게이트 또는 기재(base) 금속에 이용될 수 있다. 이 기술은 또한 전력 SiC MESFET 등의 미크론 이하의 게이트 길이를 갖는 래터럴(lateral) 장치의 제조 시에 사용될 수 있다.
비록 도 2A 및 도 2B와 도 4에 예시적인 실시예를 도시하였지만, 다른 실시예도 가능하다. 예를 들면, GaN 에피택셜층(n-형 및 p-형)을 실리콘 카바이드, 사파이어, 또는 실리콘 기판 상에 성장시켜 장치의 제조 시에 출발 물질 스택을 형성할 수 있다. 또는, 도전성 SiC 기판(n-형 또는 p-형 중 어느 하나)을 포함하는 기판 물질을 사용할 수 있다. 사용할 수 있는 또 다른 예시적인 기판 물질은, 예를 들어, Casady 및 그 외 공동인에 의한 2002년 10월 17일자로 발행된 미국 특허원 공보 제2002/0149021-A1호인 "Silicon carbide and Related Wide-Bandgap Transistors on Semi-Insulating Epitaxy for High-Speed, High-Power Applications"에 기재된 반-절연성 에피택셜 성장된 버퍼층을 갖는 도전성 SiC 기판이다. 또는, 기판 물질로서 열 전도도가 높은 상이한 유형의 세라믹스(예를 들어, AlN, Al2O3, BeO 등)
실리콘 카바이드는 다수의(200개 이상) 상이한 변형(폴리타입)으로 결정화된다. 가장 중요한 것은 3C-SiC(입방정계 단위 셀, zincblende); 2H-SiC; 4H-SiC; 6H-SiC(육방정계 단위 셀, wurtzile); 15R-SiC(사방면체 정계 단위 셀)이다. 그러나, 높은 전자 이동도 때문에 4H 폴리타입이 전력 장치용으로 매우 매력적이다. 4H-SiC가 적합하지만, 본 발명은 일례로 갈륨 니트라이드, 인듐 포스페이트, 및 실리콘 카바이드의 다른 폴리타입 등의 다른 광 대역갭 반도체 재료로 제조되는 것으로 기술된 자기-정렬형 전력 SiC MESFET에 적용가능하다는 것을 이해해야 한다.
자기-정렬형 구조의 SiC층은 공지의 기술을 이용하여 층들을 도너 또는 어셉터 물질로 도핑함으로써 형성될 수 있다. 예시적인 도너 물질로서는 질소와 인을 들 수 있다. 도너 물질로서 적합한 것은 질소이다. 예시적인 어셉터 물질로서는 붕소와 알루미늄을 들 수 있다. 어셉터 물질로서 적합한 것은 알루미늄이다. 그러나, 이들 물질들은 단지 예를 든 것으로, 실리콘 카바이드 내로 도핑될 수 있는 어떠한 도너 및 어셉터 물질이라도 사용될 수 있다. 본원에서 기술된 자기-정렬형 전력 SiC MESFET의 각종 층의 도핑 수준 및 두께는 특정 응용에 바람직한 특성을 갖는 장치가 제조되도록 변화될 수 있다. 마찬가지로, 장치의 여러 특징부(feature)의 치수도 특정 응용에 바람직한 특성을 갖는 장치가 제조되도록 변화될 수 있다.
SiC층들은 적합한 기판 상에 에피택셜 성장에 의해 형성될 수 있다. 이 층들은 에피택셜 성장 동안 도핑될 수 있다.
장치의 SiC 에피택셜층에 대한 예시적인 도핑 농도 범위는 다음과 같다. 즉,
n-형 소스/드레인: > 5×1016cm-3;
n-형 채널: < 1×1017cm-3 (예를 들어, 5×1016cm-3);
선택적 n-형층 : 5×1016cm-3 - 3×1017cm-3; 및
p-형 버퍼 : 1×1015cm-3 - 3×1017cm-3 (예를 들어, 3×1015cm-3 - 3×1017cm-3).
본 발명의 상기 실시예들들은 예시를 목적으로 개시한 것으로, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않는 한 상기 실시예에 대한 여러 변형 및 수정 실시예가 가능하다는 것을 인식할 것이다.

Claims (29)

  1. 반도체 장치의 제조 방법에 있어서,
    제2 n-형 SiC 층 상의 제1 n-형 SiC 층을 선택적으로 에칭시키되, 상기 제1 n-형 SiC 층 상의 금속 에칭 마스크를 사용하여 선택적으로 에칭시키는 단계-상기 제2 n-형 SiC 층은 상기 제1 n-형 SiC 층보다 저농도로 n-형 도펀트로 도핑되어 있고, 상기 제2 n-형 SiC 층은 SiC 기판층 상에 형성된 p-형 SiC층 상에 형성되며, 상기 에칭은 상기 제1 n-형 SiC 층을 관통하여 상기 제2 n-형 SiC 층 내까지를 에칭하여 상부 표면을 각각 갖는 복수의 개별 돌기된 영역을 형성하며, 상기 복수의 개별 돌기된 영역은 서로 이격되어 있어, 인접한 돌기 영역들 간에 하나 이상의 리세스(recess)가 한정되고, 상기 하나 이상의 리세스는 바닥 표면과 측벽들을 갖고 있음-와,
    상기 돌기 영역의 상부 표면 상에 저항성 접점을 형성하도록 상기 제1 n-형 SiC 층 상의 상기 금속 에칭 마스크를 어닐링하는 단계와,
    상기 하나 이상의 리세스의 바닥 표면 및 측벽들을 포함하여 상기 제1 n-형 SiC 층 및 상기 제2 n-형 SiC 층의 노출된 표면 상에 하나 이상의 유전체 물질층을 피착시키는 단계와,
    상기 하나 이상의 리세스의 바닥 표면 상의 상기 하나 이상의 유전체 물질층을 관통하면서 이방성으로 에칭하여 제2 n-형 SiC 층을 노출시키는 단계와,
    상기 하나 이상의 리세스 내의 상기 노출된 제2 n-형 SiC 층 상에 쇼트키(Schottky) 금속을 피착하여 게이트 접합을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 금속 에칭 마스크는 니켈 또는 알루미늄을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제2 n-형 SiC 층과 상기 SiC 기판층 상의 p-형 SiC 층 사이에 상기 제2 n-형 SiC 층보다 고농도로 n-형 도펀트로 도핑된 n-형 층이 개재되는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 SiC 기판은 금속층 상에 위치하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 어닐링 단계는 상기 하나 이상의 유전체 물질층을 피착시키기 전에 발생하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 쇼트키 금속의 피착 후에 상기 하나 이상의 유전체 물질층을 에칭하는 단계를 더 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 쇼트키 금속 위 및 상기 하나 이상의 돌기 영역의 상부 표면 상의 저항성 접점 위에 금속을 피착시키는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 하나 이상의 유전체 물질층을 피착시키는 단계는 상기 제1 n-형 SiC 층 및 상기 제2 n-형 SiC 층의 노출된 표면 상에 SiO2층을 피착시키는 단계를 포함하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 하나 이상의 유전체 물질층을 피착시키는 단계는 상기 제1 n-형 SiC 층 및 상기 제2 n-형 SiC 층의 노출된 표면 상에 Si3N4층을 피착시키고 나서 SiO2층을 피착시키는 단계를 포함하는 반도체 장치 제조 방법.
  10. 반도체 장치에 있어서,
    SiC 기판층,
    상기 SiC 기판층 상에 형성된 p-형 SiC의 버퍼층,
    상기 버퍼층 상에 형성된 n-형 SiC의 채널층-상기 채널층은 서로 이격되어 있는 복수의 돌기 영역을 포함하며, 상기 돌기 영역들은 상부 표면을 가지며 인접한 돌기 영역들 사이에 바닥 표면과 측벽들을 갖는 하나 이상의 리세스를 한정함-,
    상기 채널층의 돌기 영역의 상부 표면 상에 형성된 n-형 SiC의 소스/드레인층-상기 소스/드레인층은 상기 채널층보다 고농도로 n-형 도펀트로 도핑되어 있음-,
    상기 n-형 SiC의 소스/드레인층 상에 형성된 금속 접점,
    적어도 하나의 리세스의 바닥 표면 상에 형성된 쇼트키 금속의 게이트 영역, 및
    상기 하나 이상의 리세스의 측벽들 상에 형성된 하나 이상의 유전체 물질층
    을 포함하며,
    상기 게이트 영역은 상기 채널층과 함께 정류 접합을 형성하며, 상기 게이트 영역은 상기 리세스의 측벽들 사이에 정렬되는 반도체 장치.
  11. 제10항에 있어서,
    상기 게이트 영역은 상기 리세스의 측벽들 상에 형성된 상기 하나 이상의 유전체 물질층과 접촉되는 반도체 장치.
  12. 제10항에 있어서,
    상기 게이트 영역은 상기 리세스의 측벽들 상에 형성된 상기 하나 이상의 유전체 물질층과 이격되는 반도체 장치.
  13. 제10항에 있어서,
    상기 버퍼층과 상기 채널층 사이에 n-형 SiC층을 더 포함하고, 상기 버퍼층과 상기 채널층 사이의 상기 n-형 SiC층은 상기 채널층보다 고농도로 n-형 도펀트로 도핑되는 반도체 장치.
  14. 제13항에 있어서,
    상기 SiC 기판층은 금속층 상에 위치하는 반도체 장치.
  15. 제10항에 있어서,
    상기 복수의 돌기 영역은 길이 및 폭을 갖는 가늘고 기다란 형상(elongate)이며, 상기 돌기 영역들의 길이들은 서로 평행하게 배향되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수의 돌기 영역은 상기 돌기 영역들의 폭 방향으로 규칙적인 간격을 두고 서로 이격되어 있는 반도체 장치.
  17. 반도체 장치에 있어서,
    SiC 기판층,
    상기 SiC 기판층 상에 형성된 p-형 SiC의 버퍼층,
    상기 버퍼층 상에 형성된 n-형 SiC의 채널층-상기 채널층은 서로 이격되어 있는 돌기 소스 영역 및 돌기 드레인 영역을 포함하고, 상기 돌기 소스 및 드레인 영역들은 각각이 상부 표면 및 측벽들을 가짐-,
    상기 채널층의 돌기 소스 영역의 상부 표면 상에 형성된 n-형 SiC의 소스층-상기 소스층은 상기 채널층보다 고농도로 n-형 도펀트로 도핑되어 있음-,
    상기 채널층의 돌기 드레인 영역의 상부 표면 상에 형성된 n-형 SiC의 드레인층-상기 드레인층은 상기 채널층보다 고농도로 n-형 도펀트로 도핑되어 있음-,
    상기 소스층 상에 형성된 소스 금속 접점-상기 소스 금속 접점은 상기 돌기 소스 영역의 제1 측벽에 인접한 제1 에지를 가짐-,
    상기 드레인층 상에 형성된 드레인 금속 접점-상기 드레인 금속 접점은 상기 돌기 드레인 영역의 제1 측벽에 인접한 제1 에지를 갖고, 상기 돌기 드레인 영역의 제1 측벽은 상기 돌기 소스 영역의 제1 측벽에 대향하고 있음-,
    상기 돌기 소스 영역의 제1 측벽과 상기 돌기 드레인 영역의 제1 측벽 사이의 상기 채널층 상에 형성된 쇼트키 금속-상기 쇼트키 금속과 상기 채널층 사이에 게이트 접합을 형성하고, 상기 게이트 접합은 상기 돌기 소스 영역의 제1 측벽에 인접한 제1 에지와 상기 돌기 드레인 영역의 제1 측벽에 인접한 제2 에지를 가짐-, 및
    선택적으로, 상기 돌기 드레인 영역 및 상기 돌기 소스 영역의 상기 제1 측벽들 상에 형성된 하나 이상의 유전체 물질층
    을 포함하고,
    상기 게이트 영역은 상기 채널층과 함께 정류 접합을 형성하며,
    상기 게이트 접합의 제1 에지와 상기 소스 금속 접점의 제1 에지 사이에 수평적 이격은 없고, 상기 게이트 접합의 제2 에지와 상기 드레인 금속 접점의 제1 에지 사이에 수평적 이격은 없는 반도체 장치.
  18. 제17항에 있어서,
    상기 장치는 상기 돌기 드레인 영역 및 상기 돌기 소스 영역의 상기 제1 측벽들 상에 형성된 하나 이상의 유전체 물질층을 포함하고 상기 게이트 영역은 상기 돌기 소스 영역 및 상기 돌기 드레인 영역의 상기 제1 측벽들 상의 하나 이상의 유전체 물질층과 접촉되는 반도체 장치.
  19. 제17항에 있어서,
    상기 쇼트키 금속의 제1 에지는 상기 돌기 소스 영역의 상기 제1 측벽과 이격되고 상기 쇼트키 금속의 제2 에지는 상기 돌기 드레인 영역의 상기 제1 측벽과 이격되는 반도체 장치.
  20. 제17항에 있어서,
    상기 버퍼층과 상기 채널층 사이의 n-형 SiC층을 더 포함하고, 상기 버퍼층과 상기 채널층 사이의 상기 n-형 SiC층은 상기 채널층보다 고농도로 n-형 도펀트로 도핑된 반도체 장치.
  21. 제20항에 있어서,
    상기 SiC 기판층은 금속층 상에 위치하는 반도체 장치.
  22. 제17항에 있어서,
    상기 장치는 복수의 개별 돌기 소스 및 드레인 영역들을 포함하고, 상기 돌기 소스 및 드레인 영역들은 길이 및 폭을 갖는 가늘고 기다란 형상이며, 상기 돌기 소스 및 드레인 영역들의 길이들은 서로 평행하게 배향되어 있는 반도체 장치.
  23. 제22항에 있어서,
    상기 복수의 돌기 소스 및 드레인 영역들은 상기 돌기 소스 및 드레인 영역들의 폭 방향으로 규칙적인 간격을 두고 서로 이격되어 있는 반도체 장치.
  24. 제1항에 있어서,
    쇼트키 금속을 피착시키는 단계는 상기 하나 이상의 돌기 영역들의 상부 표면들 상의 저항성 접점들 상에 그리고 상기 하나 이상의 리세스 내의 상기 노출된 제2 n-형 SiC 층 상에 상기 쇼트키 금속을 동시에 피착시키는 단계를 포함하는 반도체 장치 제조 방법.
  25. 제24항에 있어서,
    상기 쇼트키 금속은 이방성으로 피착되는 반도체 장치 제조 방법.
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  27. 삭제
  28. 삭제
  29. 삭제
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