JP5101273B2 - 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法 - Google Patents

自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法 Download PDF

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Description

本願は、米国仮特許出願第６０／５５２，３９８号（２００４年３月１２日出願）の優先権を主張する。本明細書では、参照により、この仮出願の全体を援用する。
本願は、概して、半導体デバイスに関する。より詳しくは、自己整列型炭化ケイ素パワーＭＥＳＦＥＴおよびそのＭＥＳＦＥＴの作成方法に関する。
炭化ケイ素金属半導体電界効果トランジスタ（すなわち、ＭＥＳＦＥＴ）は、高電力の連続波（ＣＷ）高周波（ＳおよびＸバンド）の線形な広帯域幅のモノリシックマイクロ波集積回路（ＭＭＩＣ）に対する理想的なデバイスとして、開発者の多大な関心を引いた［１］（非特許文献１）。
ここ１０年で、パワーＳｉＣ ＭＥＳＦＥＴデバイスの開発において、意義深い成功が達成された。しかしながら、これらのデバイスに関する特定の問題は、未解決のままである。特に、パワーＳｉＣ ＭＥＳＦＥＴの広範な商品化を妨げる主要の問題の１つは、トラッピング効果に起因した電流の不安定性である。
トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときに生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲート」と呼ばれる現象）、または表面において起きる（すなわち、表面トラップ）。
ｐ型のバッファ層を用いて、基板からチャネルを分離することにより、バックゲーティングが低減されることが示されている［２］（非特許文献２）。最近導入された高純度の半絶縁性基板を使用することにより、バックゲーティング効果によって生じる電流の不安定性が、顕著に低減されるということも報告されている［３］（非特許文献３）。
表面トラッピング効果を低減する方法はいくつかある。第１に、界面状態を不動態化するために、種々の技術が用いられ得る。しかしながら、高度な不動態化の後でさえ、界面状態の密度は、１０１２範囲にとどまる［４］（非特許文献４）。
代替アプローチは、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響を最小化するデバイス構造を用いることである。別の構造を有するデバイスと比較して、電流の安定性に関して明るい結果が報告されている［５］（非特許文献５）。
より優れた電流の安定性を有するパワーＳｉＣ ＭＥＳＦＥＴに対するニーズは、依然として存在する。
Ｒ．Ｃ．ＣｌａｒｋｅおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「ＳｉＣ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ、２００２年６月、第９０巻、第６号 Ｋ．Ｈｏｒｉｏ、Ｙ．Ｆｕｓｅｙａ、Ｈ．ＫｕｓｕｋｉおよびＨ．Ｙａｎａｉ、「Ｎｕｍｅｒｉｃａｌ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ＧａＡｓ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ ａ ｐ−Ｂｕｆｆｅｒ Ｌａｙｅｒ ｏｎ ｔｈｅ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｃｏｍｐｅｎｓａｔｅｄ ｂｙ Ｄｅｅｐ Ｔｒａｐｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、１９８９年９月、第３７巻、第９号 Ｎ．Ｓｇｈａｉｅｒ、Ｊ．Ｍ．Ｂｌｕｅｔ、Ａ．Ｓｏｕｉｆｉ、Ｇ．Ｇｕｉｌｌｉｏｔ、Ｅ．ＭｏｒｖａｎおよびＣ．Ｂｒｙｌｉｎｓｋｉ、「Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｕｂｓｔｒａｔｅ Ｐｕｒｉｔｙ ｏｎ ｔｈｅ Ｏｕｔｐｕｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００２年、第３８９−３９３巻、ｐ．１３６３−１３６６ Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ｋ．Ｃｈａｎａｎａ、Ｒｏｂｅｒｔ Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌｅｏｎａｒｄ Ｃ．Ｆｅｌｄｍａｎ、Ｏ．Ｗ．Ｈｏｌｌａｎｄ、Ｍ．Ｋ．ＤａｓおよびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｘ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２００１年４月、第２２巻、第４号 Ｈｏ−Ｙｏｕｎｇ Ｃｈａ、ｃ。Ｉ．Ｔｈｏｍａｓ、Ｇ．Ｋｏｌｅｙ、Ｌｅｓｔｅｒ Ｆ．ＥａｓｔｍａｎおよびＭｉｃｈａｅｌ Ｇ．Ｓｐｅｎｃｅｒ、「Ｒｅｄｕｃｅｄ Ｔｒａｐｐｉｎｇ Ｅｆｆｅｃｔ ａｎｄ ｉｍｐｒｏｖｅｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ｂｕｒｉｅｄ−ｇａｔｅ ４Ｈ−ＳｉＣ ＭＥＳＦＥＴｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、２００３年７月、第５０巻、第７号
本発明の第１の局面によると、
ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、ｎ型ＳｉＣの第２の層は、ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、ｎ型ＳｉＣの第１の層を貫通してｎ型ＳｉＣの第２の層へとエッチングすることを包含し、複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、一つ以上の凹部は、底面および側壁を有する、エッチングすることと、
レイズド領域の上面の上にオームコンタクトを形成するように、ｎ型ＳｉＣの第１の層の上の金属エッチマスクをアニールすることと、
一つ以上の凹部の底面および側壁を含む、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、誘電性材料の一つ以上の層を堆積することと、
ｎ型ＳｉＣの第２の層を露光するように、一つ以上の凹部の底面の上の一つ以上の誘電性層を貫通して異方性エッチングすることと、
ゲート接合を形成するように、一つ以上の凹部の中の露光されたｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することと
を包含する、半導体デバイスを作成する方法が提供される。この局面によると、ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層が、ｎ型ＳｉＣの第２の層と、ｐ型バッファ層との間に配置され得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上にＳｉＯ２の層を堆積することを含み得る。誘電性材料の一つ以上の層を堆積することが、ｎ型ＳｉＣの第１および第２の層の露光された面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを含み得る。金属エッチマスクがニッケルまたはアルミニウムを含み得る。
本発明の第２の局面によると、上記方法によって作成される半導体デバイスが提供され得る。
本発明の第３の局面によると、
ＳｉＣ基板層と、
ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、チャネル層は、間隔のある関係の複数のレイズド領域を備え、レイズド領域は、上面を有し、底面と、隣接したレイズド領域の間の側壁とを有する一つ以上の凹部を規定する、チャネル層と、
チャネル層のレイズド領域の上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
ｎ型ＳｉＣのソース／ドレイン層の上にある金属コンタクトと、
少なくとも１つの凹部の底面の上にあるショットキー金属のゲート領域と、
一つ以上の凹部の側壁の上にある誘電性材料の一つ以上の層と
を備えた、半導体デバイスであって、
ゲート領域が、チャネル層との整流接合を形成し、ゲート領域が、凹部の側壁の間に整列されている、半導体デバイスが提供される。一実施形態によると、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と接触し得る。あるいは、ゲート領域は、凹部の側壁の上にある一つ以上の誘電性層と離間され得る。半導体デバイスは、ｐ型バッファ層とチャネル層との間に配置された、チャネル層よりも高濃度のｎ型ドーパントでドープされたｎ型ＳｉＣ層をさらに備え得る。
上述したように、トラッピング効果は、電子がアクセプター様のレベルによってトラップされるときにＭＥＳＦＥＴデバイス内において生じ、そのトラップは、半絶縁性（ＳＩ）基板内において起きるか（通常、「バックゲーティング」と呼ばれる現象）、または表面において起きる。図１は、ｐ型バッファ層１４を有する半絶縁性基板１２上に製造されたＳｉＣ ＭＥＳＦＥＴ １０の略断面図を示す。図１から分かるように、ＳｉＣ ＭＥＳＦＥＴ １０はまた、ｎ型チャネル層１６と、ｎ型ソース領域１８と、ｎ型ドレイン領域１９と、ソース２０、ゲート２２およびドレイン２４コンタクトとを含む。図１では、電子がアクセプタ状態によってトラップされ得る領域は、図中において、−の符号で示す。
上述したように、表面から主電流ストリームを離すことによって、電流の安定性への界面トラップの影響の最小化を試みる種々のデバイス構造が開発されてきた。例えば、電流の安定性は、凹型または埋込型ゲート構造を用いることによって、改善され得る。しかしながら、凹型および埋込型ゲート構造でさえ、電子が表面の近傍において流れる場合において、低ゲートバイアスにおけるドレイン電流の不安定性を防ぐことはできない。
ここで、電流の安定性が改善された自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造を説明する。このデバイスでは、出力特性への表面においてトラップされた電荷の影響は、従来型ＭＥＳＦＥＴ構造と比べて、ごくわずかである。このデバイスは、自己整列型技術に基づいて、非常にシンプルかつ簡素な製造プロセスを用いて、作成され得る。
図２Ａは、第１の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ａに示すように、このデバイスは、半絶縁性基板１と、ｐ型ＳｉＣバッファ層２と、ｎ型ＳｉＣチャネル３と、チャネル内に形成されかつゲート凹部２８によって分離されたソースおよびドレインフィンガ２６と、ｎ＋ソースおよびｎ＋ドレイン層４とを含む。図２Ａに示すデバイスはまた、ソースおよびドレイン・オームコンタクト５と、ショットキーコンタクト６とを含む。また、自己整列型メタライゼーションを介して形成されたソース、ドレインおよびゲートコンタクト８も示されている。また、図２Ａに示すように、このデバイス構造は、表面不動態化層７を含む。
図２Ｂは、第２の実施形態による自己整列型パワーＳｉＣ ＭＥＳＦＥＴ構造の略断面図を示す。図２Ｂに示すデバイスは、図２Ａに示すデバイスと構造が類似する。しかしながら、このデバイスはまた、オプションのｎ型層３ａを含む。
図２Ａおよび図２Ｂに示すデバイスは、表面不動態化層７を含む。しかしながら、表面トラップ密度が高いような条件下でさえも、ドレイン電流への表面においてトラップされた電荷の影響は、実質的になくなっている。図２Ａに示す構造を有するデバイスに対する二次元（２−Ｄ）の数値解析により、ソース−ゲートおよびゲート−ドレインセグメントにおける表面の近傍において、電流は流れないということが判明した。より正確には、このデバイスのこれらのセグメントにおける電流フローは、ソースおよびドレインフィンガのバルク材料においては生じると示される。
以下に、このデバイスの層の例示的なドープ濃度および厚みを記載する。
Figure 0005101273
 図３は、従来型デバイスと、本明細書に記載の自己整列型デバイスとの電流フローの比較を示す。特に図３は、従来型（左側）および自己整列型（右側）のｐ型バッファ層を有する半絶縁性基板上の４Ｈ−ＳｉＣパワーＭＥＳＦＥＴ構造の電流フローおよびＤＣ Ｉ−Ｖ特性の比較である。電流密度の分布をゼロゲートバイアスおよびゼロ界面トラップ密度においてシミュレーションし（上側）、異なる界面トラップ密度に対してＩ−Ｖ特性をシミュレーションした（下側）。界面トラップ密度（Ｄｉｔ）の異なる値に対して、Ｓｉｌｖａｃｏ ＡｔｌａｓＴＭ２−Ｄデバイスシミュレータを用いて、このシミュレーションを実行した。図３に示すシミュレーションでは、従来型および自己整列型ＭＥＳＦＥＴは、同じ厚みならびに、チャネルおよびバッファ層に対して同じドープ密度を有する。
上述したように、パワーＳｉＣ ＭＥＳＦＥＴのゲートは、自己整列型プロセスを用いて形成され得る。自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対する略プロセスフローを図４に示す。この図は、自己整列型プロセスのみを示すが、例えば、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造に対するデバイスのメサ分離およびエアーブリッジ形成の工程は含まない。
図４に示すプロセスは、以下の工程を含む
工程１：ソースおよびドレインフィンガの規定
工程２：単層または多層の誘電性フィルムの成長または堆積
工程３：誘電性層を介した異方性プラズマエッチングおよびソース／ドレイン・オームコンタクトのアニール
工程４：蒸着または別の異方性堆積技術を用いたショットキーコンタクトおよび最終金属の堆積
工程５：誘電性層（単数または複数（任意））の等方性エッチング
デバイスのメサ分離およびエアーブリッジ形成は、既知の方法を用いて実行され得る。
図５は、自己整列型金属（例えば、金）の堆積を可能にするゲートメタライゼーションプロセスを用いた結果を示す。このプロセスでは、ゲートの厚みは、トレンチの深さによってのみ限定される。図５の右下に、自己整列型プロセスの発展に用いられるテスト構造のＳＥＭ像を示す。これらの構造は、２０×５０μｍのゲート外周および、１μｍから２μｍへと変化するソース／ゲートライン幅を有し、５ｋÅの厚みにおいてソース／ゲートＡｕメタライゼーションを受けた。１μｍ／１μｍのソース／ゲートライン幅を有するテスト構造のクローズアップのＳＥＭ像を図５の左側に示す。提案する自己整列型ＭＥＳＦＥＴ構造については、ソース−ゲートの絶縁破壊電圧が、ゲート凹部の深さに関連し、広い範囲において調節可能である。
多くの別のいわゆる「自己整列型」ＭＥＳＦＥＴ関連のプロセス（例えば、［６、７］）とは異なり、本明細書に記載の自己整列型プロセスは、正に自己整列型である。デバイスの製造から、全てのクリティカルなアライメントステップを排除したからである。例えば、図５に示すデバイスに類似した０．４μｍ幅、５ｋÅ厚のゲート金属ラインを有する構造は、Ｋａｒｌ Ｓｕｓｓ ＭＪＢ−３コンタクトアライナを用いて作成された。
記載したゲートメタライゼーション技術は、自己整列型ゲート、または、垂直パワースイッチあるいはＶＪＦＥＴ、ＳＩＴおよびＢＪＴなどのＲＦデバイスの基部金属形成のために、用いられ得る。この技術はまた、パワーＳｉＣ ＭＥＳＦＥＴなどのような、サブミクロンのゲート長を有するラテラルデバイスの製造において用いられ得る。
図２Ａ〜２Ｂおよび図４において例示的な実施形態を示したが、別の代替実施形態も可能である。例えば、デバイスの製造用に出発材料のスタックを形成するために、炭化ケイ素、サファイアまたはシリコン基板の上に、ＧａＮエピタキシャル層（ｎおよびｐ型）が成長され得る。あるいは、導電性ＳｉＣ基板（ｎ型またはｐ型のいずれか）を備える基板材料が用いられ得る。用いられ得る別の例示的な基板材料は、半絶縁性のエピタキシャルに成長させたバッファ層を有する導電性ＳｉＣ基板である。これは、例えば、Ｃａｓａｄｙらの「Ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｗｉｄｅ−Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｅｐｉｔａｘｙ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ，Ｈｉｇｈ−Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ」（米国特許出願公開第２００２／０１４９０２１−Ａ１号、２００２年１０月１７日公開）に記載されている。あるいは、基板材料として、熱伝導度の高い別のタイプのセラミックが用いられ得る（例えば、ＡｌＮ、Ａｌ２Ｏ３、ＢｅＯなど）。
炭化ケイ素は、多数の（２００よりも多くの）変形（多型）へと結晶化する。最も重要なのは、３Ｃ−ＳｉＣ（立方晶、閃亜鉛鉱型）；２Ｈ−ＳｉＣ；４Ｈ−ＳｉＣ；６Ｈ−ＳｉＣ（六方晶、ウルツ型）；１５Ｒ−ＳｉＣ（菱面体晶）である。しかしながら、電子の移動度が高いので、４Ｈの多型はパワーデバイスに対してより魅力的である。４Ｈ−ＳｉＣが望ましいが、本発明が、別のワイドバンドギャップ半導体材料（例えば、窒化ガリウム、リン酸インジウム、および、炭化ケイ素の別の多型）からなる本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴに適用可能であることは、理解される。
自己整列型構造のＳｉＣ層は、既知の技術を用いて、ドナーまたはアクセプタ材料でその層をドープすることによって、形成され得る。例示的なドナー材料としては、窒素およびリンが挙げられる。窒素は、好適なドナー材料である。ＳｉＣをドープするための例示的なアクセプター材料としては、ホウ素およびアルミニウムが挙げられる。アルミニウムは、好適なアクセプター材料である。しかしながら、上記の材料は例示に過ぎず、炭化ケイ素にドープされ得る任意のアクセプターおよびドナー材料を用いることができる。本明細書に記載の自己整列型パワーＳｉＣ ＭＥＳＦＥＴの種々の層のドープレベルおよび厚みを変更して、特定の用途に対して所望の特性を有するデバイスを生成することができる。同様に、デバイスの種々の特徴の大きさを変更して、特定の用途に対して所望の特徴を有するデバイスを生成することができる。
ＳｉＣ層は、適切な基板上のエピタキシャル成長によって形成され得る。この層は、エピタキシャル成長の間において、ドープされ得る。
このデバイスのＳｉＣエピタキシャル層に対する例示的なドープ濃度は以下のとおりである
ｎ型ソース／ドレイン：＞５×１０１８ｃｍ−３；
ｎ型チャネル：＜１×１０１７ｃｍ−３（例えば、＜５×１０１６ｃｍ−３）；
オプションのｎ型層：５×１０１６ｃｍ−３〜３×１０１７ｃｍ−３；
ｐ型バッファ：１×１０１５ｃｍ−３〜３×１０１７ｃｍ−３（例えば、３×１０１５ｃｍ−３〜３×１０１７ｃｍ−３）。
説明を目的として提供した例を用いて上記記載により本発明の原理を教示したが、本開示を読むことによって、本発明の真の範囲から逸脱せずに、形式および詳細において種々の変化がなされ得るということは、当業者には理解される。
Figure 0005101273
図１は、ＳｉＣパワーＭＥＳＦＥＴの略断面図である。 図２Ａは、第１の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。 図２Ｂは、第２の実施形態による自己整列型ＳｉＣパワーＭＥＳＦＥＴの略断面図である。 図３は、従来型（左側）および自己整列型（右側）ＳｉＣパワーＭＥＳＦＥＴの電流フローおよびＤＣ ＩＶ特性の比較である。 図４は、自己整列型ＳｉＣ ＭＥＳＦＥＴの製造用の略工程である。 図５は、自己整列型ゲートのメタライゼーションプロセスの開発に用いられるテスト構造のＳＥＭ像（左および右下）と、ソース−ゲートのＩ−Ｖ曲線を示すカーブ−トレーサ画面（右上）を含む。

Claims (22)

  1. 半導体デバイスを作成する方法であって、
    該方法は、
    ｎ型ＳｉＣの第２の層の上にあるｎ型ＳｉＣの第１の層の上の金属エッチマスクを用いて、該ｎ型ＳｉＣの第１の層を選択的にエッチングすることであって、該ｎ型ＳｉＣの第２の層は、該ｎ型ＳｉＣの第１の層よりも低濃度のｎ型ドーパントでドープされており、該ｎ型ＳｉＣの第２の層は、ＳｉＣ基板層の上にあるｐ型ＳｉＣの層の上にあり、該エッチングすることが、各々が上面を有する複数の別個のレイズド領域を形成するように、該ｎ型ＳｉＣの第１の層を貫通して該ｎ型ＳｉＣの第２の層へとエッチングすることを包含し、該複数の別個のレイズド領域は、間隔が空いており、それによって、隣接するレイズド領域間に一つ以上の凹部を規定し、該一つ以上の凹部は、第１の側壁、第２の側壁および底面を有する、ことと、
    該レイズド領域の上面の上にオームコンタクトを形成するように、該ｎ型ＳｉＣの第１の層の上の該金属エッチマスクをアニールすることと、
    該一つ以上の凹部の該底面および側壁の上に、誘電性材料の一つ以上の層を堆積することと、
    該ｎ型ＳｉＣの第２の層を露出させるように、該一つ以上の凹部の底面の上の該一つ以上の誘電性層を貫通して異方性エッチングすることと、
    ゲート接合を形成するように、該一つ以上の凹部の中の該露出したｎ型ＳｉＣの第２の層の上にショットキー金属を堆積することであって、該ショットキー金属は、該第１の側壁に隣接する第１のエッジと、該第２の側壁に隣接する第２のエッジとを有する、ことと、
    該凹部の該第１の側壁に隣接して該オームコンタクトの上にソース金属コンタクトを堆積することであって、該ソース金属コンタクトは、該第１の側壁に隣接するエッジを有する、ことと、
    該凹部の該第２の側壁に隣接して該オームコンタクトの上にドレイン金属コンタクトを堆積することであって、該ドレイン金属コンタクトは、該第２の側壁に隣接するエッジを有する、ことと
    を包含し、
    該ショットキー金属の該第１のエッジと該第１の側壁に隣接する該ソース金属コンタクトのエッジとの間にはラテラル間隔は存在せず、
    該ショットキー金属の該第２のエッジと該第２の側壁に隣接する該ドレイン金属コンタクトのエッジとの間にはラテラル間隔は存在しない、方法。
  2. 前記金属エッチマスクがニッケルまたはアルミニウムを含む、請求項１に記載の方法。
  3. 前記ｎ型ＳｉＣの第２の層よりも高濃度のｎ型ドーパントでドープされたｎ型層が、該ｎ型ＳｉＣの第２の層と、前記ＳｉＣ基板層の上のｐ型ＳｉＣの層との間にある、請求項１に記載の方法。
  4. 前記ＳｉＣ基板が金属層の上にある、請求項３に記載の方法。
  5. 前記アニールすることが、前記誘電性材料の一つ以上の層を堆積することの前に行われる、請求項１に記載の方法。
  6. 前記ショットキー金属を堆積した後において、前記一つ以上の誘電性層をエッチングすることをさらに包含する、請求項１に記載の方法。
  7. 前記ショットキー金属の上に、金属を堆積することをさらに包含する、請求項１に記載の方法。
  8. 前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露出した面の上にＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
  9. 前記誘電性材料の一つ以上の層を堆積することが、前記ｎ型ＳｉＣの第１および第２の層の露出した面の上に、Ｓｉ３Ｎ４の層を堆積し、その後ＳｉＯ２の層を堆積することを包含する、請求項１に記載の方法。
  10. 半導体デバイスであって、
    該半導体デバイスは、
    ＳｉＣ基板層と、
    該ＳｉＣ基板層の上にあるｐ型ＳｉＣのバッファ層と、
    該バッファ層の上にあるｎ型ＳｉＣのチャネル層であって、該チャネル層は、該バッファ層の反対側にある上面を有する、チャネル層と、
    該チャネル層の該上面の中にある凹部であって、該凹部は、第１の側壁と、該第１の側壁の反対側にある第２の側壁と、底面とを備える、凹部と、
    該チャネル層の該上面の上にあるｎ型ＳｉＣのソース／ドレイン層であって、該チャネル層よりも高濃度のｎ型ドーパントでドープされている、ｎ型ＳｉＣのソース／ドレイン層と、
    該凹部の該第１の側壁に隣接して該ソース／ドレイン層の上にあるソース金属コンタクトであって、該ソース金属コンタクトは、該第１の側壁に隣接するエッジを有する、ソース金属コンタクトと、
    該凹部の該第２の側壁に隣接して該ソース／ドレイン層の上にあるドレイン金属コンタクトであって、該ドレイン金属コンタクトは、該第２の側壁に隣接するエッジを有する、ドレイン金属コンタクトと、
    該凹部の底面の上にあるショットキー金属であって、該ショットキー金属は、該第１の側壁に隣接する第１のエッジと、該第２の側壁に隣接する第２のエッジとを有する、ショットキー金属と、
    該凹部の側壁の上にある誘電性材料の一つ以上の層と
    を備え、
    該ショットキー金属が、該チャネル層との整流接合を形成し、該ショットキー金属が、該凹部の該第１の側壁と該第２の側壁との間に整列されており、
    該ショットキー金属が、
    該凹部の該側壁および底の上に、該誘電性材料の一つ以上の層を堆積することと、該チャネル層を露出させるように、該凹部の底の上の該誘電性材料の一つ以上の層を貫通して異方性エッチングすることと、該凹部の底で該露出したチャネル層の上にショットキー金属を堆積することとによって形成され、
    該ショットキー金属の該第１のエッジと該第１の側壁に隣接する該ソース金属コンタクトのエッジとの間にはラテラル間隔は存在せず、
    該ショットキー金属の該第２のエッジと該第２の側壁に隣接する該ドレイン金属コンタクトのエッジとの間にはラテラル間隔は存在しない、半導体デバイス。
  11. 前記バッファ層と前記チャネル層との間にｎ型ＳｉＣ層をさらに備え、該バッファ層と該チャネル層との間の該ｎ型ＳｉＣ層が、前記チャネル層よりも高濃度のｎ型ドーパントでドープされている、請求項１０に記載の半導体デバイス。
  12. 前記ＳｉＣ基板が金属層の上にある、請求項１１に記載の半導体デバイス。
  13. 前記バッファ層は、０．１〜１０μｍの厚みおよび１×１０１５〜３×１０１７のドープ濃度を有する、請求項１０に記載の半導体デバイス。
  14. 前記チャネル層は、１〜５μｍの厚みおよび１×１０１５〜１×１０１７のドープ濃度を有する、請求項１０に記載の半導体デバイス。
  15. 前記ソース／ドレイン層は、０．２〜１．５μｍの厚みおよび５×１０１８よりも大きいドープ濃度を有する、請求項１０に記載の半導体デバイス。
  16. 前記バッファ層と前記チャネル層との間の前記ｎ型ＳｉＣ層は、０．１〜０．５μｍの厚みおよび５×１０１６〜３×１０１７のドープ濃度を有する、請求項１１に記載の半導体デバイス。
  17. 前記凹部の側壁の上にある誘電性材料の一つ以上の層は、ＳｉＯ２の層を含む、請求項１０に記載の半導体デバイス。
  18. 前記凹部の側壁の上にある誘電性材料の一つ以上の層は、該側壁の上にあるＳｉ３Ｎ４の層と、該Ｓｉ３Ｎ４の層の上にあるＳｉＯ２の層とを含む、請求項１０に記載の半導体デバイス。
  19. 前記デバイスは、複数の凹部を備え、該凹部の各々は、細長く、該複数の細長い凹部は、互いに平行に向いている、請求項１０に記載の半導体デバイス。
  20. 前記複数の細長い凹部は、一定の間隔で離れている、請求項１９に記載の半導体デバイス。
  21. 前記ソース／ドレイン層は、前記チャネル層の上にエピタキシャルに成長されている、請求項１０に記載の半導体デバイス。
  22. ソースからゲートへの電流フローおよびゲートからドレインへの電流フローは、隣接する細長い凹部間の前記チャネル層のバルク材料において生じる、請求項１９に記載の半導体デバイス。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132751B2 (en) * 2004-06-22 2006-11-07 Intel Corporation Memory cell using silicon carbide
JP4612534B2 (ja) * 2005-12-01 2011-01-12 三菱電機株式会社 半導体装置の製造方法
US7274083B1 (en) * 2006-05-02 2007-09-25 Semisouth Laboratories, Inc. Semiconductor device with surge current protection and method of making the same
US8269262B2 (en) * 2006-05-02 2012-09-18 Ss Sc Ip Llc Vertical junction field effect transistor with mesa termination and method of making the same
US7821015B2 (en) * 2006-06-19 2010-10-26 Semisouth Laboratories, Inc. Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy
US8067776B2 (en) * 2007-06-08 2011-11-29 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device and semiconductor device manufactured thereof
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
US7560325B1 (en) * 2008-04-14 2009-07-14 Semisouth Laboratories, Inc. Methods of making lateral junction field effect transistors using selective epitaxial growth
US20100038715A1 (en) * 2008-08-18 2010-02-18 International Business Machines Corporation Thin body silicon-on-insulator transistor with borderless self-aligned contacts
US8278666B1 (en) * 2009-09-25 2012-10-02 Northrop Grumman Systems Corporation Method and apparatus for growing high purity 2H-silicon carbide
WO2011115891A2 (en) 2010-03-15 2011-09-22 University Of Florida Research Foundation Inc. Graphite and/or graphene semiconductor devices
CN101834206B (zh) * 2010-04-12 2012-10-10 清华大学 半导体器件结构及其形成方法
CN102339868B (zh) * 2011-09-01 2013-08-14 西安电子科技大学 带反型隔离层结构的金属半导体场效应晶体管及制作方法
US9093395B2 (en) * 2011-09-02 2015-07-28 Avogy, Inc. Method and system for local control of defect density in gallium nitride based electronics
KR20130107490A (ko) * 2012-03-22 2013-10-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN104051243A (zh) * 2013-03-12 2014-09-17 中国科学院宁波材料技术与工程研究所 一种非晶态碳化硅薄膜的制备方法及其薄膜晶体管
JP6553336B2 (ja) * 2014-07-28 2019-07-31 エア・ウォーター株式会社 半導体装置
KR102257570B1 (ko) * 2014-08-13 2021-05-31 인텔 코포레이션 자기 정렬 게이트 최종 ⅲ-n 트랜지스터
CN104167445B (zh) * 2014-08-29 2017-05-10 电子科技大学 具有埋栅结构的氮化镓基增强耗尽型异质结场效应晶体管
US9780206B2 (en) 2015-02-27 2017-10-03 Purdue Research Foundation Methods of reducing the electrical and thermal resistance of SiC substrates and devices made thereby
WO2017027704A1 (en) * 2015-08-11 2017-02-16 Cambridge Electronics, Inc. Semiconductor structure with a spacer layer
CN114335152B (zh) * 2022-03-02 2022-05-24 江苏游隼微电子有限公司 一种碳化硅功率半导体器件及其制备方法
CN114678419A (zh) * 2022-05-27 2022-06-28 深圳平创半导体有限公司 半导体器件及其制作方法、功率开关器件和功率放大器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107906B2 (ja) * 1987-10-30 1995-11-15 株式会社東芝 半導体装置の製造方法
JPH01117366U (ja) * 1988-01-30 1989-08-08
JPH03292744A (ja) * 1990-01-24 1991-12-24 Toshiba Corp 化合物半導体装置およびその製造方法
JPH04167439A (ja) * 1990-10-30 1992-06-15 Mitsubishi Electric Corp 半導体装置の製造方法
US5270554A (en) * 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
US5925895A (en) 1993-10-18 1999-07-20 Northrop Grumman Corporation Silicon carbide power MESFET with surface effect supressive layer
US5399883A (en) 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
JPH08115924A (ja) * 1994-08-22 1996-05-07 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法
US5686737A (en) 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
US5543637A (en) 1994-11-14 1996-08-06 North Carolina State University Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein
JP3158973B2 (ja) 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
DE69605053T2 (de) * 1996-12-24 2000-02-24 Advantest Corp., Saitama Kanonenlinse zur Partikelstrahlerzeugung
JPH10209435A (ja) * 1997-01-20 1998-08-07 Nec Corp 半導体装置及びその製造方法
JPH10209182A (ja) * 1997-01-23 1998-08-07 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
WO1998035389A1 (en) * 1997-02-07 1998-08-13 Northrop Grumman Corporation Silicon carbide power mesfet
JPH11283994A (ja) * 1998-03-30 1999-10-15 Toshiba Corp マルチフィンガー型電界効果トランジスタ
US6159781A (en) 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US7009209B2 (en) 2001-01-03 2006-03-07 Mississippi State University Research And Technology Corporation (Rtc) Silicon carbide and related wide-bandgap transistors on semi-insulating epitaxy for high-speed, high-power applications
AU2002367561A1 (en) * 2001-07-12 2003-09-16 Mississippi State University Self-aligned transistor and diode topologies
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
JP2004150538A (ja) * 2002-10-30 2004-05-27 Tadahiro Omi 断熱パネル及び加熱装置
JP2005011915A (ja) * 2003-06-18 2005-01-13 Hitachi Ltd 半導体装置、半導体回路モジュールおよびその製造方法

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