CN101040387B - 自对准碳化硅半导体器件 - Google Patents

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Abstract

一种具有更高电流稳定性的自对准碳化硅射频功率MESFET及制造该器件的方法。该器件包括被栅极凹陷分离的抬高的源极和漏极区，具有更高的电流稳定性，从而即使在低栅极偏压下也能够减少表面俘获效应。该器件可以用自对准处理形成，其中利用金属刻蚀掩模刻蚀基片，该基片包括位于n掺杂SiC沟道层上的n+掺杂SiC层，从而限定抬高的源极和漏极区(例如，抬高的指)。对该金属刻蚀掩模进行退火，从而形成源极和漏极欧姆接触。然后生长或沉积单层或多层电介质膜，并进行各向异性刻蚀。接着用蒸发或其它各向异性沉积技术沉积肖特基接触层和最终的金属层，之后对电介质层进行任意的各向同性刻蚀。

Description

自对准碳化硅半导体器件
本申请要求获得于2004年3月12日提出申请的美国临时专利申请序列No.60/552,398的优先权。该临时申请的全部内容以参考形式引入。
技术领域
本申请总体上涉及半导体器件，更具体地，涉及自对准碳化硅功率MESFET及其制造方法。
背景技术
碳化硅金属半导体场效应晶体管(也就是MESFET)作为用于高功率连续波(CW)高频(S和X带)线性宽带单片式微波集成电路(MMIC)的理想器件而受到研发人员的巨大关注。[1]
在过去十年里，功率SiC MESFET器件的开发取得了巨大成功。然而，关于这些器件的一些问题仍然没有解决。特别地，阻碍功率SiCMESFET器件广泛商业化的一个主要问题是，由于俘获效应导致的电流不稳。
当电子被类受主能级(acceptor-like level)俘获在半绝缘(SI)基片上(通常称作“背栅控”的现象)或表面上(也就是表面俘获)时，发生俘获效应。
使用p型缓冲层将沟道与基片隔离，显示可以降低背栅控[2]。另外还有报告，使用最新引入的高纯半绝缘基片显著最小化由于背栅控效应引起的电流不稳[3]。
有多种方法可用于减小表面俘获效应。首先，可以采用各种技术钝化界面态。但是。即使进行了高度钝化之后，界面态密度仍然保持在1012的范围[4]。
一种可替换方法是使用通过使主电流远离表面而将界面俘获对电流稳定性的影响最小化的器件结构。据报告，比较具有不同结构器件的电流稳定性的工作取得了令人鼓舞的结果[5]。
但是，仍然需要一种具有更高电流稳定性的功率SiC MESFET。
发明内容
根据本发明的第一方面，提供了一种制造半导体器件的方法，其包括：
利用位于第一层n型SiC上的金属刻蚀掩模选择性刻蚀位于第二层n型SiC上的第一层n型SiC，其中第二层n型SiC用n型掺杂剂重掺杂的程度弱于第一层n型SiC，其中第二层n型SiC位于p型SiC层上，该p型SiC层位于SiC基片层上，并且其中刻蚀处理包括刻蚀透过第一层n型SiC，并进入第二层n型SiC，从而形成多个分立的抬高区，其每一个均具有上表面，该多个分立的抬高区彼此隔离，借此在相邻抬高区之间限定一个或多个凹陷，该一个或多个凹陷具有底表面和侧壁；
对第一层n型SiC上的金属掩模进行退火，从而形成与抬高区上表面的欧姆接触；
在第一和第二层n型SiC的暴露表面上，包括一个或多个凹陷的底表面和侧壁，沉积一层或多层电介质材料；
各向异性刻蚀透过一个或多个凹陷底部上的一个或多个电介质层，从而暴露第二层n型SiC；和
在一个或多个凹陷中暴露出的第二层n型SiC上沉积一种肖特基金属，从而形成栅极结。
根据这个方面，在第二层n型SiC和p型缓冲层之间可以设置一n型SiC层，其用n型掺杂剂掺杂的程度比第二层n型SiC更重。一个或多个电介质材料层的沉积可以包括在第一和第二层n型SiC的暴露表面上沉积一SiO2层。一个或多个电介质材料层的沉积还可以包括在第一和第二层n型SiC的暴露表面上沉积一Si3N4层，随后沉积一SiO2层。该金属刻蚀掩模可以包括镍或铝。
根据本发明的第二方面，提供了一种通过上述方法制造的半导体器件。
根据本发明的第三方面，提供了一种半导体器件，其包括：
SiC基片层；
p型SiC缓冲层，其位于SiC基片层上；
n型SiC沟道层，其位于该缓冲层上，该沟道层包括相互间隔的多个抬高区域，这些抬高的区域具有上表面，并且在相邻抬高区之间限定一个或多个具有底表面和侧壁的凹陷；
n型SiC源极/漏极层，其位于沟道层抬高区的上表面上，其中该源极/漏极层用n型掺杂剂掺杂的程度比沟道层高；
金属接触，其位于n型SiC源极/漏极层上；
肖特基金属栅极区，其位于至少一个凹陷的底表面上；和
或多个电介质材料层，其位于一个或多个凹陷的侧壁上；
其中栅极区与沟道层形成整流结(rectifying junction)，并且其中栅极区在凹陷的侧壁之间对准。根据一个实施例，该栅极区能够与凹陷侧壁上的一个或多个电介质层接触。选择地，栅极区能够与凹陷侧壁上的一个或多个电介质层隔离。
该半导体器件可以进一步包括一n型SiC层，其用n型掺杂剂掺杂的程度比位于p型缓冲层和沟道层之间的沟道层更高。
附图说明
图1是SiC功率MESFET的示意性剖面图。
图2A是根据第一实施例的自对准SiC功率MESFET的示意性剖面图。
图2B是根据第二实施例的自对准SiC功率MESFET的示意性剖面图。
图3是传统的(左)和自对准(右)SiC功率MESFET的电流和DCIV特性的比较。
图4是制造自对准SiC MESFET的示意性工艺流程。
图5包括用于开发自对准栅极金属化处理的测试结构的SEM照片(左和右下)以及显示源-栅I-V曲线的曲线记录器屏幕(右上角)。
具体实施方式
如上所述，当电子被类受主能级俘获在半绝缘(SI)基片(其通常称作“背栅控”)或表面上时，MESFET器件中出现俘获效应。图1显示了在具有p型缓冲层14的半绝缘基片12上制造的SiC MESFET 10的示意性剖面图。从图1能够看出，SiC MESFET 10还包括n型沟道层16、n型源极区18、n型漏极区19以及源极接触20、栅极接触22和漏极接触24。在图1中，电子能够被受主态俘获的区域用减号表示。
如前所述，已经开发出了各种器件结构，试图通过使主电流与表面相间隔，而将界面俘获对电流稳定性的影响最小化。例如，通过使用栅极凹陷化(gate-recessed)或掩埋栅极结构能够提高电流稳定性。然而，当电子流动非常接近表面附近时，即使栅极凹陷化或掩埋栅极结构也不能在低栅极偏压下阻止漏电流不稳。
在此描述一种具有改善的电流稳定性的自对准功率SiCMESFET结构。在该器件中，表面上俘获的电子电荷对于输出特性的影响与传统的MESFET结构相比可以忽略。该器件能够用基于自对准技术的非常简单而经济的制造工艺加以制造。
图2A显示了根据第一实施例的自对准功率SiC MESFET结构的示意性剖面图。如图2A所示，该器件包括半绝缘基片1，p型SiC缓冲层2，n型SiC沟道3，在沟道中形成的并被栅极凹陷28隔离的源极和漏极指26，以及n+源极和n+漏极层4。如图2A所示的器件还包括源极和漏极欧姆接触5和肖特基接触6。图中还显示了经由自对准金属化而形成的源极、漏极和栅极接触8。图2A还显示，该器件结构包括表面钝化层7。
图2B显示了根据第二实施例的自对准功率SiC MESFET结构的示意性剖面图。图2B所示的器件与图2A所示器件结构相似。然而，该器件还包括任选的n型层3a。
图2A和2B所示的器件包括表面钝化层7。然而，即使在表面俘获密度高的条件下，俘获在表面上的电子电荷对漏电流的影响也实际上可以消除。在具有如图2A所示结构的器件上进行二维(2-D)数值分析表明，在源-栅和栅-漏部分，电流不在靠近表面流动。相反，显示出器件在这些部分中的电流发生在源极和漏极指的体材料中。
图2所示器件各层的示例性掺杂浓度和厚度如下所示：
  #   材料   厚度(μm)   掺杂浓度(cm<sup>-3</sup>)
  2   外延生长层(p型)   0.1-10   1×10<sup>15</sup>-3×10<sup>17</sup>
  3   外延生长层(n型)   1-5   1×10<sup>15</sup>-1×10<sup>17</sup>
  3a   外延生长层(n型)   0.1-0.5   5×10<sup>16</sup>-3×10<sup>17</sup>
  4   外延生长层(n型)   0.2-1.5   ＞5×10<sup>18</sup>
图3显示了传统器件内和在此描述的自对准器件内电流的比较。具体地，图3是传统的(左图)和在具有p型缓冲层的半绝缘基片上的自对准(右图)4H-SiC功率MESFET结构的电流和DC I-V特性比较。电流密度分布是在零栅极偏压和零界面俘获密度下模拟的(上面)，I-V特性是针对不同界面俘获密度模拟的(下面)。该模拟是用SilvacoAtlasTM 2-D器件模拟器对界面俘获密度(Dit)的不同值进行的模拟。在图3所示的模拟中，传统的和自对准MESFET对沟道和缓冲层具有相同的厚度和掺杂浓度。
如前所述，功率SiC MESFET的栅极能够用自对准工艺形成。图4显示了自对准SiC MESFET的制造的示意性工艺流程。该图只显示了自对准工艺，不包括例如用于制造自对准SiC MESFET的器件台隔离和空气桥形成工艺流程。
图4所示处理包括如下步骤：
步骤1：源极和漏极指的限定。
步骤2：单层或多层电介质膜的生长或沉积。
步骤3：通过电介质层的各向异性刻蚀和源极/漏极欧姆接触退火。
步骤4：用蒸发或其它各向异性沉积技术对肖特基接触和最终金属的沉积。
步骤5：一层或多层电介质层的各向同性刻蚀(任选)。
器件台隔离和空气桥形成可以用已知的方法执行。
图5示出了使用栅极金属化处理的结果，栅极金属化处理允许进行自对准金属(例如金)沉积。在该处理中，栅极厚度只受沟槽深度的限制。图5的右下角显示了用于自对准工艺开发的测试结构的SEM画面。这些结构具有20×50μm的栅极周界；源极/栅极线宽度在1μm-2μm变化，并接受了厚度为
Figure G2005800080081D00061
的源极/栅极Au金属化。图5的左侧显示了具有1μm/1μm的源极/栅极线宽度的测试结构的特写SEM画面。对于所建议的自对准MESFET结构，源极-栅极击穿电压与栅极凹陷的深度有关，并且能够在一个宽的范围内调节。
与许多其它所谓的“自对准”MESFET相关工艺(例如[6，7])不同，在此描述的自对准工艺是真正的自对准，因为它从器件制造中排除了所有的临界对准步骤。例如，与图5所示的器件相似的具有0.4μm宽、
Figure G2005800080081D00062
厚栅极金属线的结构已经用Karl Suss MJB-3接触对准器制造出。
这里描述的栅极金属化技术能够用于自对准栅极或垂直功率开关或RF器件(例如VJFET、SIT和BJT)的基体金属的形成。该技术还能够用于具有亚微米栅长度的横向器件(例如功率SiC MESFET)的制造。
尽管图2A-2B和图4显示了示例性实施例，但是也可以有其它的替换。例如，能够在碳化硅、刚玉或硅基片上生长GaN外延层(n和p型)，从而形成用于制造器件的起始材料堆叠。选择地，能够使用包括导电SiC基片(n型或p型)的基片材料。另一种能够使用的示例性基片材料是具有例如在Casady等的于2002年10月17日公开的美国专利申请公开No.2002/0149021-A1，“用于高速、高功率应用的在半绝缘外延生长上的碳化硅及相关宽带隙晶体管(Silicon carbide andRelated Wide-Bandgap Transistors on Semi-Insulating Epitaxy forHigh-Speed，High-Power Applications)”中提出的半绝缘外延生长缓冲层的导电SiC基片。选择地，能够使用不同类型的具有高导热性的陶瓷作为基片材料(例如，AlN，Al2O3，BeO等)。
碳化硅结晶有大量(超过200)不同的变体(polylypes)。最重要的是：3C-SiC(立方晶胞，闪锌矿)；2H-SiC；4H-SiC；6H-SiC(六方晶胞，纤锌矿)；15R-SiC(菱形晶胞)。然而，由于4H多型体具有更高的电子迁移率，所以更吸引功率器件研究的注意力。尽管4H-SiC是优选的，但是应当理解，本发明可以应用于例如用诸如氮化镓、磷酸铟和碳化硅的其它多型体的其它宽带隙半导体材料制成的在此描述的自对准功率SiC MESFET。
自对准结构的SiC各层能够通过已知技术用施主或受主材料对各层进行掺杂而形成。施主材料的实例包括氮和磷。氮是优选的施主材料。用于掺杂SiC的受主材料的实例包括硼和铝。铝是优选的受主材料。然而，上述材料只是实例，实际上可以使用任何能够掺杂到碳化硅中的受主和施主材料。在此所述的自对准功率SiC MESFET不同层的掺杂水平和厚度可以变化，从而制造用于具体应用的具有期望特性的器件。类似地，器件的各个特征的维度(dimension)也能够不同，以便制造用于具体应用的具有期望特性的器件。
SiC层能够通过在合适的基片上外延生长形成。各层能够在外延生长期间被掺杂。
器件的SiC外延层的示例掺杂浓度范围如下：
n型源极/漏极：＞5×1018cm-3；
n型沟道：＜1×1017cm-3(例如＜5×1016cm-3)；
任选的n型层：5×1016cm-3-3×1017cm-3；以及
p型缓冲层：1×1015cm-3-3×1017cm-3(例如，3×1015cm-3-3×1017cm-3)。
尽管前述的说明书用出于例证性的实例讲授了本发明的原理，但是本领域的技术人员通过阅读本公开应当会意识到，在不背离本发明真实核心的情况下能够进行各种形式和细节的改变。
参考文献
[1]R.C.Clarke and John W.Palmour，“SiC Microwave PowerTechnologies”，Proceedings of the IEEE，Vol.90，No.6，June 2002.
[2]K.Horio，Y.Fuseya，H.Kusuki，and H.Yanai，“NumericalSimulation of GaAs MESFET’s with a p-Buffer Layer on theSemi-Insulating Substrate Compensated by Deep Traps”，IEEETransactions on Microwave Theory and Techniques，Vol.37，No.9，September 1989.
[3]N.Sghaier，J.M.Bluet，A.Souifi，G.Guiliot，E.Morvan andC.Brylinski，“Influce of Semi-Insulating Substrate Purity on theOutput Characteristics of 4H-SiC MESFETs”，Material ScienceForum Vols 389-393(2002)pp：1363-1366.
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[5]Ho-Young Cha，C.I.Thomas，G.Koley，Lester F.Eastman，andMichael G.Spencer，“Reduced Trapping Effects and ImprovedElectrical Performance in buried-gate 4H-SiC MESFETs”，IEEETransactions on Electron Devices，Vol.50，No.7，July 2003.
[6]Allen，S.T.，“Self-aligned field-effect transistor for highfrequency applications”，U.S.Patent No.5,686,737，November 11，1997.
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Claims (20)

1.一种制造半导体器件的方法，包括：
利用位于第一层n型SiC上的金属刻蚀掩模选择性地刻蚀位于第二层n型SiC上的第一层n型SiC，其中第二层n型SiC比第一层n型SiC更弱地用n型掺杂剂重掺杂，其中第二层n型SiC位于一p型SiC层上，该p型SiC层位于一SiC基片层上，并且其中刻蚀包括刻蚀通过第一层n型SiC并进入第二层n型SiC，以形成多个分立的抬高区，每一个分立的抬高区具有上表面，该多个分立的抬高区彼此隔离，借此在相邻抬高区之间限定一个或多个凹陷，该一个或多个凹陷具有底表面和侧壁；
对第一层n型SiC上的金属刻蚀掩模进行退火，以形成抬高区的上表面上的欧姆接触；
在第一和第二层n型SiC的暴露表面，包括所述一个或多个凹陷的底表面和侧壁上，沉积一个或多个电介质材料层；
各向异性刻蚀通过所述一个或多个凹陷的底部上的一个或多个电介质材料层，以暴露第二层n型SiC；以及
在一个或多个凹陷中暴露的第二层n型SiC上沉积肖特基金属，以形成栅极结；
其中所述栅极结完全覆盖凹陷的底表面使得栅极区域与凹陷侧壁上的所述一个或多个电介质材料层接触。
2.根据权利要求1的方法，其中金属刻蚀掩模包括镍或铝。
3.根据权利要求1的方法，其中在第二层n型SiC和SiC基片层上的p型SiC层之间有n型层，其用n型掺杂剂掺杂的程度比第二层n型SiC更重。
4.根据权利要求3的方法，其中该SiC基片位于一金属层上。
5.根据权利要求1的方法，其中退火发生在沉积一个或多个电介质材料层之前。
6.根据权利要求1的方法，进一步包括在沉积肖特基金属之后刻蚀该一个或多个电介质材料层。
7.根据权利要求1的方法，进一步包括在肖特基金属上以及在所述一个或多个抬高区的上表面上的欧姆接触上沉积金属。
8.根据权利要求1的方法，其中沉积一个或多个电介质材料层包括在第一和第二层n型SiC的暴露表面上沉积SiO2层。
9.根据权利要求1的方法，其中沉积一个或多个电介质材料层包括在第一和第二层n型SiC的暴露表面上沉积Si3N4层，随后沉积SiO2层。
10.一种半导体器件，其包括：
SiC基片层；
p型SiC缓冲层，其位于SiC基片层上；
n型SiC沟道层，其位于该缓冲层上并且具有与该缓冲层相对的上表面；
凹陷，在该沟道层的上表面中，其中该凹陷包括第一侧壁、与该第一侧壁相对的第二侧壁和底表面；
n型SiC源极层和漏极层，其位于沟道层的上表面上，其中所述源极层和漏极层比沟道层用n型掺杂剂更重地掺杂，其中凹陷位于源极层和漏极层之间；
源极金属接触，其位于邻近凹陷的第一侧壁的源极层上，该源极金属接触具有邻近该第一侧壁的边缘；
漏极金属接触，其位于邻近凹陷的第二侧壁的漏极层上，该漏极金属接触具有邻近该第二侧壁的边缘；
肖特基金属，其位于该凹陷的底表面上，其中该肖特基金属具有邻近第一侧壁的第一边缘和邻近第二侧壁的第二边缘；以及
一个或多个电介质材料层，其位于所述凹陷的侧壁上；
其中肖特基金属与沟道层构成整流结；
其中肖特基金属在凹陷的第一和第二侧壁之间对准；
其中在肖特基金属的第一边缘和邻近第一侧壁的源极金属接触的边缘之间没有横向间距；以及
其中在肖特基金属的第二边缘和邻近第二侧壁的漏极金属接触的边缘之间没有横向间距。
11.根据权利要求10的半导体器件，进一步包括位于缓冲层和沟道层之间的一n型SiC层，其中该位于缓冲层和沟道层之间的n型SiC层比沟道层用n型掺杂剂更重地掺杂。
12.根据权利要求11的半导体器件，其中该SiC基片位于一金属层上。
13.根据权利要求10的半导体器件，其中该缓冲层具有0.1到10μm的厚度以及1×1015到3×1017的掺杂浓度。
14.根据权利要求10的半导体器件，其中该沟道层具有1到5μm的厚度以及1×1015到1×1017的掺杂浓度。
15.根据权利要求10的半导体器件，其中所述源极层和漏极层具有0.2到1.5μm的厚度以及大于5×1018的掺杂浓度。
16.根据权利要求11的半导体器件，其中位于缓冲层和沟道层之间的该n型SiC层具有0.1到0.5μm的厚度以及5X1016到3×1017的掺杂浓度。
17.根据权利要求10的半导体器件，其中该凹陷侧壁上的所述一个或多个电介质材料层包括SiO2层。
18.根据权利要求10的半导体器件，其中该凹陷侧壁上的所述一个或多个电介质材料层包括该侧壁上的Si3N4层和在Si3N4层上的SiO2层。
19.根据权利要求10的半导体器件，其中所述源极层和漏极层被外延生长在该沟道层上。
20.根据权利要求10的半导体器件，其中从源极到栅极的电流和从栅极到漏极的电流出现在沟道层的体材料中。
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