CN100483733C - 碳化硅器件的边缘环形端接 - Google Patents
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Abstract
碳化硅器件的边缘端接具有在碳化硅层中的多个同心浮动保护环，所述多个同心浮动保护环邻近碳化硅基半导体结但与其隔开。在浮动保护环上设置绝缘层，例如氧化物，并且在浮动保护环之间设置碳化硅表面电荷补偿区，所述碳化硅表面电荷补偿区邻近绝缘层。还提出了这种边缘端接的制造方法。
Description
相关申请
本发明要求2003年1月15日提交的美国临时申请序列号60/440,193的优先权，其题目为”MULTIPLE FLOATING GUARD RING EDGETERMINATIOON FOR SILICON CARBIDE DEVICES AND METHODS OFFABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME”，其内容已作为参考全部包括在本文中。
发明领域
本发明涉及微电子器件，更具体地说，涉及碳化硅器件的边缘端接。
发明背景
能处理例如在大约600V和2.5kV之间的电压的高压碳化硅(SiC)萧特基二极管预期可以和按照同样电压额定值制造的硅PIN二极管一争高下。这种二极管，根据其活性面积的大小，可以处理高达100安培的电流。高压萧特基二极管有许多应用，特别是在功率调节、配电和控制领域。
SiC萧特基二极管在这些应用中的一个重要特性是它的开关速度。硅基PIN器件通常呈现较差的开关速度。硅PIN器件可具有的最大开关速度大约为20kHz，根据其电压额定值而定。与此对比，碳化硅基器件理论上能够具有高得多的开关速度，例如，比硅要高大约100倍以上。此外，碳化硅基器件能够比硅器件处理更高的电流。
传统SiC萧特基二极管结构具有n型衬底，其上形成n-外延层作为漂移区。器件通常包括直接在n-层上形成的萧特基触点。萧特基触点周围是通常通过离子注入形成的p型JTE(结型端接扩展)区。注入物可以是铝、硼或任何其它适合的p型掺杂物。JTE区的用途是减小或防止电场在边缘聚集，并减小或防止耗尽区与器件表面的相互作用。表面效应会引起耗尽区扩展不均，这可能对器件的击穿电压有负面影响。其它端接技术包括保护环和浮动场环，它们受表面效应的影响更严重。也可以通过注入n型掺杂物，例如氮或磷，来形成沟道截断区，以防止耗尽区扩展到器件边缘。
SiC萧特基二极管另外的传统端接在Singh等人的”PlanarTermination in 4H-SiC Schottky Diodes with Low Leakage and HighYields”一文中有说明，所述文章发表在ISPSD’97，pp.157-160。SiC萧特基势垒二极管的p型外延保护环端接在Ueno等人的”The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes”一文中有说明，所述文发表在IEEE Electron Device Letter，Vol.16，No.7，July，1995，pp.331-332。此外，其它的端接技术在题目为”SiCSemiconductor Device Comprising a PN junction with a VoltageAbsorbing Edge”的已公开的PCT申请No.WO97/08745中有说明。
如上简述，结型端接扩展(JTE)、多浮动保护环(MFGR)和场电极(FP)是在高压碳化硅器件中常用的端接方案。JTE是非常有效的边缘端接，但JTE要求对产品的活性掺杂浓度和结深度有严格的控制。而且，由于增加了光刻和注入步骤，会发生附加的制造成本。
FP也是器件边缘端接的常用技术，而且价格低廉。在传统的FP器件中，高电场由金属场电极下的氧化物层来支持。对于半导体中最高电场比较低的硅器件，这种技术的性能很好。但在SiC器件中，在阻塞状态下电场非常高(～2MV/cm)，在氧化物-半导体界面要乘以系数2.5。这会导致非常高的氧化物场并会产生长期可靠性的问题。所以，FP不适用于SiC器件。
除JTE外曾有人提出了多浮动保护环作为降低JTE对注入剂量变化的灵敏度的一种技术。见Kinoshita等人的”Guard Ring AssistedRESURF：A New Termination Structure Providing Stable and HighBreakdown Voltage for SiC Power Devices，”Tech.Digest ofISPSD’02，pp.253-256。Kinoshita等人报道说这种技术降低了对注入剂量变化的灵敏度。但用作端接的面积比单用JTE的面积增加了几乎三倍，因为保护环同时加到了JTE的内缘和外侧。
MFGR也是一种成本低廉的边缘端接方法，因为可以使用比JTE更少的制造步骤。但MFGR对于氧化物-半导体界面中的表面电荷非常敏感。理想的多浮动保护环(MFGR)端接的理想电场分布示于图A1到1D。图1A示出传统MFGR器件，其中为简单起见，p型SiC保护环之间的间隔示为恒定的。在阻塞状态时，耗尽区从主结点开始，并在横向和纵向扩展。一旦耗尽区击穿到第一保护环，第一保护环的电位就锁定在主结点的电位。此时，保护环的击穿侧将小量空穴注入到n区。所述丢失的电荷通过消耗来自保护环外缘的n电荷来替代。这种击穿和电荷注入不断进行，直到耗尽区到达最后的保护环。由于在保护环之间消耗的n电荷量相同(恒定间距MFGR)，相对于每个保护环的峰值x电场对于所有保护环都相同，如图1B所示。但如图1C所示，峰值y电场对于所有保护环是不同的，因为对于所有保护环来说n电荷耗尽量是不同的。最高的y电场值出现在主结点，随后保护环具有依次降低的y电场。x和y电场的矢量和示于图1D，并示出在主结点的底部拐角(图1A中画圈处)有最高电场。所以，如果使用等间距的MFGR端接，击穿预期发生在主结点画圈的底部边缘。如果需要每个浮动保护环支持同样的电场，保护环之间的间距可以各不相同。主结点和最里面的保护环之间的间距可最小，而最外面的保护环的间距可最大。
MFGR端接的一个潜在关键问题是它对氧化物-半导体界面上的电荷非常敏感。MOS晶体管的金属-氧化物-半导体(MOS)栅极区域的净电荷可以非常低。但是，与热生长的栅极氧化物相比，场氧化物通常具有较低的质量，且等离子加工步骤可以得到较高的氧化物电荷。当大量的正电荷存在于氧化物-半导体界面上时，轻度掺杂的n层表面转变为n+区，于是压缩等电位线。这导致氧化物-半导体界面上非常高的电场，从而降低了导致器件的阻塞电压下降的浮动保护环的有效性。此外，这种电荷(大部分是正电荷)可以移近或远离氧化物-半导体界面，产生随时间而变的击穿电压，或击穿移动(walk-out)。击穿移动是指以下现象：即击穿电压开始为第一数值，并随时间和偏压而增加。这个问题在碳化硅器件中甚至更大，因为场氧化物一般是淀积的。淀积氧化物的特性通常比热生长层的特性要差，且碳化硅器件中的氧化物-半导体界面比硅器件具有大得多的电荷密度。
Yilmaz在”Optimization and Surface Charge Sensitivity ofHigh Voltage Blocking Structures with Shallow Junctions，”IEEETransactions on Electron Devices，Vol.38，No.3，July 1991，pp.1666-1675中提出每个保护环上的附加偏置场电极。所述结构示于图2。如图2所示，n型半导体层10具有主结点12，其中形成一系列浮动保护环14。在半导体层10上设置氧化物层16并且在氧化物层16中设置开口。在开口中设置与浮动保护环14相接触并扩展到氧化物层16上的偏置场电极18。
Yilmaz示明：每个保护环支持的电压可以均匀分布，而且通过将等电位线扩展到界面附近就可降低对寄生电荷的灵敏度。这种技术在硅器件中比较容易实现，因为在硅器件中漂移层的掺杂密度一般很低，且保护环之间可以具有比较大的间距。但在碳化硅器件中，漂移层的掺杂密度比具有同等阻塞能力的硅器件可以高达100倍以上，且每个保护环支持的电场可以比硅器件高达10倍以上。所以，保护环需要比硅器件更加相互靠近，且所需的场氧化物厚度比在硅器件中所用的厚得多。这些要求用碳化硅器件的传统制造技术例如光刻等则难以满足，因为偏置场电极-浮动保护环结构中每个场电极分别和每个保护环相接触，且保护环的边缘不得与下一个保护环的边缘重叠。为满足这些要求，就需要将每个保护环放大，且保护环的对准容差应小于0.25μm。用SiC的传统触点对准器，如果不是不可能，也很难达到这种对准要求。对于偏置场电极-浮动保护环结构，由于所需氧化物的厚度，逐级(step)覆盖率是另一个问题。此外，在场电极设计中，氧化物的质量对于获得可接受的结果很重要，因为正是氧化物支持着电场或电压。碳化硅器件中的氧化物质量一般比硅器件中可用的氧化物质量差。所以，偏置场电极-浮动保护环结构对于碳化硅器件并不实用。
发明概述
本发明的实施例可以提供碳化硅器件的边缘端接，它在碳化硅层中有多个同心浮动保护环，它们邻近碳化硅基半导体结但与其有间距。在浮动保护环上设置绝缘层，例如氧化物，并且在各浮动保护环之间设置碳化硅表面电荷补偿区，并且所述碳化硅表面电荷补偿区邻接所述绝缘层。
在本发明的特定实施例中，浮动保护环向碳化硅层内扩展第一距离，而表面电荷补偿区向碳化硅层内扩展第二距离。在某些实施例中，第二距离可小于第一距离。在又一些实施例中，表面电荷补偿区的掺杂比保护环的掺杂轻一些。表面电荷补偿区可以在相邻的浮动保护环之间扩展，以便接触相邻的浮动保护环。或者，表面电荷补偿区可以在相邻的浮动保护环之间扩展，但仅接触相邻的浮动保护环之一。
在某些实施例中，可以在浮动保护环形成之前或之后通过在碳化硅层中注入掺杂物来形成表面电荷补偿区，以便形成表面电荷补偿层。这样，可以把表面电荷补偿区设置成数个表面电荷补偿区、设置成与浮动保护环重叠的单一区域、和/或设置成它们的组合。也可以把表面电荷补偿区设置成碳化硅层上的第二碳化硅层。可以例如通过外延生长碳化硅层来形成这种第二碳化硅层。
在本发明的一些实施例中，表面电荷补偿区可以具有这样的掺杂浓度，使得邻接氧化物层的表面电荷补偿区的表面被氧化物层的表面电荷部分耗尽，而当在器件上加反向偏压时完全耗尽。这样，在某些实施例中，尽管在保护环之间存在表面电荷补偿区，但是当在器件上加最大阻塞电压时，保护环是相互隔离的。在本发明的一些实施例中，表面电荷补偿区具有从大约1 x 1012cm-2到大约7 x 1012cm-2的剂量电荷，其中剂量电荷是掺杂物浓度乘以表面电荷补偿层的深度。在一些实施例中，表面电荷补偿区可以向碳化硅层内扩展从大约0.1μm到大约2.0μm的距离。而且，在本发明的其中表面电荷补偿区不连接相邻的浮动保护环的一些实施例中，可以形成从大约0.1μm到大约2.0μm的间隙。
在本发明的特定实施例中，浮动保护环可以是均匀间隔的、非均匀间隔的或者是均匀间隔和非均匀间隔的组合。而且，保护环可以扩展到碳化硅层内大约0.1μm到大约2.0μm。保护环的间隔从大约0.1μm到大约10μm。此外，在本发明的某些实施例中，可以设置大约1个到大约100个保护环。保护环可以从器件的主结点扩展大约2μm到大约1mm的距离。浮动保护环的掺杂物浓度可以从大约1 x 1018cm-3到大约1 x 1020cm-3。
在本发明的又一些实施例中，碳化硅层是n型碳化硅层，而保护环和表面电荷补偿层是p型碳化硅。也可形成互补结构。
还提供制造本文中所述的边缘端接结构的方法。
在结合参考附图所作的以下详细说明后将更容易明白本发明的优点和特征以及它们的实现方式，附图图解说明了优选和示范的实施例，附图中：
附图说明
图1是传统MFGR结构和所述结构的理想场分布图的示意图；
图2是具有偏置场电极的MFGR结构的示意图；
图3是按照本发明实施例的边缘端接结构的截面图；
图4是按照本发明又一实施例的边缘端接结构的截面图；
图5A和5B是图解说明按照本发明实施例的边缘端接结构的可能的操作的截面图；
图6A到6J是图解说明按照本发明实施例的边缘端接结构的制造方法的截面图；
图7A，8A，9A，10A，11和12A是在六个单独晶片上设置有四个保护环端接结构的萧特基器件的击穿电压分布图；
图7B，8B，9B，10B，11B和12B是在六个单独晶片上设置有六个保护环端接结构的萧特基器件的击穿电压分布图；
图7C，8C，9C，10C，11C和12C是在六个单独晶片上设置有八个保护环端接结构的萧特基器件的击穿电压分布图；
图7D，8D，9D，10D，11D和12D是在六个单独晶片上设置有八个保护环，同时最后的保护环端接结构具有JTE的萧特基器件的击穿电压分布图；
图7E，8E，9E，10E，11E和12E是在六个单独晶片上设置有保护环和JTE端接结构的萧特基器件的击穿电压分布图，类似于Kinoshita等人在”Guard Ring Assisted RESURF：A New TerminationStructure Providing Stable and High Breakdown Voltage for SiCPower Devices，”Tech.Digest of ISPSD’02，pp.253-256(日本文件)中所述；
图7F，8F，9F，10F，11F和12F是在六个单独晶片上设置有具有电荷补偿层端接结构的1.75μm保护环的萧特基器件的击穿电压分布图；
图7G，8G，9G，10G，11G和12G是在六个单独晶片上设置有具有电荷补偿层端接结构的2.0μm保护环的萧特基器件的击穿电压分布图；以及
图7H，8H，9H，10H，11H和12H是在六个单独晶片上设置有JTE端接结构的萧特基器件的击穿电压分布图。
详细说明
现参阅附图说明本发明，附图图解说明本发明的各种实施例。如图所示，层和区的尺寸都已放大以便于说明，这样可以示出本发明的一般结构。而且，参考在衬底上或其它层上形成的层来说明本发明的各个方面。本专业的技术人员应理解，提到在另一层或衬底上形成的层应考虑到会有附加层介入。提到在另一层或衬底上形成的层而没有附加层则在本文中描述为在所述层或衬底上”直接”形成。在所有附图中相同的编号指相同的元件。
如以下详述，本发明的实施例可以提供半导体器件，例如P-N、萧特基、PiN或其它半导体器件改进的边缘端接。本发明的特定实施例提供碳化硅器件的边缘端接。例如，本发明的实施例可以用作SiC萧特基二极管、结型势垒萧特基(JBS)二极管、PiN二极管、闸流管、晶体管或其它这类SiC器件的边缘端接。本发明的实施例可以降低多浮动保护环端接对氧化物-半导体表面电荷的敏感性。在特定的实施例中，除了多浮动保护环外，还设置表面电荷补偿层，例如薄p型层。表面电荷补偿层用来至少部分中和碳化硅器件中氧化物-半导体界面的电荷效应。
图3示出本发明特定实施例的碳化硅半导体器件20的截面图。如图3所示，碳化硅层30(例如轻度掺杂的n型碳化硅层)具有在其中形成的例如p型碳化硅的主结点32和多个浮动保护环34(例如p型碳化硅浮动保护环)。在碳化硅层30上形成绝缘层26，例如氧化物层。绝缘层26可以是淀积的或生长的氧化物，可以利用本专业的技术人员已知的技术制造。在本发明的特定实施例中，绝缘层26可以是氧化物如SiO2、氮化物如Si3N4、氧化物-氮化物-氧化物结构和/或氮氧化物或有机薄膜，如聚酰亚胺层。
又如图3所示，在间隔开的浮动保护环34之间设置碳化硅薄区，例如p型碳化硅，用以分散等电位线以便降低表面电场，从而形成表面电荷补偿区或层36。如图3所示，各个表面电荷补偿区36可以邻近并接触两个相邻保护环34中的第一个，并从所述第一保护环向两个相邻保护环34中的第二个扩展。或者，可以在相邻的浮动保护环34之间形成两个或多个碳化硅薄区，这两个或多个薄区可以从各自的浮动保护环互相扩展。在本发明的其它实施例中，各表面电荷补偿区36在大小、掺杂、形状或相对于相邻保护环34的位置等方面不必完全相同。例如可以以p型碳化硅层的形式来形成表面电荷补偿区36。
对于图3所示结构，即，将p型碳化硅表面电荷补偿区形成在n型碳化硅层中，表面电荷补偿区或层的剂量电荷(浓度 x 深度＝剂量)应从大约1 x 1012cm-2到大约5 x 1012cm-2。氧化物-半导体界面预期具有大约1 x 1012到大约2 x 1012cm-2的正电荷。表面电荷补偿区36的表面通常将由正表面电荷耗尽，并且表面电荷补偿区36的耗尽区中的负电荷将中止从氧化物界面电荷出发的电力线，并中和正界面电荷的负效应。而且，表面电荷补偿区36中的电荷量很小，足以使这些区域在较低电压(低于器件的阻塞电压)就完全耗尽，而这是保护环正常工作所需要的。所以，表面电荷补偿区36可以使多浮动保护环端接结构对氧化物电荷的变化不那么敏感或根本不敏感。这样，按照本发明实施例的表面电荷补偿区36的作用与利用RESURF原理的JTE端接结构大不相同(见Appels等人”High-Voltage thin layer devices(RESURF devices)，”IEDM Tech.Dig.，1979，pp.238-241)，因为本文说明的表面电荷补偿区36的功能在于补偿氧化物电荷，而传统JTE中的p层用来纵向中止漂移层耗尽区中的电荷，以便将横向电场减至最小。
虽然图3所示结构在补偿氧化物电荷上会很有效，但在碳化硅器件中所形成的浮动保护环之间的极小间距会因光刻所需的严格对准容差而使这种器件的制造很困难。所以，在碳化硅器件中，更为实际的是将所有表面电荷补偿p层合并为一个图案，连接所有保护环，如图4所示。这样，如图4所示，形成具有表面电荷补偿层38的碳化硅器件20’，所述表面电荷补偿层38设置在相邻的浮动保护环34之间。在器件20’中，以p型碳化硅层的形式图解说明电荷补偿层38。p层38可以具有从大约1 x 1012cm-2到大约7 x 1012cm-2的同样的总电荷，和图3所示相同。p层38中的电荷将中和正氧化物电荷，从而使器件对氧化物-半导体界面电荷不那么敏感。
在一些实施例中，表面电荷补偿区/层36、38可以具有从大约0.1μm到大约2μm的厚度。而且，在表面电荷补偿区不连接相邻的浮动保护环的本发明实施例中，可以形成从大约0.1μm到大约2μm的间隙。
在本发明的特定实施例中，浮动保护环34可以是彼此均匀地隔开的、彼此非均匀地隔开的或者是彼此均匀地隔开和彼此非均匀地隔开的组合。而且，保护环34可以扩展到碳化硅层内大约0.1μm到大约2μm。保护环34可以具有从大约0.1μm到大约10μm的间隔。此外，在本发明的某些实施例中，可以设置从大约1个到大约100个保护环34。保护环34可以从器件的主结点扩展从大约2μm到大约1mm的距离。浮动保护环34的掺杂物浓度可以从大约1 x 1018cm-3到大约1 x 1020cm-3。
在制造按照本发明某些实施例的器件时，可以在保护环34形成之前或之后形成p层38或p型区36。可以用例如离子注入或本专业的技术人员已知的其它技术形成区36和层38。或者，p层和/或p区可以是在层30上形成的SiC外延生长层或SiC淀积层，并且如果是区，则使其具有图案以便形成所需的表面电荷补偿区和/或层。在这种情况下，可以在形成SiC层之前或形成SiC层之后形成保护环。
图5A和5B中图解说明按照本发明某些实施例的端接操作。当加上反向偏压时，表面电荷补偿层(SCCL)38的中性部分(即未被氧化物电荷耗尽的层38的部分)开始被耗尽，并提供耗尽区50，如图5A所示。由于SCCL38并未完全耗尽，此时所有保护环电连接在一起，扩展到最外面保护环以外的SCCL38的部分通过延展耗尽层而防止了过早击穿，如图5A所示。加上更高的反向偏压时，SCCL38完全耗尽，保护环变为电隔离。但保护环仍通过电容(见图5所示的C1，C2，C3，和C4)相互连接。按照保护环之间的电容来分配加到器件上的电压。
例如，如果在图5A中，V1是主结点32和第一保护环34之间的电压，V2是第一保护环34和第二保护环34之间的电压，V3是第二保护环34和第三保护环34之间的电压，且V4是第三保护环34和第四保护环34之间的电压，则V1＝((1/C1)/(1/C1+1/C2+1/C3+1/C4))*总电压，其中总电压为V1+V2+V3+V4。每个保护环的电位由所述电容比和所加的反向偏压决定，这就决定了在纵向上每个保护环下的耗尽宽度。每个保护环越靠近主结点，其电位就增加。结果，就可得到如图5B所示的平滑向外扩展的耗尽区50’。
虽然已经操考P-N主结点说明了本发明的实施例，但是，如本专业的技术人员根据本公开将理解的，按照本发明实施例的边缘端接技术也可用于其它器件和/或结点类型，例如萧特基结。
现参阅图6A到6J来说明按照本发明实施例的结型边缘端接结构的制造方法。如图6A所示，碳化硅层30具有在其中形成的结点32和彼此隔开的同心浮动保护环34。可以例如通过离子注入到碳化硅衬底和/或外延层来形成这种区域。
如图6B所示，可以在碳化硅层上形成掩模层100，掩模层100具有对应于结点32和保护环34区的图案。掩模层100可以由传统掩模材料制成，并可以用传统的光刻技术或本专业的技术人员已知的其它技术来形成图案。掩模层100在邻近结点32和保护环34处开有窗口。窗口可以部分地或完全扩展在相邻保护环34之间和/或保护环34和结点32之间。
图6C图解说明利用掩模层100作为离子注入掩模通过离子注入来形成表面电荷补偿区36。然后去除掩模层100(图6D)，并在所得结构上形成绝缘层26(图6E)。绝缘层26可以例如通过在所得结构上热氧化和/或淀积氧化物来形成。
图6F图解说明按照本发明实施例的边缘端接结构的制造方法。如图6F所示，碳化硅层30具有在其上形成的薄碳化硅层120。碳化硅层120可以是注入层和/或外延层，其厚度和掺杂级如以上对表面电荷补偿区和/或层所讨论的。
图6G示出掩模层140的形成和图案形成。可以利用传统的掩模技术来形成掩模层140，后者对应于表面电荷补偿区。掩模中的窗口对应于结点32和/或保护环34。利用掩模层140作为离子注入掩模，将离子注入到碳化硅层30中，以便形成结点32和/或保护环34(图6H)。然后去除掩模层140(图6I)，并在所得结构上形成绝缘层26(图6J)。绝缘层26可以例如通过在所得结构上热氧化和/或淀积氧化物来形成。
虽然已经参考制造过程中的特定操作、特定掩模图案等描述了本发明的实施例，但是，本专业的技术人员根据本公开应理解，也可利用其它的操作、操作序列、掩模图案等而仍然可以从本发明的说明中受益。例如，可以提供保护环和表面电荷补偿区的不同注入顺序。而且，器件制造中的特定操作取决于所制造的器件。例如制造晶体管就有不同于制造二极管的制造步骤。所以，本发明的实施例不应认为限于制造中的特定操作，而应包括提供上述边缘端接结构的所有制造操作。
实例
以下实例是说明本发明的特定实施例，不应认为是限制本发明的实施例。
按照本发明的实施例，利用结型端接技术制造了具有1.58mm2有效区的萧特基二极管。各种结型端接配置在以下表1中说明。在表1中，用以下各项来标识器件：保护环(GR)的数目；是否具有结型端接扩展(JTE)；如果有，JTE位于何处；以及器件中是否有电荷补偿层(p层)存在。提到1-区域JTE是指具有单一掺杂级JTE的器件。器件的各种物理和电特性也示于表1。在表1中，BV指击穿电压，并提供在六个晶片之一上制造的器件的平均(AVE)和最大(MAX)击穿电压。
表1 结型端接测试试样
| 4GR | 6GR | 6GR+最后GR上的JTE | 8GR | 6GR+p层A | 6GR+p层B | GR+JTE(Kinoshita等) | 1-区域JTE | |
| GR宽度 | 3.25μm | 3.0μm | ||||||
| GR间距??? | 1.75μm | 2.0μm | ||||||
| 活性p层剂量 | 3e12 | 3e12 | ||||||
| 活性JTE剂量 | 1e13 | 1e13 | ||||||
| BV偏移 | 大多数 | 大多数 | 大多数 | 大多数 | 一些 | 一些 | 一些 | 最少 |
| 晶片1AVE BV | 606.7 | 670.0 | 593 | 678 | 707 | 722 | 664.5 | 711.4 |
| 晶片1MAX BV | 742 | 787 | 808 | 824 | 851 | 870 | 820 | 825 |
| 晶片2AVE BV | 623.7 | 639.2 | 660.0 | 676.3 | 685.6 | 722.2 | 712.6 | 741.9 |
| 晶片2MAX BV | 715 | 763 | 740 | 755 | 866 | 880 | 905 | 850 |
| 晶片3AVE BV | 671.6 | 709.2 | 720.1 | 736.9 | 739.4 | 695.1 | 793.3 | 779.5 |
| 晶片3MAX BV | 748 | 817 | 836 | 843 | 907 | 968 | 979 | 1056 |
| 晶片4 | 678.4 | 755 | 713 | 729.4 | 739.6 | 746.5 | 702.7 | 713.7 |
| AVE BV | ||||||||
| 晶片4MAX BV | 906 | 880 | 922 | 904 | 915 | 885 | 790 | 905 |
| 晶片5AVE BV | 717.9 | 755 | 781.6 | 776 | 821.1 | 801.1 | 855.6 | 804.4 |
| 晶片5MAX BV | 790 | 915 | 905 | 885 | 1007 | 947 | 1100 | 1046 |
| 晶片6AVE BV | 637.8 | 696.2 | 656.2 | 602.9 | 631.6 | 660.1 | 654.4 | 686.4 |
| 晶片6MAX BV | 760 | 836 | 817 | 805 | 782 | 820 | 851 | 926 |
制造了六个晶片，其掺杂密度分别为：晶片1为～7.1e15，晶片2为～7.7e15，晶片3为～6.25e15，晶片4为～6.3e15，晶片5为～5.3e15，和晶片6为～5.5e15。P层器件的全部注入都是在室温下利用光致抗蚀剂掩模进行的。但也可使用其它的注入温度。硼用作所有器件的掺杂物。图7A到12H示出表1所述六个晶片上具有各种端接类型的器件的分布图。如从表1可以看到的，轻度掺杂的p层可以在没有电荷补偿层的情况下提供对类似保护环器件的改进。
图7A到12H示出表1的器件之间的击穿电压分布。图7A，8A，9A，10A，11和12A示出在六个单独晶片上设置有四个保护环端接结构的萧特基器件的击穿电压分布图。图7B，8B，9B，10B，11B和12B示出在六个单独晶片上设置有六个保护环端接结构的萧特基器件的击穿电压分布图。图7C，8C，9C，10C，11C和12C示出在六个单独晶片上设置有八个保护环端接结构的萧特基器件的击穿电压分布图。图7D，8D，9D，10D，11D和12D示出在六个单独晶片上设置有八个保护环，最后的保护环端接结构具有JTE的萧特基器件的击穿电压分布图。图7E，8E，9E，10E，11E和12E示出在六个单独晶片上设置有一个保护环和JTE端接结构的萧特基器件的击穿电压分布图，类似于Kinoshita等人在”Guard Ring Assisted RESURF：A NewTermination Structure Providing Stableand High BreakdownVo1tage for SiC Power Devices，”Tech.Digest of ISPSD’02，pp.253-256(日本文件)中所述。图7F，8F，9F，10F，11F和12F示出在六个单独晶片上设置有电荷补偿层端接结构的1.75μm保护环的萧特基器件的击穿电压分布图。图7G，8G，9G，10G，11G和12G示出在六个单独晶片上设置有电荷补偿层端接结构的2.0μm保护环的萧特基器件的击穿电压分布图。图7H，8H，9H，10H，11H和12H示出在六个单独晶片上设置有JTE端接结构的萧特基器件的击穿电压分布图。
在附图和说明书中，公开了本发明的典型优选实施例，虽然使用了具体术语，但它们的使用仅是通用和说明性的，而非为了进行限制，本发明的范围在以下权利要求书中提出。
Claims (43)
1.一种用于碳化硅半导体器件的边缘端接结构，它包括：
碳化硅层中的多个至少包围一部分碳化硅基半导体结的彼此隔开的同心浮动保护环；
在所述浮动保护环上的绝缘层；以及
在所述各浮动保护环之间并且邻近所述绝缘层的碳化硅表面电荷补偿区，其中所述表面电荷补偿区具有这样的掺杂物浓度，使得所述表面电荷补偿区的邻近所述绝缘层的表面由所述绝缘层的表面电荷部分耗尽，并且当将低于该器件的阻塞电压的反向偏压加到所述器件上时完全耗尽。
2.如权利要求1所述的边缘端接结构，其中所述浮动保护环向所述碳化硅层内扩展第一距离，而所述表面电荷补偿区向所述碳化硅层内扩展第二距离，所述第二距离小于所述第一距离。
3.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区的掺杂比所述保护环的要轻些。
4.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区在相邻的所述浮动保护环之间完全扩展。
5.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区在相邻的所述浮动保护环之间扩展，但在两个相邻的所述浮动保护环之间不完全扩展。
6.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区包括所述碳化硅层中的注入区域。
7.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区包括多个表面电荷补偿区。
8.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区包括重叠在所述浮动保护环上的单一区域。
9.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区包括在所述碳化硅层上的第二碳化硅层。
10.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区具有从大约1x1012cm-2到大约7x1012cm-2的剂量电荷。
11.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区向所述碳化硅层内扩展大约0.1μm到大约2.0μm的距离。
12.如权利要求1所述的边缘端接结构，其中所述表面电荷补偿区在两个相邻的浮动保护环之间不完全扩展，并且在所述表面电荷补偿区和所述两个相邻的浮动保护环之一之间形成大约0.1μm到大约2.0μm的间隙。
13.如权利要求1所述的边缘端接结构，其中所述浮动保护环是彼此均匀隔开的、彼此非均匀隔开的和/或彼此均匀隔开和彼此非均匀隔开的组合。
14.如权利要求1所述的边缘端接结构，其中所述保护环扩展到所述碳化硅层内大约0.1μm到大约2.0μm。
15.如权利要求1所述的边缘端接结构，其中所述保护环具有大约0.1μm到大约10μm的间隔。
16.如权利要求1所述的边缘端接结构，其中所述多个浮动保护环包括大约2个到大约100个保护环。
17.如权利要求1所述的边缘端接结构，其中所述保护环从所述器件的所述半导体结点扩展大约2μm到大约1mm的距离。
18.如权利要求1所述的边缘端接结构，其中所述浮动保护环具有从大约1x1018cm-3到1x1020cm-3的掺杂物浓度。
19.如权利要求1所述的边缘端接结构，其中所述碳化硅层是n型碳化硅层，而所述保护环和表面电荷补偿区是p型碳化硅。
20.如权利要求1所述的边缘端接结构，其中所述碳化硅层是p型碳化硅层，而所述保护环和表面电荷补偿区是n型碳化硅。
21.一种制造碳化硅半导体器件的边缘端接结构的方法，所述方法包括：
在碳化硅层中形成多个至少包围一部分碳化硅基半导体结的彼此隔开的同心浮动保护环；
在所述浮动保护环上形成绝缘层；以及
在所述各浮动保护环之间并且邻近所述绝缘层处形成碳化硅表面电荷补偿区，并且其中所述表面电荷补偿区具有这样的掺杂物浓度，使得邻近所述绝缘层的所述表面电荷补偿区的表面由所述绝缘层的表面电荷部分耗尽，并且当将低于该器件的阻塞电压的反向偏压加到所述器件上时完全耗尽。
22.如权利要求21所述的方法，其中形成多个浮动保护环包括形成向所述碳化硅层内扩展第一距离的多个浮动保护环，并且其中形成碳化硅表面电荷补偿区包括形成向所述碳化硅层内扩展第二距离的表面电荷补偿区，所述第二距离小于所述第一距离。
23.如权利要求21所述的方法，其中所述表面电荷补偿区的掺杂比所述保护环的要轻些。
24.如权利要求21所述的方法，其中所述表面电荷补偿区在相邻的所述浮动保护环之间完全扩展。
25.如权利要求21所述的方法，其中所述表面电荷补偿区在相邻的所述浮动保护环之间扩展，但在两个相邻的所述浮动保护环之间不完全扩展。
26.如权利要求21所述的方法，其中形成碳化硅表面电荷补偿区包括对所述碳化硅层中各区域进行注入。
27.如权利要求21所述的方法，其中所述表面电荷补偿区包括多个表面电荷补偿区。
28.如权利要求21所述的方法，其中所述表面电荷补偿区包括重叠在所述浮动保护环上的单一区域。
29.如权利要求21所述的方法，其中形成碳化硅表面电荷补偿区包括在所述碳化硅层上形成碳化硅外延层。
30.如权利要求21所述的方法，其中所述表面电荷补偿区具有从大约1x1012cm-2到大约7x1012cm-2的剂量电荷。
31.如权利要求21所述的方法，其中所述表面电荷补偿区向所述碳化硅层内扩展大约0.1μm到大约2.0μm的距离。
32.如权利要求21所述的方法，其中所述表面电荷补偿区在两个相邻的浮动保护环之间不完全扩展，并且在所述表面电荷补偿区和所述两个相邻的浮动保护环之一之间形成大约0.1μm到大约2.0μm的间隙。
33.如权利要求21所述的方法，其中所述浮动保护环是彼此均匀隔开的、彼此非均匀隔开的和/或彼此均匀隔开和彼此非均匀隔开的组合。
34.如权利要求21所述的方法，其中所述保护环扩展到所述碳化硅层内大约0.1μm到大约2.0μm。
35.如权利要求21所述的方法，其中所述各保护环具有大约0.1μm到大约10μm的间隔。
36.如权利要求21所述的方法，其中所述多个浮动保护环包括大约2个到大约100个保护环。
37.如权利要求21所述的方法，其中所述保护环从所述器件的所述半导体结点扩展大约2μm到大约1mm的距离。
38.如权利要求21所述的方法，其中所述浮动保护环具有从大约1x1018cm-3到1x1020cm-3的掺杂物浓度。
39.如权利要求21所述的方法，其中所述碳化硅层是n型碳化硅层，而所述保护环和表面电荷补偿区是p型碳化硅。
40.一种用于碳化硅半导体器件的边缘端接结构，它包括：
在碳化硅层中的多个至少包围一部分碳化硅基半导体结的彼此隔开的同心浮动保护环；
在所述浮动保护环上的绝缘层；以及
用于中和所述浮动保护环区域中所述绝缘层和所述碳化硅层之间界面上的电荷效应的装置；
其中所述中和装置包括在所述相邻保护环之间的表面电荷补偿层；以及
其中所述表面电荷补偿层中的电荷量很小，足以使所述表面电荷补偿层在电压低于所述器件的阻塞电压时被耗尽。
41.如权利要求40所述的边缘端接结构，其中所述中和装置包括用于当所述器件未施加最大阻塞电压时连接相邻保护环而当所述器件加上所述最大阻塞电压时隔离相邻保护环的装置。
42.如权利要求40所述的边缘端接结构，其中所述中和装置包括在所述相邻保护环之间的表面电荷补偿区。
43.如权利要求42所述的边缘端接结构，其中所述表面电荷补偿区中的电荷量很小，足以使所述表面电荷补偿区在电压低于所述器件的阻塞电压时被耗尽。
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