DE4433330A1 - Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie Verfahren zur Herstelung derartiger Halbleiterstrukturen - Google Patents
Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie Verfahren zur Herstelung derartiger HalbleiterstrukturenInfo
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Description
Die vorliegende Erfindung betrifft Halbleiterstrukturen mit
vorteilhaften Hochfrequenzeigenschaften sowie Verfahren zur
Herstellung derartiger Halbleiterstrukturen.
Mit zunehmender Arbeitsgeschwindigkeit integrierter Schaltungen
- im Entwicklungsstadium sind heute bereits bis zu 2 GHz er
reichbar -, werden die Beeinflussungen, die ein aktives Bau
element oder eine Leitungsstrecke durch benachbarte aktive Bau
elemente oder Leitungen erfährt, zunehmend problematisch. Ins
besondere als problematisch treten dabei Übersprecheffekte zwi
schen benachbarten Signalleitungen auf sowie Laufzeitunter
schiede, die zu Synchronisationsfehlern, Signalverzögerungen
etc. führen können.
Jede elektrische Signalleitung beeinflußt durch die von ihr
ausgehenden elektromagnetischen Feldlinien, die sich entspre
chend den vorherrschenden Potentialverhältnissen ausbreiten,
ihre nächste Umgebung. Bei dem Entwurf einer integrierten
Schaltung ist es daher insbesondere hinsichtlich der Verbin
dungsleitungen zwischen aktiven Elementen schwierig, die zu
erwartenden Laufzeitverzögerungen mit einzukalkulieren, da
diese Laufzeitverzögerungen im wesentlichen durch die kapa
zitiven und induktiven Beläge der Leitungen bestimmt werden,
welche wiederum von den in der Nähe dieser Leitung angeordneten
aktiven Elementen sowie Signalleitungen beeinflußt werden.
Ein Ansatz zur Lösung dieser Probleme besteht darin, koaxiale,
das heißt abgeschirmte Leitungen, innerhalb des hochintegrier
ten Schaltkreises vorzusehen. Bisherige Lösungen sehen die Fer
tigung von Mikro-Koaxial-Leiterbahnen in den Verdrahtungsebenen
der integrierten Schaltungen vor, bei denen mittels üblicher
Metallisierungstechniken sowie lithographischer Verfahren eine
innere Leiterbahn durch einen Isolator gelegt wird und der Iso
lator von einer weiteren Metallschicht ummantelt wird, wie dies
beispielsweise in M.E. Thomas, I.A. Saadat, S. Segigahama,
IEEE-90, "VLSI Multilevel Micro-Coaxial Interconnects for High
Speed Devices" beschrieben ist. Der Nachteil bei dieser Lösung
besteht in den zusätzlich erforderlichen Maskenschritten und
somit in einem hohen Fertigungsaufwand.
Ein weiterer Vorschlag sieht die Herstellung einer sogenannten
lokalen "ground plane" vor, die mittels eine Mehrlagenmetalli
sierungsverfahrens erreicht wird (vgl. D.S. Gardner, Q.T. Vu,
P.J. van Wÿnen, T.J. Maloney, D.B. Fraser, IEDM 93 Procee
dings, Seiten 251-254, 1993).
Die sogenannte "ground plane" ist dabei eine in geringem Ab
stand isoliert über der Oberfläche des Halbleiters verlaufende
metallische Schicht, die auf Massepotential gelegt wird. Durch
diese Metallschicht werden die kapazitiven und induktiven Be
läge für die darüberliegenden Leiterbahnen und somit deren Wel
lenwiderstände im wesentlichen bestimmt, so daß kapazitive und
induktive Beeinflussungen durch aktive Elemente bzw. Leiterbah
nen, die sich in der jeweiligen näheren Umgebung befinden, ver
nachlässigbar sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, Halblei
terstrukturen mit verbesserten Eigenschaften bei hohen Frequen
zen sowie Verfahren zur einfachen Herstellung derartiger Struk
turen anzugeben.
Die Aufgabe wird durch die Gegenstände der unabhängigen Patent
ansprüche gelöst. Bevorzugte Ausgestaltungen sind Gegenstand
der Unteransprüche.
Gemäß einem Aspekt der vorliegenden Erfindung wird allgemein
eine Halbleiterstruktur angegeben, die eine vergrabene, hoch
leitfähige Schicht aufweist, welche auf ein vorgegebenes Poten
tial, vorzugsweise Massepotential, gelegt werden kann. Durch
diese vergrabene, hochleitfähige Schicht, die als "ground
plane" dienen soll, werden die Signalübertragungseigenschaften
in der Halbleiterstruktur integrierter Bauelemente oder Leiter
bahnen verbessert. Insbesondere wird dadurch bei hohen Frequen
zen eine erhebliche Reduktion der parasitären Effekte erreicht.
Die induktiven und kapazitiven Beläge integrierter Leitungen
oder Bauelemente werden im wesentlichen durch die hochleitfä
hige Schicht bestimmt, so daß jedes integrierte Element (Lei
terbahn oder Bauelement) etwa einen konstanten Wellenwiderstand
aufweist. Dies ermöglicht eine verbesserte Synchronität zwi
schen den Signalen, die die einzelnen Bauelemente oder Leiter
bahnen durchlaufen. Durch die hochleitfähige Schicht wird dar
über hinaus der induktive Belag um Größenordnungen verringert,
was zu einer Verringerung der Laufzeit der Signale führt. Im
gleichen Maße verringert sich dabei der Wellenwiderstand.
Ein anderer Aspekt der vorliegenden Erfindung weitet diesen
Gedanken auf sogenannte 3D-Strukturen aus, d. h. auf Struktu
ren, bei denen mehrere aktive Schichten übereinander angeord
net sind. Durch das Vorsehen hochleitfähiger Schichten zwi
schen den einzelnen aktiven Schichten wird eine Beeinflus
sung zwischen Bauelementen bzw. Leiterbahnen unterschied
licher aktiver Schichten weitgehend unterbunden.
Das Verfahren zur Herstellung einer derartigen hochleitfähi
gen, vergrabenen Schicht gemäß Patentanspruch 1 weist den
Vorteil auf, daß es sehr einfach durchzuführen ist und ins
besondere mit technologisch bereits ausgereiften Verfahrens
schritten durchgeführt werden kann.
Weitere Aspekte der vorliegenden Erfindung sowie bevorzugte
Ausführungsformen ergeben sich aus den Patentansprüchen sowie
der Figurenbeschreibung.
Im folgenden werden bevorzugte Ausführungsformen der vorlie
genden Erfindung unter Bezugnahme auf die beiliegenden Zeich
nungen näher erläutert. Dabei zeigen die Zeichnungen im einzel
nen:
Fig. 1 zeigt eine vereinfachte Darstellung zur Erläuterung der
elementaren Verfahrensschritte gemäß einem ersten Aspekt der
vorliegenden Erfindung.
Fig. 2 zeigt eine Darstellung zur Verdeutlichung der Verfah
rensschritte bei einer bevorzugten Ausführungsform, die auf
dem Verfahren gemäß Fig. 1 aufbaut;
Fig. 3 zeigt eine Darstellung zur Verdeutlichung einer weite
ren Verfahrensvariante, aufbauend auf dem Verfahren, wie es
anhand der Fig. 1 erläutert wurde;
Fig. 4 zeigt eine Darstellung zur Verdeutlichung einer weite
ren Verfahrensvariante, aufbauend auf dem Verfahren, wie es
anhand der Fig. 1 erläutert wurde; und
Fig. 5 zeigt eine schematische Darstellung zur Erläuterung
eines weiteren Aspekts der vorliegenden Erfindung; und
Fig. 6 zeigt eine schematische Darstellung einer bevorzugten
Ausführungsform einer erfindungsgemäßen Halbleiterstruktur.
Ein Aspekt der vorliegenden Erfindung besteht darin, Verfahren
anzugeben, mit denen allgemein eine hochleitfähige "vergrabene"
Schicht in einer Halbleiterstruktur in einfacher Weise erreicht
werden kann.
Fig. 1 verdeutlicht die elementaren Verfahrensschritte, die
gemäß diesem Teilaspekt der vorliegenden Erfindung zur Herstel
lung der "vergrabenen" hochleitfähigen Schicht dienen.
Gezeigt ist ein erstes Halbleitersubstrat 1, in welches im An
schluß an das zu beschreibende Verfahren oder bereits zu Beginn
des Verfahrens aktive Bauelemente und/oder Leiterbahnen inte
griert werden bzw. aufgebracht werden. In der Fig. 1 sind die
entsprechenden aktiven Elemente 2 sowie Leiterbahnen 3 bei
spielhaft bereits eingezeichnet. Es wird bei dieser Ausfüh
rungsform also angenommen, daß sich die aktive Schicht für die
Integration der aktiven Elemente und Leiterbahnen im Halblei
tersubstrat 1 befindet. Die Leiterbahnen sind dabei vorzugs
weise durch eine Oxidschicht von dem Halbleitersubstrat iso
liert.
Ein weiteres Halbleitersubstrat 4 wird mit einer hochleitfähi
gen Schicht 5 versehen. Diese Schicht kann aus Metall bestehen
entsprechend den im Stand der Technik bereits bekannten "ver
grabenen" Schichten oder aber eine hochdotierte Halbleiter
schicht sein. Die hochleitfähige Schicht 5 kann auf unter
schiedliche Arten auf das Halbleitersubstrat 4 aufgebracht wer
den, beispielsweise durch Ionenimplantation oder
Metallisierungsverfahren, wie dies im folgenden noch genauer
erläutert wird.
Anschließend wird sowohl auf die Rückseite des Halbleitersub
strats 1 als auch auf die hochleitfähige Schicht 5, die auf dem
zweiten Halbleitersubstrat 4 aufgebracht ist, jeweils eine
Isolationsschicht 6 bzw. 7 aufgebracht. Diese Isolationsschicht
kann beispielsweise im Falle eines Si-Halbleitersubstrats eine
Oxidationsschicht sein, d. h. eine SiO₂-Schicht.
Nach dem Aufbringen der Isolationsschichten werden die beiden
Halbleitersubstrate über die Isolationsschichten miteinander
verbunden, was beispielsweise durch Kleben oder einem Temper
vorgang erreicht werden kann, wobei sich im Falle von Silizium
substraten vorzugsweise die bekannte SFB (Silicon fusion
bonding)-Technik anbietet.
Im Falle, daß in dem Halbleitersubstrat 1 noch keine
Bauelemente oder Leiterbahn integriert sind, wird, falls
erforderlich, das Substrat so weit abgetragen (durch Schleifen,
Ätzen etc.), bis eine aktive Schicht geeigneter Dicke erhalten
wird, in die oder auf die anschließend die Bauelemente oder
Leiterbahnen integriert werden können.
Bei der fertiggestellten Halbleiterstruktur wird die hochlei
tende Schicht vorzugsweise auf ein Bezugspotential gelegt, wo
bei dies vorzugsweise das Massepotential ist.
Die Halbleiterschicht, in der die aktiven Elemente realisiert
sind, ist vorzugsweise sehr dünn ausgeführt, etwa im Bereich
von 0,1-2 µm. Dies kann technologisch vorzugsweise durch
ein geeignetes Rückdünnverfahren erreicht werden. Die hochleit
fähige Schicht weist eine Dicke von weniger als 2 µm, vor
zugsweise 0,5 µm, auf. Die Dicke der Isolationsschicht be
trägt vorzugsweise 0,1-2 µm.
Selbstverständlich kann es sich bei den in der Fig. 1 bezeich
neten Halbleitersubstraten 1 und 4 um Wafer handeln, die mit
bekannten und in der Massenproduktion bewährten Methoden herge
stellt wurden und somit für kommerzielle Anwendungen ausrei
chend kostengünstig zur Verfügung stehen.
Eine bevorzugte Variante der anhand der Fig. 1 beschrie
benen allgemeinen Ausführungsform des Verfahrens ist in Fig. 2
dargestellt.
Gezeigt ist in schematischer Weise ein kommerziell erhältlicher
BESOI (Back Etched Silicon On Insulator)-Wafer, welcher mit der
allgemeinen Bezugsziffer 21 bezeichnet ist. Statt des BESOI-
Wafers kann auch ein mittels SIMOX (Seperation by Implanted
Oxygen)-Technik hergestellter Wafer Verwendung finden. Auf die
sen BESOI-Wafer ist zusätzlich eine SiO₂-Schicht 22 mittels üb
licher Verfahren aufgebracht worden. Die aktive Schicht des
BESOI-Wafers ist die Siliziumschicht 23, die eine entsprechende
Reinheit sowie Planarität aufweist. Die Schicht 24 ist die ent
sprechend der allgemeinen SOI-Technik vorgesehene Isolations
schicht, die in diesem Fall vorzugsweise aus eine SiO₂-Schicht
besteht. Das Si-Substrat 25 bildet das Grundsubstrat des Wa
fers.
Räumlich davon getrennt ist ein weiterer Wafer 26 gezeigt, der
ein n-dotiertes Si-Substrat 27 aufweist, auf welches oder in
welches eine hochleitfähige Schicht 28 aufgebracht ist, die
vorliegend eine n⁺⁺-dotierte Schicht ist. Auf die n⁺⁺-dotierte
Schicht wird wiederum eine SiO₂-Schicht 29 aufgebracht, die als
Isolationsschicht wirkt. Anschließend werden die beiden Wafer
21 und 26 vorzugsweise mittels der SFB (Silicon Fusion
Bonding)-Technik verbunden, wodurch eine starke kovalente Bin
dung zwischen den Oxidschichten erzielt wird.
Als Ergebnis obigen Verfahrens wurde somit in einfacher Weise
eine hochleitfähige Schicht 28 unter einer aus den Schichten 22
und 29 bestehenden Isolationsschicht und damit unter der akti
ven Schicht 23 "vergraben".
Für die anschließende Nutzbarmachung dieses "gebondeten" Wafers
muß die aktive Si-Schicht 23 noch freigelegt werden. Dies kann
mittels bekannter Verfahren, wie beispielsweise mit sogenannten
selektiven Ätz-Verfahren erreicht werden, die darauf beruhen,
daß Ätz-Mittel Verwendung finden, die das Si-Substrat 25 und
die SiO₂-Schicht 24 stärker angreifen als die aktive Schicht
23. Jedoch sind für das Abtragen der Schichten 25 und 24 auch
mechanische Verfahren möglich, wie beispielsweise geeignete Po
lierverfahren.
Wie anhand der Fig. 2 ersichtlich ist, wird bei einer bevorzug
ten Ausführungsform ein kommerziell erhältlicher BESOI-Wafer
verwendet, der mit seiner eigentlichen "oberen" Seite, nachdem
diese in einem Oxidationsvorgang oxidiert wurde, mit einem wei
teren Wafer, welcher die hochleitfähige Schicht trägt, "gebon
det" wird. Durch die Verwendung kommerziell erhältlicher Wafer
können dabei Planaritätsprobleme weitgehend ausgeräumt werden.
Fig. 3 zeigt eine weitere bevorzugte Ausführungsform, bei der
wiederum zwei separate Wafer 31 sowie 32 gezeigt sind. Der Wa
fer 31 entspricht dabei dem Wafer 21 der Fig. 2, so daß die
entsprechenden Herstellungsschritte nicht nochmals erwähnt
werden müssen. Auch sollte klar sein, daß die Verwendung eines
BESOI-Wafers wiederum nur eine bevorzugte Ausführungsform dar
stellt und daß dieser Wafer auch durch eine allgemeine Halb
leiterstruktur mit einer entsprechenden Isolationsschicht 6,
wie sie in Fig. 1 gezeigt ist, gebildet sein kann.
Der weitere Wafer 32 (vorliegend wiederum vorzugsweise durch
ein Si-Substrat gebildet) weist im Gegensatz zu der konkreten
Darstellung der Fig. 2 als leitfähige Schicht eine Metall
schicht 33 auf, wobei diese Schicht nicht durchgehend, sondern
gitterförmig aufgebracht ist (gitterförmig bedeutet hierbei
allgemein eine Schicht, die mit Öffnungen durchsetzt ist).
Als Metall kann dabei vorzugsweise W, Ti oder TiSi dienen.
Der Grund dafür, daß die Metallschicht 33 nicht durchgehend
ausgeführt ist, liegt darin, daß der Bondprozeß zwischen den
beiden Wafern bei Verwendung von Metall für die hochleitfähige
Schicht erschwert sein kann, so daß es insbesondere für die in
dustrielle Fertigung vorteilhaft sein kann, in den Freiräumen
des vorzugsweise fein ausgeführten Metallgitters 33 Halbleiter
material 34 vorzusehen, welches oxidiert wird und ein problem
los es Bonden mit der entsprechenden Isolationsschicht des er
sten Wafers gestattet.
Prozeßtechnisch kann die Herstellung eines derartigen Metall
gitters dadurch erfolgen, daß die Oberfläche des zweiten Wafers
32 mit einem feinen Grabennetz mit Breiten und Tiefen im
µm-Bereich versehen wird. Anschließend werden diese Gräben
beispielsweise mit Wolfram aufgefüllt, so daß ein zusammenhän
gendes feinmaschiges, "vergrabenes" und im wesentlichen mit der
Oberfläche abschließendes Metallnetz gebildet wird. Der eigent
liche Bond-Vorgang findet dann an den beiden Silizium- bzw.
SiO₂-Bereichen der beiden Wafer statt. Durch diese Technik
wird, allgemein ausgedrückt, das Bonden heterogener Materialien
vermieden. Die Herstellung des Grabennetzes kann beispielsweise
mit lithographischen Verfahren erreicht werden. Das Auffüllen
mit Metall kann durch einen Metallüberzug erfolgen, der dann
bis auf die Halbleiterschicht rückpoliert wird, so daß das Me
tall flächenhomogen mit dem Halbleitermaterial abschließt. Für
das Rückpolieren kann beispielsweise ein CMP (Chemical Mechani
cal Polishing)-Verfahren verwendet werden.
Das Aufbringen der hochleitfähigen Schicht 33 als Gitterstruk
tur ist jedoch nicht auf Fälle beschränkt, in denen als hoch
leitfähige Schicht Metall Verwendung findet. Auch wenn hochdo
tierte Halbleiterschichten hierfür eingesetzt werden, kann die
gitterförmige Ausbildung für die weitere Verarbeitung Vorteile
bieten.
Zur weiteren Verdeutlichung, in welch vielfältiger Weise der in
Zusammenhang mit den Fig. 1 bis 3 besprochene Aspekt der Erfin
dung verwirklicht sein kann, ist in Fig. 4 nochmals ein mittels
SOI Technik hergestellter Wafer 41 gezeigt, der insbesondere
wiederum ein BESOI- oder ein SIMOX-Wafer sein kann. Beispiel
haft ist bei diesem Wafer bereits eine integrierte Struktur 42
mit eingezeichnet, welche zu Beginn des Bondvorgangs mit dem
weiteren Wafer 44 bereits vorhanden sein kann oder aber im An
schluß an das erfindungsgemäße Verfahren mittels üblicher Me
thoden zugeführt wird. Bei dem dargestellten Wafer 41 ist der
Schritt des Oxidierens nicht mehr erforderlich, da dieser Wafer
bereits eine Oxidationsschicht 43 aufweist, bis zu der das
Si-Substrat 44 mittels entsprechender Verfahren abgetragen
wird, so daß letztendlich der dünnere Wafer 41 mit dem Wafer
44 gebondet wird.
Wiederum sei ausdrücklich darauf hingewiesen, daß der Wafer 44
vorliegend zwar mit einer hochdotierten n⁺⁺-Schicht als hoch
leitende Schicht gezeigt ist, daß diese hochleitende Schicht
jedoch selbstverständlich durch hochdotiertes Poly-Silizium
oder Metall usw. gebildet werden kann.
Wie erwähnt, ist im Falle einer Metallschicht Wolfram ein ge
eignetes Metall. Jedoch ist auch eine TiN-Schicht oder eine
Kombination aus einer W-Schicht mit einer TiN-Schicht denkbar,
ebenso die Deposition von Siliziden. Bei einer kombinierten
W-TiN-Schicht kann die TiN-Schicht als Diffusionsbarriere gegen
die W-Diffusion sowohl ins Oxid als auch ins Bulk-Silizium die
nen. Auch sollte klar sein, daß für das Bonden nicht das bevor
zugte SFB-Verfahren herangezogen werden muß, sondern daß jedes
hierfür geeignete Verfahren Verwendung finden kann, beispiels
weise auch Klebverfahren. Dies gilt in gleicher Weise auch für
die anhand der Fig. 2 und 3 erläuterten Ausführungsformen. Auch
sollte klar sein, daß bei den erwähnten Ausführungsformen Sili
zium stets nur als Beispiel für ein Halbleitersubstrat erwähnt
wurde und daß daher auch jedes andere dem Fachmann geläufige
Halbleitermaterial Verwendung finden kann. Ebenso kann die an
gegebene N-Dotierung stets auch eine P-Dotierung sein und die
SiO₂-Schichten können durch andere Oxidschichten bzw. allgemein
durch Isolationsschichten gebildet sein.
Die hochleitfähige Schicht kann, wie erwähnt, auch durch Im
plantieren von beispielsweise Phosphor oder Arsen in den Sili
ziumwafer (oder in ein anderes Grundsubstrat) erreicht werden.
Die Konzentration der Implantation nimmt dabei von der Ober
fläche des Substrats zum Inneren des Substrats hin ab. Durch
das nachträgliche Oxidieren, wodurch vorzugsweise eine SiO₂-
Schicht erhalten wird, werden jedoch die implantierten Phosphor
oder Arsen-Atome (oder entsprechend andere geeignete Atome) vor
der Oxidationsfront hergeschoben, so daß eine Erhöhung der
Ladungsträgerkonzentration unmittelbar unter der fertiggestell
ten Oxidationsschicht auftritt. Mit anderen Worten sind an die
Hochdosis-Implantation der Fremdatome keine allzu großen Anfor
derungen zu stellen, da durch den anschließenden Oxidationsvor
gang eine Konzentrationserhöhung auftritt.
Ausdrücklich wird nochmals darauf hingewiesen, daß sich vorlie
gende Erfindung nicht nur auf Verfahren zur Herstellung einer
"ground plane" bzw. vergrabenen hochleitfähigen Schicht be
zieht, sondern auch auf Halbleiterstrukturen selbst, die der
artige vergrabene hochleitfähige Schichten aufweisen, und zwar
unabhängig von der Art der Herstellung, wie diese vergrabenen
hochleitfähigen Schichten erzeugt werden.
Ein besonderer Aspekt der vorliegenden Erfindung besteht darin,
allgemein Halbleiterstrukturen anzugeben, bei denen eine hoch
leitfähige Schicht durch beliebige Verfahren in einer Halblei
terstruktur vergraben wird, wobei durch diese vergrabene
Schicht die obengenannten vorteilhaften Hochfrequenzeigen
schaften erreicht werden.
Im Gegensatz zu den "ground planes", die im Stand der Technik
bekannt sind, ist gemäß einem Aspekt der vorliegenden Erfin
dung vorgesehen, derartige "ground planes" nicht isoliert
über der Oberfläche des Halbleiters und somit über der aktiven
Schicht aufzubringen, sondern die hochleitfähige Schicht in
das Grundsubstrat zu integrieren, so daß dem Bauelementeher
steller völlige Designfreiheit erhalten bleibt und anderer
seits keine aufwendigen, mit einer Justierung einhergehenden
Lithographieschritte erforderlich werden.
Anhand der Fig. 1 wurden die allgemeinen Verfahrensschritte
eines bevorzugten Verfahrens für eine derartige Halbleiter
struktur angegeben. Da sich die Erfindung jedoch auch auf
solche Halbleiterstrukturen bezieht, die mit anderen Ver
fahren hergestellt wurden, sei nochmals erwähnt, daß der
Grundgedanke darin besteht, unter der aktiven Schicht eines
Halbleitersubstrats 1 eine Isolationsschicht (in Fig. 1 durch
die verbundenen Schichten 6 und 7 gebildet) vorzusehen und un
ter dieser Isolationsschicht nochmals eine hochleitfähige
Schicht 5, die wiederum auf einem Halbleitersubstrat 4 aufge
bracht sein kann. Hinsichtlich der Dicke der aktiven Halblei
terschicht, der Isolationsschicht sowie der hochleitenden
Schicht gilt das oben Gesagte.
Die Halbleiterstruktur gemäß diesem Aspekt der vorliegenden
Erfindung kann einen Aufbau aufweisen, wie er anhand obiger
Verfahren beschrieben wurde, wobei dieser Aufbau nicht durch
die entsprechenden Verfahren, sondern durch andere Verfahren
erreicht worden sein kann. Beispielsweise können die vergra
benen Schichten auch durch Verwendung von Epitaxieverfahren
erzeugt werden und nicht, wie oben beschrieben, durch das
Zusammenfügen zweier Halbleitersubstrate. Auf die Möglichkeit
des Epitaxieverfahrens wird weiter unter noch ausführlicher
eingegangen.
Fig. 6 zeigt nochmals eine Ausführungsform für eine Halbleiter
struktur, wobei ein Grundsubstrat 61 aus Silizium mit einer
hochleitfähigen Schicht 62 und einer darüberliegenden Isola
tionsschicht (z. B. SiO₂) 63 gezeigt ist. Über der Isolations
schicht befindet sich eine aktive Halbleiterschicht 64, in die
Bauelemente oder Leiterbahnen 65 integriert sind. Statt oder
zusätzlich dazu können Leiterbahnen 66 auch direkt auf der
Isolationsschicht 63 vorgesehen sein.
Die oben erläuterten Verfahren können insbesondere auch dazu
dienen, um sogenannte 3D-Halbleiterstrukturen zu erzeugen.
Bei diesen Strukturen werden mehrere aktive Schichten über
einander in einer Halbleiterstruktur angelegt. Gemäß dem
erfindungsgemäßen Verfahren kann dabei zwischen jeweils zwei
übereinanderliegenden aktiven Schichten eine hochleitfähige
Schicht eingebracht werden, die neben den oben geschilderten
allgemeinen Vorteilen zusätzlich den Vorteil mit sich bringt,
daß Störungen zwischen den Bauelementen oder Leiterbahnen der
unterschiedlichen aktiven Schichten weitgehend unterbunden
werden und daß darüber hinaus für jede aktive Schicht gleiche
kapazitive und induktive Beläge erhalten werden, d. h. daß
das elektrische Verhalten einer bestimmten aktiven Schicht
unabhängig von seiner Lage in der 3D-Struktur ist.
Ausdrücklich sei wiederum angemerkt, daß sich die vorliegende
Erfindung auf derartige 3D-Strukturen mit dazwischenliegenden
hochleitfähigen Schichten, vorzugsweise Metallschichten, auch
unabhängig von der Art der Herstellung, mit der diese hochleit
fähigen Schichten erzeugt werden, erstreckt, d. h. auch auf die
3D-Struktur als solche.
Die einzelnen leitfähigen Schichten werden bei der Verwendung
der 3D-Struktur vorzugsweise auf ein gleiches Bezugspotential
gelegt, wobei für bestimmte Anwendungen auch unterschiedliche
Bezugspotentiale für die einzelnen hochleitfähigen Schichten
von Vorteil sein können.
Wird für die Herstellung der 3D-Struktur eines der erfindungs
gemäßen Verfahren verwendet, so bietet sich hier insbesondere
an, mehrere BESOI-Wafer oder SIMOX-Wafer übereinander angeord
net miteinander zu verbinden. Dabei wird bei jedem Wafer, über
dem ein anderer Wafer angeordnet ist, die aktive Schicht nach
der Integration mit einer Oxidschicht überzogen, auf die dann
die hochleitfähige Schicht und darüber die Oxidschicht für die
Verbindung mit dem nächsten Wafer aufgebracht wird.
Anhand der Fig. 5 wird eine Ausführungsform besprochen, die
sich auf einen weiteren Aspekt der vorliegenden Erfindung
bezieht. Ein Wafer 51, welcher dem Wafer 1 aus Fig. 1 ent
spricht und hier als Siliziumwafer ausgeführt ist, wird un
mittelbar auf eine vorher oxidierte Metallplatte 52 gebon
det. Die Metallplatte kann dabei ein Teil eines Wellenlei
ters sein oder eine sonstige leitfähige Grundplatte. Statt
der Metallplatte 52 können auch andere leitfähige Grund
platten verwendet werden. Diesem Ansatz der vorliegenden
Erfindung liegt der Gedanke zugrunde, Halbleiterstrukturen
und Leiterbahnen, die auf Halbleitersubstraten aufgebracht
sind, unmittelbar auf eine gemeinsame Grundplatte zu setzen.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung
kann die aktive Halbleiterschicht, also vorzugsweise die
in den Fig. 2 bis 5 gezeigte aktive dünne Silizumschicht,
für die aktiven Bauelemente auch mittels eines Epitaxie-
Verfahrens aufgebracht werden. Voraussetzung hierfür ist
eine möglichst gute Übereinstimmung der Gitterkonstanten
des Grundwafers und des hochleitenden Belags (der hochlei
tenden Schicht) sowie des Isolators und der Silizum-Nutz-
Schicht. Eine mögliche Kombination dieser Schichten ließe
sich beispielsweise aus Si, CoSi und CaF herstellen. Durch
diesen Teilaspekt der vorliegenden Erfindung läßt sich für
bestimmte Anwendungen vermeiden, daß ein zweiter Wafer ver
wendet werden muß.
Da in dem erfindungsgemäßen Verfahren eine hochleitfähige
Schicht in der Halbleiterstruktur vorgesehen ist, werden Rück
schleif- bzw. Polierverfahren, bei denen es darauf ankommt,
eine gewisse Schichtdicke möglichst exakt zu erreichen, er
leichtert. Die hochleitende Schicht kann zur Schichtdicken
messung verwendet werden, ähnlich wie dies in P 44 20 862.6
beschrieben ist. Jedoch können nicht nur während des Herstel
lungsverfahrens Schichten aufgrund des Vorhandenseins der
hochleitfähigen Schicht leichter gemessen werden, sondern es
werden dadurch auch Schichtdickenmessungen an dem fertigen
Halbleitersubstrat bei späteren Prozeßschritten erleichtert.
Die hochleitende Schicht kann zur Schichtdickenmessung der
eigentlichen Nutzschicht verwendet werden. In diesem Falle
kann die hochleitende Schicht als Spiegel für elektroma
gnetische Strahlung, insbesondere sichtbares und infrarotes
Licht, dienen, das in der bekannten Weise zur Schichtdicken
messung mittels Ellipsometrie oder spektraler Reflexion heran
gezogen wird. Besteht die vergrabene Schicht aus einem ferro
magnetischen Material oder allgemein einem Material hoher
Permeabilität, kann auch mittels magnetsicher Abstandsmessung
eine Aussage über die noch verbliebene Nutzschichtdicke und
damit evtl. über die beim Schleif/Ätzvorgang bereits erreichte
Schichtdicke im Verlauf des Dünnungsprozesses getroffen werden.
Näheres ist in der obengenannten Patentanmeldung P 44 40 682.6
angegeben.
Neben den Vorteilen für Hochfrequenz-Bausteine ist eine derar
tig integrierte "ground plane" auch in anderen Bauelementen
vorteilhaft einzusetzen. Dies gilt insbesondere für CCDs für
optische Sensor-Arrays. Diese Elemente detektieren Licht durch
die Erzeugung und Trennung von Elektron-Loch-Paaren in Halblei
tersubstraten, wobei für den Auslesemechanismus die möglichst
verlustfreie Verschiebung dieser optisch generierten Ladungspa
kete wichtig ist. Eine "ground plane" kann durch die räumliche
Bündelung der Feldlinien an den einzelnen Strukturen, vorzugs
weise MOS-Strukturen, einen räumlich engeren Aufbau ermöglichen
und zusätzlich den Transfer-Prozeß beschleunigen. Darüber hin
aus kann eine metallische "ground plane" durch die Reflexion
des Lichts, das dann zweimal das aktive Volumen der einzelnen
CCD-Zellen bzw. des optischen Sensors durchläuft, den Wirkungs
grad erhöhen. Durch eine geeignete Dicke des Zwischenoxids kann
gleichzeitig die Lichteinkopplung durch destruktive Interferenz
erhöht werden.
Des weiteren kann die hochleitfähige Schicht bzw. "ground
plane" der Abschirmung von Störstrahlung oder magnetischen Fel
dern dienen. Bereits eine 2 µm dicke Wolfram-Schicht stellt
eine wirkungsvolle Abschirmung gegenüber α-Teilchen dar, die in
Halbleiterspeichern "Soft-Errors" verursachen. Eine hochleitfä
hige Schicht bzw. "ground plane" aus ferroelektrischem Material
(z. B. Nickel) oder allgemein aus einem Material mit hoher ma
gnetischer Permeabilität kann darüber hinaus Magnetfelder ab
schirmen.
Claims (49)
1. Verfahren zur Herstellung einer Halbleiterstruktur mit einer
hochleitfähigen vergrabenen Schicht mit folgenden Schritten:
Aufbringen einer isolierenden Schicht auf einer ersten Ober fläche eines ersten Halbleitersubstrats,
Aufbringen einer isolierenden Schicht auf einer Oberfläche einer aus hochleitfähigem Material bestehenden Schicht, die körperlich von dem ersten Halbleitersubstrat getrennt ist, und
Verbinden der beiden Isolationsschichten.
Aufbringen einer isolierenden Schicht auf einer ersten Ober fläche eines ersten Halbleitersubstrats,
Aufbringen einer isolierenden Schicht auf einer Oberfläche einer aus hochleitfähigem Material bestehenden Schicht, die körperlich von dem ersten Halbleitersubstrat getrennt ist, und
Verbinden der beiden Isolationsschichten.
2. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß zumindest das erste Halbleitersubstrat
ein Si-Substrat ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Isolationsschichten durch einen Oxidationsvorgang her
gestellt werden.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die Isolationsschicht eine SiO₂-Schicht
ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß das Verbinden der beiden Isolationsschichten
durch Kleben erfolgt.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn
zeichnet, daß das Verbinden durch einen Tempervorgang erfolgt.
7. Verfahren nach Anspruch 1 bis 4 oder 6, dadurch gekennzeich
net, daß das Verbinden der oxidierten Oberflächen mittels eines
Bonding-Verfahrens erreicht wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die Verbindung der oxidierten Oberflächen mittels eines SFB
(Silicon Fusion Bonding)-Verfahrens erreicht wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitfähige Schicht durch eine
hochdotierte Halbleiterschicht gebildet wird.
10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn
zeichnet, daß die hochleitfähige Schicht durch Metall, insbe
sondere durch W, Ti oder TiSi gebildet wird.
11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn
zeichnet, daß die hochleitfähige Schicht durch Poly-Silizium
gebildet wird.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die
hochleitfähige Schicht aus einer Metallkombination, vorzugswei
se einer Kombination aus einer W- und TiN-Schicht gebildet
wird, wobei die TiN-Schicht als Diffusionsbarriere ausgelegt
ist.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitende Schicht auf einem zweiten
Halbleitersubstrat aufgebracht ist.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß das erste und/oder zweite Halbleitersub
strat ein Wafer ist.
15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß das erste Halbleitersubstrat nach dem Ver
binden mittels geeigneter Verfahren, vorzugsweise mittels Po
lier- oder Ätzverfahren, bearbeitet wird, um eine für die Inte
gration geeignete aktive Schicht zu erhalten.
16. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitende Schicht, insbesondere wenn
es sich um eine Metallschicht handelt, als Gitterstruktur
aufgebracht wird.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die
metallische Gitterstruktur mittels photolithographischer Ver
fahren erzeugt wird, derart, daß im Halbleitersubstrat eine
Grabenstruktur erzeugt wird, die anschließend mit Metall aufge
füllt wird.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das
Metall als Überzug aufgebracht wird und anschließend vorzugs
weise durch ein Polierverfahren bis auf das Halbleitersubstrat
abgetragen wird.
19. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß das erste Halbleitersubstrat zu Beginn des
Verfahrens bereits eine aktive Schicht aufweist, in der Leiter
bahnen und/oder Bauelemente integriert sind.
20. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß zumindest für das erste Halbleitersubstrat
ein BESOI- oder SIMOX-Wafer verwendet wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß bei
dem BESOI-Wafer auf die aktive Schicht ein Oxidschicht als Iso
lationsschicht aufgebracht wird.
22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet,
daß die Rückseite des BESOI-Wafers und die daran anschließende
Oxidschicht mittels bekannter Verfahren entfernt werden, um die
spätere aktive Si-Schicht freizulegen.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß die
nicht benötigten Schichten mittels selektiver Ätzverfahren
entfernt werden.
24. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß die
nicht benötigten Schichten mittels Polierverfahren, vorzugs
weise mittels eines CMP-Verfahrens entfernt werden.
25. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß das
Grundsubstrat des BESOI- oder SIMOX-Wafers bis auf die Oxid
schicht entfernt wird und diese freigelegte Oxidschicht für das
Verbinden verwendet wird.
26. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß das Verfahren mehrfach angewendet wird, um
3D-Strukturen herzustellen.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß
mehrere BESOI- oder SIMOX-Wafer übereinander angeordnet ver
bunden werden, wobei die BESOI- oder SIMOX-Wafer vorzugsweise
durch ein Rückdünnverfahren rückgedünnt wurden.
28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß
die aktiven Schichten des BESOI- oder SIMOX-Wafers nach der
Integration der entsprechenden Leiterbahnen oder aktiven
Bauelemente mit einer Oxidschicht, einer darüberliegenden
hochleitfähigen Schicht und nochmals mit einer Oxidschicht
überdeckt werden, wobei letztere für das Verbinden mit dem
daraufliegenden Wafer verwendet wird.
29. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitfähige Schicht zur Schicht
dickenmessung, insbesondere bei während des Verfahrens oder
in späteren Verfahrensschritten durchzuführenden Rückschleif
vorgängen, dient.
30. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitfähige Schicht eine Metall
grundplatte ist.
31. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hergestellte Halbleiterstruktur ein
Mikrowellenleiter ist.
32. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die hochleitfähige Schicht aus Metall, vor
zugsweise Wolfram, hergestellt ist und mit einer ausreichenden
Stärke für die Abschirmung von Störstrahlung oder Störfeldern
aufgebracht wird.
33. Halbleiterstruktur mit:
einer ersten Halbleiterschicht mit einer ersten und zweiten Oberfläche, die auf einer ersten Oberfläche eine aktive Schicht für die Integration von Bauelementen oder Leiter bahnen aufweist,
einer Isolationsschicht, die an die zweite Oberfläche der ersten Halbleiterschicht anschließt, und
einer hochleitfähigen Schicht, die wiederum an die Isolations schicht anschließt.
einer ersten Halbleiterschicht mit einer ersten und zweiten Oberfläche, die auf einer ersten Oberfläche eine aktive Schicht für die Integration von Bauelementen oder Leiter bahnen aufweist,
einer Isolationsschicht, die an die zweite Oberfläche der ersten Halbleiterschicht anschließt, und
einer hochleitfähigen Schicht, die wiederum an die Isolations schicht anschließt.
34. Halbleiterstruktur nach Anspruch 33, dadurch gekennzeich
net, daß eine zweite Halbleiterschicht vorgesehen ist, die
an die gegenüberliegende Fläche der hochleitfähigen Schicht an
schließt.
35. Halbleiterstruktur nach Anspruch 33 oder 34, dadurch ge
kennzeichnet, daß die Isolationsschicht eine Oxidschicht, vor
zugsweise eine SiO₂-Schicht, ist.
36. Halbleiterstruktur nach einem der Ansprüche 33 bis 35,
dadurch gekennzeichnet, daß die hochleitende Schicht durch
eine Metallschicht, vorzugsweise eine W, Ti- oder TiSi-Schicht,
gebildet wird.
37. Halbleiterstruktur nach einem der Ansprüche 33 bis 35,
dadurch gekennzeichnet, daß die hochleitfähige Schicht durch
eine Poly-Silizium-Schicht gebildet wird.
38. Halbleiterstruktur nach einem der Ansprüche 33 bis 35,
dadurch gekennzeichnet, daß die hochleitfähige Schicht aus
einer Metallkombination, vorzugsweise einer Kombination aus
einer W- und TiN-Schicht, gebildet wird, wobei die TiN-Schicht
als Diffusionsbarriere ausgelegt ist.
39. Halbleiterstruktur nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß das erste und/oder zweite Halb
leitersubstrat ein Wafer ist.
40. Halbleiterstruktur nach einem der Ansprüche 33 bis 39, da
durch gekennzeichnet, daß die hochleitende Schicht, insbeson
dere wenn es sich um eine Metallschicht handelt, als Gitter
struktur aufgebracht wird.
41. Halbleiterstruktur nach einem der Ansprüche 33 bis 40, da
durch gekennzeichnet, daß zumindest das erste Halbleitersub
strat ein BESOI- oder SIMOX-Wafer ist.
42. Halbleiterstruktur nach Anspruch 41, dadurch gekennzeich
net, daß bei dem BESOI-Wafer auf die aktive Schicht eine Oxid
schicht als Isolationsschicht aufgebracht ist.
43. Halbleiterstruktur nach einem der Ansprüche 33 bis 42,
dadurch gekennzeichnet, daß die hochleitfähige Schicht aus
Metall, vorzugsweise Wolfram, hergestellt ist und mit einer
ausreichenden Stärke für die Abschirmung von Störstrahlung
oder Störfeldern aufgebracht ist.
44. Halbleiterstruktur nach Anspruch 33, dadurch gekennzeich
net, daß die hochleitfähige Schicht eine Metallplatte ist.
45. Halbleiterstruktur nach einem der Ansprüche 33 bis 44,
dadurch gekennzeichnet, daß die Halbleiterstruktur ein
CCD-Element ist.
46. Halbleiterstruktur nach einem der Ansprüche 33 bis 45, da
durch gekennzeichnet, daß die hochleitfähige Schicht eine Stär
ke von weniger als 0,2 µm aufweist, die Halbleiterschicht für
die Realisierung der aktiven Elemente eine Stärke im Bereich
vom 0,1-2 µm aufweist und die Isolationsschicht eine Stärke
im Bereich von 0,1-2 µm, vorzugsweise von 0,5 µm, auf
weist.
47. 3D-Halbleiterstruktur mit mehreren übereinanderliegenden,
integrierte Bauelemente oder Leiterbahnen aufweisenden aktiven
Schichten, dadurch gekennzeichnet, daß diese Schichten durch
hochleitfähige Schichten voneinander getrennt sind.
48. 3D-Halbleiterstruktur nach Anspruch 47, dadurch gekenn
zeichnet, daß die hochleitfähigen Schichten durch Isolations
schichten von den aktiven Schichten isoliert sind.
49. 3D-Halbleiterstruktur nach Anspruch 47 oder 48, dadurch ge
kennzeichnet, daß die hochleitfähigen Schichten mit von außen
zugänglichen Kontakten versehen sind, über die die hochleit
fähigen Schichten auf vorbestimmte Potentiale gelegt werden
können.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4433330A DE4433330C2 (de) | 1994-09-19 | 1994-09-19 | Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur |
PCT/EP1995/003697 WO1996009648A1 (de) | 1994-09-19 | 1995-09-19 | Halbleiterstrukturen mit vorteilhaften hochfrequenzeigenschaften sowie verfahren zur herstellung derartiger halbleiterstrukturen |
US08/809,222 US5985739A (en) | 1994-09-19 | 1995-09-19 | Semiconductor structures having advantageous high-frequency characteristics and processes for producing such semiconductor structures |
EP95934077A EP0782767A1 (de) | 1994-09-19 | 1995-09-19 | Halbleiterstrukturen mit vorteilhaften hochfrequenzeigenschaften sowie verfahren zur herstellung derartiger halbleiterstrukturen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4433330A DE4433330C2 (de) | 1994-09-19 | 1994-09-19 | Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4433330A1 true DE4433330A1 (de) | 1996-03-28 |
DE4433330C2 DE4433330C2 (de) | 1997-01-30 |
Family
ID=6528583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE4433330A Expired - Fee Related DE4433330C2 (de) | 1994-09-19 | 1994-09-19 | Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur |
Country Status (4)
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US (1) | US5985739A (de) |
EP (1) | EP0782767A1 (de) |
DE (1) | DE4433330C2 (de) |
WO (1) | WO1996009648A1 (de) |
Cited By (1)
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