DE10129846C1 - Schaltungsanordnung und Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen - Google Patents

Schaltungsanordnung und Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen

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Abstract

Eine Schaltungsanordnung weist auf einem ersten Schaltungsbauelement eine erste Schicht aus einem ersten isolierenden und/oder halbleitenden Material mit einem Loch auf, das sich bis zu dem ersten Schaltungsbauelement erstreckt. In dem Loch ist auf einem ersten metallisch leitenden Spacer ein zweiter isolierender Spacer ausgebildet. Auf dem zweiten Spacer ist ein Schichtsystem mit einem metallisch leitenden Material aufgebracht, und auf der ersten Schicht und dem ersten und zweiten metallisch leitenden Material ist ein zweites Schaltungsbauelement aufgebracht.

Description

Die Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen.
Eine solche digitale Schaltungsanordnung ist aus [1] bekannt und weist eine Vielzahl integrierter CMOS- Halbleiterbauelemente (= komplementäre Metalloxid- Halbleiterbauelemente) als elementare Bausteine digitaler Logikschaltungen auf.
In einem Multi-Prozessor-Computersystem und in einem Kommunikations-Netzwerk sind die Halbleiterchips in der Regel auf Leiterplatten angeordnet, wobei die Halbleiterchips sowohl untereinander als auch mit den Halbleiterchips benachbarter Leiterplatten elektrisch gekoppelt sind. Da Kommunikationsschalter bereits Bitübertragungsraten von mehr als 1 Gigabit pro Sekunde erreichen müssen, werden an die elektrische Kopplung zwischen Halbleiterchips zunehmend höhere Anforderungen gestellt.
Bei den aus [1] bekannten Halbleiterchips erfolgt diese elektrische Kopplung beispielsweise über Dünnschichtverdrahtungen oder Verdrahtungen auf dem Halbleiterchip selbst, oder es werden zur elektrischen Kopplung der Halbleiterchips abgeschirmte Kabel oder Leiterplattenstecker verwendet.
Derartige digitale Schaltungsanordnungen haben jedoch den Nachteil, dass bei Betriebsfrequenzen von einem Gigahertz und darüber parasitäre Kapazitäten und Induktivitäten an den elektrischen Verbindungsleitungen zwischen den Halbleiterchips und dem Gehäuse bzw. der jeweiligen Leiterplatte auftreten. Ein Übersprechen zwischen benachbarten Verbindungsleitungen führt zu einer Störung der zwischen den Halbleiterchips übertragenen Signale. Neben einer Verzerrung oder sogar Verfälschung der Signale kommt es auch zu Verzögerungen von Signallaufzeiten.
Zur Vermeidung derartiger Signalverzerrungen oder Signalverzögerungen ist im Bereich der Hochfrequenzschaltungen aus [1] bekannt, die bekannten Halbleiterchips mittels genau optimierter Aufbau- und Verbindungstechniken zu koppeln, wozu insbesondere Abschlusswiderstände, differentielle Leitungsführungen und reduzierte Abstiegsflanken für off-chip-Signale verwendet werden. Derartige Verbindungstechniken sind jedoch sehr aufwendig und daher nur für Systeme mit wenigen Verbindungsleitungen, etwa bei Radarsystemen oder Hochfrequenzsendern, geeignet. Zudem besteht aufgrund der zusätzlichen Schaltungskomponenten ein erhöhter Platzbedarf, der zu einer Vergrößerung der benötigten Chipfläche führt.
Ferner ist es aus [2] bekannt, eine elektrische Kopplung benachbarter Halbleiterchips mittels einer dreidimensionalen Integrationstechnik von sogenannten "interchip-vias" zu realisieren. Hierbei wird zwischen den einzelnen Halbleiterchips eine Vielzahl von vertikal zu den Halbleiterchips angeordneten, dreidimensional integrierten und gegeneinander isolierten Wolfram-Durchkontakten ausgebildet. Die integrierten Wolfram-Durchkontakte können hierbei eine gegenüber dem Durchmesser von etwa 1 µm vergleichsweise große longitudinale Ausdehnung von 14 µm und mehr aufweisen.
Mit derartigen dreidimensional integrierten Wolfram- Durchkontakten lässt sich zwar grundsätzlich eine Reduzierung der parasitären Kapazitäten und Induktivitäten erreichen, jedoch treten bei elektrischer Verbindung zwischen benachbarten Halbleiterchips immer noch signifikante Signalverzerrungen auf.
Aus [3] ist ein Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt bekannt. Bei diesem Verfahren werden: erste Bauelementstrukturen mit ersten Kontaktbereichen in einer ersten Hauptoberfläche eines ersten Halbleiter-Substrats bereitgestellt; mit elektrisch leitendem Material gefüllte Kontaktlöcher in dem ersten Halbleiter-Substrat ausgebildet, welche gegenüber dem ersten Halbleiter-Substrat elektrisch isoliert sind, welche sich bis zur zweiten Hauptoberfläche des ersten Halbleiter-Substrats erstrecken und welche über ein elektrisch leitendes Verbindungsmaterial auf der ersten Hauptoberfläche des ersten Halbleiter-Substrats mit den ersten Kontaktbereichen elektrisch leitend verbunden sind; erste Kontaktflecken auf der zweiten Hauptoberfläche des ersten Halbleiter-Substrats ausgebildet, die über das elektrisch leitende Material in den Kontaktlöchern mit den ersten Kontaktbereichen elektrisch leiten verbunden sind; zweite Bauelementstrukturen mit zweiten Kontaktbereichen auf einem zweiten Halbleiter- Substrat bereitgestellt; zweite Kontaktflecken ausgebildet, die mit den zweiten Kontaktbereichen elektrisch leitend verbunden sind; und erstes und zweites Halbleiter-Substrat verbunden, so dass sowohl die elektrische als auch die mechanische Verbindung der beiden Substrate über die ersten und zweiten Kontaktflecken erfolgt.
In [4] wird ein zusammengeschaltetes System beschrieben, welches die Erzeugung von mikrowellen-mikrokoaxialen Verbindungsstrukturen erlaubt. Dieses System ermöglicht eine vollständige Kompatibilität mit existierenden VLSI-Verfahren.
Somit liegt der Erfindung das Problem zugrunde, eine Schaltungsanordnung und ein Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen zu schaffen, bei denen auch bei hohen Betriebsfrequenzen eine störungsfreie Signalübertragung zwischen den Schaltungsbauelementen mit verhältnismäßig geringem Aufwand realisierbar ist.
Das Problem wird durch die Schaltungsanordnung und das Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen gemäß den unabhängigen Patentansprüchen gelöst.
Bei einem Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen wird auf einem ersten Schaltungsbauelement eine erste Schicht mit einem ersten isolierenden und/oder halbleitenden Material aufgebracht.
Das erste Schaltungsbauelement kann beispielsweise ein CMOS- Bauelement, einen integrierten Schaltkreis oder eine optoelektronische Schaltung aufweisen. Als erstes isolierende Material kann ein beliebiges Oxid, insbesondere Siliziumdioxid verwendet werden. Die erste Schicht kann jedoch auch als halbleitendes Material z. B. Silizium aufweisen, wobei insbesondere einkristallines Silizium geeignet ist. Ferner kann die erste Schicht auch eine auf einem halbleitenden Material wie z. B. Silizium aufgebrachte isolierende Schicht mit einem beliebigen Oxid, beispielsweise Siliziumdioxid, umfassen.
In der ersten Schicht wird wenigstens ein Loch ausgebildet, das sich durch die erste Schicht hindurch bis zu dem ersten Schaltungsbauelement erstreckt und vorzugsweise einen kreisförmigen Querschnitt aufweist. Es können jedoch auch Löcher mit beliebiger Geometrie, z. B. mit ovalem Querschnitt ausgebildet werden. Vorzugsweise wird in der ersten Schicht eine Vielzahl von beispielsweise matrixartig angeordneten Löchern ausgebildet.
In dem Loch wird ein erster Spacer ausgebildet. Der erste Spacer weist ein erstes Schichtsystem mit wenigstens einem ersten metallisch leitenden Material auf. Vorzugsweise umfasst das erste Schichtsystem ein auf einer ersten Haftschicht aufgebrachtes erstes metallisch leitendes Material. Die erste Haftschicht kann insbesondere Titan- Nitrid oder auch eine Titan/Titan-Nidrid-Mehrfachschicht aufweisen.
Der erste Spacer wird in dem Loch vorzugsweise mittels einem konformen Abscheideverfahren wie MOCVD ("metal organic chemical vapor deposition" = metall-organische Gasphasenabscheidung) aufgebracht.
Als erstes metallisch leitendes Material kann ein beliebiges Metall wie z. B. Kupfer, Aluminium oder Wolfram gewählt werden. Von diesen Materialien sind Kupfer und Wolfram besonders vorteilhaft, da sich damit eine besonders konforme Abscheidung realisieren lässt.
Alternativ kann das erste Schichtsystem auch eine Anordnung von Kohlenstoff-Nanoröhren oder eine Anordnung von mit Bor- Nitrid dotierten Nanoröhren mit metallischer Leitfähigkeit umfassen. Bei derartigen Nanoröhren lässt sich in vorteilhafter Weise die Leitfähigkeit durch Anlegen eines elektrischen Feldes beeinflussen (sog. Feldeffekt). Eine solche Anordnung von Nanoröhren kann beispielsweise in einem Substrat, etwa in Form eines leitfähigen Polymers, fest eingebunden sein, welches dann als erstes Schichtsystem in dem Loch ausgebildet und anschließend spacer-geätzt wird.
Zur Abscheidung des ersten Schichtsystems in dem Loch wird vorzugsweise ein möglichst konformes Abscheideverfahren wie z. B. MOCVD angewandt, wobei vor der Abscheidung auch ein zusätzlicher Reinigungsschritt durchgeführt werden kann.
Auf dem ersten Spacer wird ein zweiter Spacer mit einem zweiten isolierenden Material ausgebildet. Das zweite isolierende Material weist vorzugsweise O3-TEOS-CVD auf, welches ebenfalls mittels Gasphasenabscheidung abgeschieden werden kann. Der zweite Spacer kann auch ein beliebiges anderes isolierendes Material etwa in Form eines Metalloxids aufweisen. Auch hier kann vor dem CVD-Prozess ein Reinigungsschritt durchgeführt werden, um den ersten Spacer von Rückständen zu befreien.
Auf den zweiten Spacer und die erste Schicht wird (nach einem optionalen weiteren Reinigungsschritt) ein zweites Schichtsystem mit wenigstens einem zweiten metallisch leitenden Material unter Auffüllung des Lochs aufgebracht.
Vorzugsweise umfasst das zweite Schichtsystem wie das erste Schichtsystem eine Haftschicht z. B. aus Titan-Nitrid oder einer Mehrfachschicht aus Titan/Titan-Nitrid, auf der eine metallisch leitende Schicht (vorzugsweise aus Kupfer, Aluminium oder Wolfram) aufgebracht ist.
Das zweite Schichtsystem kann jedoch auch wie das erste Schichtsystem eine Anordnung von Kohlenstoff-Nanoröhren oder mit Bor-Nitrid dotierten Nanoröhren mit metallischer Leitfähigkeit umfassen, die in einem Substrat, etwa in Form eines leitfähigen Polymers, fest eingebunden sein können.
Das zweite Schichtsystem wird anschließend unter Freilegen der ersten Schicht und des ersten und zweiten metallisch leitenden Materials entfernt, was mittels CMP ("chemical- mechanical polishing" = chemisch-mechanisches Polieren) erfolgen kann. Vorzugsweise wird jedoch zum Entfernen des zweiten Schichtsystems ein Ätzprozess durchgeführt. Hierzu kann beispielsweise ein nasschemisches Ätzen durchgeführt werden, wobei jedoch ein Plasmaätzprozess besonders vorteilhaft ist.
Auf die freigelegte erste Schicht und das erste bzw. zweite metallisch leitende Material wird nach einem weiteren optionalen Reinigungsschritt anschließend ein zweites, mit dem ersten zu kontaktierendes Schaltungsbauelement aufgebracht. Das zweite Schaltungsbauelement kann wie das erste Schaltungsbauelement beispielsweise ein CMOS- Bauelement, einen integrierten Schaltkreis oder eine optoelektronische Schaltung aufweisen.
Die so erhaltene, zwischen den Schaltungsbauelementen ausgebildete Kontaktstruktur zeichnet sich dadurch aus, dass die zweite metallisch leitende Schicht des zweiten Schichtsystems eine innere, signalführende Leitung zwischen den Schaltungsbauelementen ausbildet, während die erste metallisch leitende Schicht des ersten Schichtsystems zur Ausbildung einer Abschirmung der zweiten metallisch leitenden Schicht geerdet werden kann.
Hierbei dient die isolierende Schicht dazu, die innere signalführende Leitung von der äußeren geerdeten Abschirmung elektrisch zu isolieren. Auf diese Weise lassen sich besonders vorteilhaft dreidimensional integrierte, vertikale Kontaktstrukturen zwischen verschiedenen Schaltungsbauelementen herstellen, da infolge der durch die geerdete erste metallisch leitende Schicht erhaltenen Abschirmung nur ein minimales Übersprechen zwischen den elektrischen Signalen benachbarter Kontaktstrukturen auftritt.
Hierbei ist insbesondere auch die Impedanz der elektrischen Verbindung unabhängig von der Länge der Vertikalverbindung, also von der Dicke der ersten Schicht (z. B. des Silizium- Wafers). Außerdem führen die durch die erste metallisch leitende Schicht jeweils gebildeten äußeren Abschirmleitungen zu keinem signifikant erhöhten Platzbedarf der Schaltungsanordnung, so dass extrem hohe Integrationsdichten erreichbar sind.
Das Verfahren ist zudem nach Ausbildung der Löcher in der ersten Schicht selbstjustierend, so dass keine weiteren Lithographieschritte mehr erforderlich sind.
Ein Schaltungsbauelement gemäß der Erfindung umfasst ein erstes Schaltungsbauelement, eine auf dem ersten Schaltungsbauelement aufgebrachte erste Schicht mit einem ersten isolierenden und/oder halbleitenden Material und wenigstens einem in der ersten Schicht ausgebildeten Loch, einen in dem Loch ausgebildeten ersten Spacer, welcher ein erstes Schichtsystem mit wenigstens einem ersten metallisch leitenden Material aufweist, einen auf dem ersten Spacer ausgebildeten zweiten Spacer mit einem zweiten isolierenden Material, ein auf dem zweiten Spacer unter Auffüllen des Lochs aufgebrachtes zweites Schichtsystem mit wenigstens einem zweiten metallisch leitenden Material und ein auf der ersten Schicht bzw. dem ersten metallisch leitenden Material und dem zweiten metallisch leitenden Material aufgebrachtes zweites Schaltungsbauelement.
Das erste Schaltungsbauelement und/oder das zweite Schaltungsbauelement weisen vorzugsweise ein CMOS-Bauelement, einen integrierten Schaltkreis oder eine optoelektronische Schaltung auf.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
Es zeigen:
Fig. 1A bis 1F Querschnitte durch eine bei einer Schaltungsanordnung vorgesehene Kontaktstruktur zu verschiedenen Zuständen während ihrer Herstellung; und
Fig. 2 eine schematische Darstellung eines Ausführungsbeispiels einer Schaltungsanordnung mit einer den Fig. 1A bis 1F entsprechenden Kontaktstruktur.
Fig. 1A zeigt eine erste Schicht 101 mit einem darin ausgebildeten Loch 102. Die erste Schicht 101 wird auf einem zu kontaktierenden Schaltungsbauelement (nicht dargestellt) aufgebracht, wobei sich das Loch 102 durch die erste Schicht 101 hindurch bis zu dem zu kontaktierenden Schaltungsbauelement erstreckt. Das Loch weist gemäß dem Ausführungsbeispiel einen im wesentlichen kreisförmigen Querschnitt auf.
Die erste Schicht 101 besteht gemäß dem Ausführungsbeispiel aus Siliziumdioxid, kann jedoch auch aus einem anderen isolierenden Metalloxid oder auch aus einem halbleitenden Material, etwa einkristallinem Silizium in Form eines Silizium-Substrat-Wafers, gebildet sein. Die erste Schicht 101 kann ferner auch eine auf einer halbleitenden Schicht (z. B. aus Silizium) aufgebrachte isolierende Schicht (z. B. aus Silizumdioxid) aufweisen.
Auf der ersten Schicht 101 ist gemäß Fig. 1A ein erstes Schichtsystem 103 aufgebracht. Das erste Schichtsystem 103 weist eine erste Haftschicht 104 sowie eine darauf aufgebrachte erste metallisch leitende Schicht 105 auf.
Die Haftschicht 104 weist gemäß dem Ausführungsbeispiel Titan-Nitrid auf, kann jedoch auch eine Titan/Titan-Nitrid- Mehrfachschicht aufweisen. Die erste metallisch leitende Schicht 105 ist gemäß dem Ausführungsbeispiel aus Kupfer gebildet.
Das erste Schichtsystem 103 bedeckt gemäß Fig. 1A die gesamte Oberfläche der ersten Schicht 101 einschließlich der Umwandung des Lochs 102 sowie den innerhalb des Lochs 102 offengelegten Bereich des (nicht dargestellten) Schaltungsbauelements, auf dem die erste Schicht 101 aufgebracht ist.
Die erste Haftschicht 104 bzw. die erste metallisch leitende Schicht 105 werden gemäß dem Ausführungsbeispiel jeweils mittels MOCVD ("metal organic chemical vapor deposition" = metall organische Gasphasenabscheidung) aufgebracht.
In einem nächsten Schritt wird eine Spacer-Ätzung in Form einer Plasma-Ätzung durchgeführt, so dass die in Fig. 1B dargestellte Struktur erhalten wird. In dieser ist das erste Schichtsystem 103 soweit entfernt worden, dass das erste Schichtsystem 103 lediglich auf der Umwandung des Lochs 102 unter Ausbildung eines ersten Spacers verbleibt.
In einem weiteren Schritt wird gemäß Fig. 1C eine isolierende Schicht 106 auf der ersten Schicht 101, dem von dem ersten Schichtsystem 103 übriggebliebenen ersten Spacer, sowie auf dem im Bereich des Lochs 102 vom ersten Spacer umschlossenen freigelegten Bereich des ersten Schaltungsbauelements aufgebracht. Die isolierende Schicht 106 wird in dem bevorzugten Ausführungsbeispiel aus O3-TEOS-CVD gebildet.
In einem weiteren Schritt wird eine erneute Spacer-Ätzung durchgeführt, wobei die isolierende Schicht 106 soweit entfernt wird, dass sie nur auf dem das Loch 102 umwandenden ersten Spacer verbleibt, wobei ein aus der ersten isolierenden Schicht 106 bestehender zweiter Spacer ausgebildet wird. Die so erhaltene Struktur ist in Fig. 1D dargestellt.
In einem nächsten Schritt wird auf der ersten Schicht 101, dem zweiten Spacer sowie auf dem innerhalb des Lochs 102 von dem zweiten Spacer umschlossenen freigelegten Bereich des Schaltungsbauelements ein zweites Schichtsystem 107 aufgebracht. Das zweite Schichtsystem 107 weist eine zweite Haftschicht 108 sowie eine darauf aufgebrachte zweite metallisch leitende Schicht 109 auf. Die zweite Haftschicht 108 besteht gemäß dem Ausführungsbeispiel wiederum aus Titan- Nitrit, kann jedoch auch eine Titan/Titan-Nitrit- Mehrfachschicht aufweisen. Die zweite metallisch leitende Schicht 109 besteht in der dargestellten bevorzugten Ausführungsform aus Kupfer.
Zur Abscheidung des zweiten Schichtsystems 107 wird vorzugsweise wieder ein möglichst konformes Abscheidungsverfahren, wie z. B. MOCVD angewandt. Hierbei wird die Abscheidung des zweiten Schichtsystems 107 so durchgeführt, dass das gesamte verbleibende Loch 102 hohlraumfrei aufgefüllt wird, so dass die in Fig. 1E dargestellte Struktur erhalten wird.
Anschließend wird das zweite Schichtsystem 107, d. h. die zweite Haftschicht 108 und die zweite metallisch leitende Schicht 109 von der Oberfläche der ersten Schicht 101 restefrei entfernt, was in dem Ausführungsbeispiel mittels Plasma-Ätzen erfolgt. Auf diese Weise wird die in Fig. 1F dargestellte fertige Kontaktstruktur erhalten.
In Fig. 2 ist schematisch dargestellt, wie die Kontaktstruktur 100 zur Kontaktierung zweier Schaltungselemente 110, 120 eingesetzt werden kann.
Ein erstes, in Fig. 2 nur schematisch angedeutetes Schaltungsbauelement 110 kann beispielsweise das in Fig. 1A-­ bis Fig. 1F nicht dargestellte Schaltungsbauelement sein, auf dem die erste Schicht 101 sowie die anschließend gemäß Fig. 1A -bis Fig. 1F auszubildenden Strukturen aufgebracht werden.
Bei dem ersten Schaltungsbauelement 110 kann es sich ebenso wie bei dem zweiten, ebenfalls in Fig. 2 nur schematisch angedeuteten Schaltungsbauelement 120 um ein beliebiges CMOS- Bauelement, einen beliebigen integrierten Schaltkreis (IC) oder auch z. B. um eine optoelektronische Schaltung handeln.
Gemäß Fig. 2 zeichnet sich die Kontaktstruktur 100 zwischen den Bauelementen 110, 120 dadurch aus, dass die zweite metallisch leitende Schicht 109 des zweiten Schichtsystems 107 eine innere, signalführende Leitung zwischen den Schaltungsbauelementen 110, 120 ausbildet, während die erste metallisch leitende Schicht 105 des ersten Schichtsystems 103 zur Ausbildung einer Abschirmung geerdet ist. Hierbei dient die isolierende Schicht 106 dazu, die innere signalführende Leitung von der äußeren geerdeten Abschirmung elektrisch zu isolieren.
Bei der so ausgebildeten dreidimensional integrierten vertikalen Kontaktstruktur tritt infolge der durch die geerdete erste metallisch leitende Schicht 105 erhaltenen Abschirmung nur ein minimales Übersprechen zwischen den elektrischen Signalen benachbarter Kontaktstrukturen 100 auf.
In diesem Dokument sind die folgenden Veröffentlichungen zitiert:
[1] A. Deutsch, Electrical Characteristics of Interconnections for High-Performance Systems, Proceedings of the IEEE, Vol. 86, No. 2, Seite 315 (1998).
[2] M. Engelhardt et al., Vertically integrated circuits, an advanced 3D integration technology utilizing very high aspect ratio interchip vias, Proceedings of the 23 Annual Plasma Seminar, Seite 53 (1997).
[3] DE 199 58 486 A1
[4] M. E. Thomas et al., VLSI Multilevel Micro-Coaxial Interconnects for High Speed Devices, IEDM Proceedings, Seite 55 (1990).
Bezugszeichenliste
100
Kontaktstruktur
101
erste Schicht
102
Loch
103
erstes Schichtsystem (erster Spacer)
104
erste Haftschicht
105
erste metallisch leitende Schicht
106
erste isolierende Schicht (zweiter Spacer)
107
zweites Schichtsystem
108
zweite Haftschicht
109
zweite metallisch leitende Schicht
110
Schaltungsbauelement
120
Schaltungsbauelement

Claims (13)

1. Verfahren zum elektrischen Kontaktieren von Schaltungsbauelementen, bei dem
auf einem ersten Schaltungsbauelement eine erste Schicht mit einem ersten isolierenden und/oder halbleitenden Material aufgebracht wird;
in der ersten Schicht wenigstens ein Loch ausgebildet wird, das sich durch die erste Schicht hindurch bis zu dem ersten Schaltungsbauelement erstreckt;
in dem wenigstens einen Loch ein erster Spacer ausgebildet wird, welcher ein erstes Schichtsystem mit wenigstens einem ersten metallisch leitenden Material aufweist;
auf dem ersten Spacer ein zweiter Spacer mit einem zweiten isolierenden Material ausgebildet wird;
auf den zweiten Spacer und die erste Schicht ein zweites Schichtsystem mit wenigstens einem zweiten metallisch leitenden Material unter Auffüllen des Lochs aufgebracht wird;
das zweite Schichtsystem unter Freilegen der ersten Schicht und des ersten und zweiten metallisch leitenden Materials entfernt wird; und
ein zweites Schaltungsbauelement auf die freigelegte erste Schicht und das erste und zweite metallisch leitende Material aufgebracht wird.
2. Verfahren nach Anspruch 1, bei dem das erste isolierende Material Siliziumdioxid aufweist.
3. Verfahren nach Anspruch 1 oder 2, bei dem das zweite isolierende Material O3-TEOS-CVD aufweist.
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das erste halbleitende Material Silizium aufweist.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das erste Schichtsystem und/oder das zweite Schichtsystem eine auf einer ersten Haftschicht bzw. zweiten Haftschicht aufgebrachte erste metallisch leitende Schicht bzw. zweite metallisch leitende Schicht mit dem ersten metallisch leitenden Material bzw. zweiten metallisch leitenden Material aufweist.
6. Verfahren nach Anspruch 5, bei dem die erste Haftschicht und/oder zweite Haftschicht Titan-Nitrid oder eine Titan/Titan-Nitrid-Mehrfachschicht aufweisen.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das erste metallisch leitende Material und/oder das zweite metallisch leitende Material Kupfer, Wolfram oder Aluminium aufweisen.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Spacer in dem Loch mittels MOCVD aufgebracht wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem das Entfernen des zweiten Schichtsystems zum Freilegen der ersten Schicht und des ersten metallisch leitenden Materials und des zweiten metallisch leitenden Materials mittels Plasma-Ätzens erfolgt.
10. Verfahren nach einem der Ansprüche 1 bis 8, bei dem das Entfernen des zweiten Schichtsystems zum Freilegen der ersten Schicht und des ersten metallisch leitenden Materials und zweiten metallisch leitenden Materials mittels chemisch-mechanischem Polierens erfolgt.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem vor dem Ausbilden des ersten Spacers, des zweiten Spacers, des zweiten Schichtsystems und/oder des zweiten Schaltungsbauelements jeweils wenigstens ein Reinigungsschritt durchgeführt wird.
12. Schaltungsanordnung, aufweisend
ein erstes Schaltungsbauelement;
eine auf dem ersten Schaltungsbauelement aufgebrachte erste Schicht mit einem ersten isolierenden und/oder halbleitenden Material und wenigstens einem in der ersten Schicht ausgebildeten Loch;
einen in dem Loch ausgebildeten ersten Spacer, welcher ein erstes Schichtsystem mit wenigstens einem ersten metallisch leitenden Material aufweist;
einen auf dem ersten Spacer ausgebildeten zweiten Spacer mit einem zweiten isolierenden Material;
ein auf dem zweiten Spacer unter Auffüllen des Lochs aufgebrachtes zweites Schichtsystem mit wenigstens einem zweiten metallisch leitenden Material; und
ein auf der ersten Schicht bzw. dem ersten metallisch leitenden Material und dem zweiten metallisch leitenden Material aufgebrachtes zweites Schaltungsbauelement.
13. Schaltungsanordnung nach Anspruch 12, bei der das erste Schaltungsbauelement und/oder das zweite Schaltungsbauelement ein CMOS-Bauelement, ein integrierter Schaltkreis oder eine optoelektronische Schaltung aufweist/aufweisen.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008034789B4 (de) * 2007-07-25 2010-02-04 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung, Verfahren zum Herstellen einer SOI-Vorrichtung, Halbleitervorrichtung und SOI-Vorrichtung
WO2013095260A1 (en) * 2011-12-22 2013-06-27 Silex Microsystems Ab Insulation of micro structures
EP3088856A1 (de) * 2015-04-30 2016-11-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Strahlungsdetektor, array von strahlungsdetektoren und verfahren zur herstellung eines strahlungsdetektors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433330C2 (de) * 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
DE19958846A1 (de) * 1999-12-07 2001-06-13 Sms Eumuco Gmbh Verfahren zum Herstellen von länglichen Gesenkschmiedestücken
WO2001045172A1 (fr) * 1999-12-15 2001-06-21 3D Plus Procede et dispositif d'interconnexion en trois dimensions de composants electroniques

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433330C2 (de) * 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
DE19958846A1 (de) * 1999-12-07 2001-06-13 Sms Eumuco Gmbh Verfahren zum Herstellen von länglichen Gesenkschmiedestücken
WO2001045172A1 (fr) * 1999-12-15 2001-06-21 3D Plus Procede et dispositif d'interconnexion en trois dimensions de composants electroniques

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
THOMAS M.E., SAADAT I.A., SKIGAHAMA S.: VLSI Multilevel Nicoo-Coaxial Interconnects for High- Speed Devices. In: IEDM 1990, Proceedings, S. 55- 58 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008034789B4 (de) * 2007-07-25 2010-02-04 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung, Verfahren zum Herstellen einer SOI-Vorrichtung, Halbleitervorrichtung und SOI-Vorrichtung
US7982281B2 (en) 2007-07-25 2011-07-19 Infineon Technologies Ag Method of manufacturing a semiconductor device, method of manufacturing a SOI device, semiconductor device, and SOI device
WO2013095260A1 (en) * 2011-12-22 2013-06-27 Silex Microsystems Ab Insulation of micro structures
US9936918B2 (en) 2011-12-22 2018-04-10 Silex Microsystems Ab Insulation of micro structures
EP3088856A1 (de) * 2015-04-30 2016-11-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Strahlungsdetektor, array von strahlungsdetektoren und verfahren zur herstellung eines strahlungsdetektors
US9829383B2 (en) 2015-04-30 2017-11-28 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Radiation detector, array of radiation detectors and method for manufacturing a radiation detector

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