JPH043933A - 半導体装置 - Google Patents
半導体装置Info
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- JPH043933A JPH043933A JP10597490A JP10597490A JPH043933A JP H043933 A JPH043933 A JP H043933A JP 10597490 A JP10597490 A JP 10597490A JP 10597490 A JP10597490 A JP 10597490A JP H043933 A JPH043933 A JP H043933A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims description 42
- 239000013039 cover film Substances 0.000 abstract description 8
- 239000010409 thin film Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高消費電流の半導体集積回路に関し、電源配線において
、電流許容量を十分に確保することを目的とし、 半導体基板内にウェハ全面又は一部にわたる金属配線層
を形成し、この金属配線層と半導体基板上に形成された
金属層とをコンタクトホールを介してコンタクトをとる
構成とする。
、電流許容量を十分に確保することを目的とし、 半導体基板内にウェハ全面又は一部にわたる金属配線層
を形成し、この金属配線層と半導体基板上に形成された
金属層とをコンタクトホールを介してコンタクトをとる
構成とする。
〔産業上の利用分野）
本発明は、高消ｌ！電流の半導体集積回路に関する。
近年のＬＳＩは＾速かっ高集積の設計を要求されている
。、これに伴い、電源配線において、電流許容量を十分
に確保できる構造が必要である。
。、これに伴い、電源配線において、電流許容量を十分
に確保できる構造が必要である。
第３図は従来の一例（ＣＭＯＳ ＬＳＩ ＞の断面構造
図を示す。同図中、１はＰ形基板で、ソース領域２、ド
レイン領域３が形成されており、又、基板コンタクト領
ｔａ４．５が形成されている。６はゲート電極、７はゲ
ート酸化膜である。８は金属層（１層目金属層）で、例
えば基板コンタクト領域４．５、ソース領域２とコンタ
クトをとられている。
図を示す。同図中、１はＰ形基板で、ソース領域２、ド
レイン領域３が形成されており、又、基板コンタクト領
ｔａ４．５が形成されている。６はゲート電極、７はゲ
ート酸化膜である。８は金属層（１層目金属層）で、例
えば基板コンタクト領域４．５、ソース領域２とコンタ
クトをとられている。
ここで、例えば＋５Ｖの電源に接続されているドレイン
領域３からの電流は矢印に示すようにチャンネル部、ソ
ース領域２、金属層８を介して流れる。なお、基板コン
タクト部４．５は基板１の抵抗を下げるために形成され
たものである。
領域３からの電流は矢印に示すようにチャンネル部、ソ
ース領域２、金属層８を介して流れる。なお、基板コン
タクト部４．５は基板１の抵抗を下げるために形成され
たものである。
ところで、近年のＣＭＯＳ ＬＳＩにおいては高速化及
び微細化の傾向が強く、電源電流を十分大きくとらなけ
ればならない。然るに、従来の半導体装置は、第３図に
示すように電源電流を流すことができる経路は金属層８
のみであるため、十分な電源電流許容量を確保できず、
例えばエレクトロマイグレーションを生じる恐れがある
問題点があった。
び微細化の傾向が強く、電源電流を十分大きくとらなけ
ればならない。然るに、従来の半導体装置は、第３図に
示すように電源電流を流すことができる経路は金属層８
のみであるため、十分な電源電流許容量を確保できず、
例えばエレクトロマイグレーションを生じる恐れがある
問題点があった。
本発明は、電源配線において、電流許容量を十分に確保
できる半導体装置を提供することを目的とする。
できる半導体装置を提供することを目的とする。
本発明は、半導体基板内にウェハ全面又は一部にわたる
金属配線層を形成し、この金属配線層と半導体基板上に
形成された金属層とをコンタクトホールを介してコンタ
クトをとる。
金属配線層を形成し、この金属配線層と半導体基板上に
形成された金属層とをコンタクトホールを介してコンタ
クトをとる。
（作用）
本発明では、金属層の他に半導体基板内に金属配線層を
形成したため、金属層のみしか設けられていない従来例
に比して電源電流を流すことができる経路を多くとるこ
とができる。従って、従来例に比して電源電流許容量を
十分に確保することができる。
形成したため、金属層のみしか設けられていない従来例
に比して電源電流を流すことができる経路を多くとるこ
とができる。従って、従来例に比して電源電流許容量を
十分に確保することができる。
第１図は本発明の一実施例を製造する際の工程図を示す
。同図（Ａ＞において、Ｐ形基板１０゜１１を用意し、
Ｐ形基板１ｏの裏面をエツチング処理したあとにこの面
にＰＶＤ （物理蒸着法）にてバリアプルメタル薄膜１
２を形成する。同様に、Ｐ形基板１１の裏面をエツチン
グ処理したあとにこの面にＰＶＤにてバリアプルメタル
薄膜１３を形成する。次に、同図（Ｂ）において、Ｐ形
基板１１に形成されたバリアプルメタル薄膜１３の表面
にＰＶＤにて金属配線層１４を形成する。次に、同図（
Ｃ）に示すように基板１０．１１をウェハ貼合せ技術に
て貼合せ、続いて同図（Ｄ）に示す如く、基板１０，１
１を、夫々の厚さが数μｍになるようにエツチングする
。この場合、同図（Ｄ）に示すチップ全体く基板部２５
）の厚さが一つのウェハの厚さと同一になるようにエツ
チングする。
。同図（Ａ＞において、Ｐ形基板１０゜１１を用意し、
Ｐ形基板１ｏの裏面をエツチング処理したあとにこの面
にＰＶＤ （物理蒸着法）にてバリアプルメタル薄膜１
２を形成する。同様に、Ｐ形基板１１の裏面をエツチン
グ処理したあとにこの面にＰＶＤにてバリアプルメタル
薄膜１３を形成する。次に、同図（Ｂ）において、Ｐ形
基板１１に形成されたバリアプルメタル薄膜１３の表面
にＰＶＤにて金属配線層１４を形成する。次に、同図（
Ｃ）に示すように基板１０．１１をウェハ貼合せ技術に
て貼合せ、続いて同図（Ｄ）に示す如く、基板１０，１
１を、夫々の厚さが数μｍになるようにエツチングする
。この場合、同図（Ｄ）に示すチップ全体く基板部２５
）の厚さが一つのウェハの厚さと同一になるようにエツ
チングする。
更に、同図（Ｅ）において、通常のＭＯＳプロセス工程
にて基板１０の表面に多結晶シリコンゲート電極１５、
ゲート酸化膜１６を形成し、ソース領域１７、ドレイン
領域１８、基板コンタクト領域１９．２０を形成する。
にて基板１０の表面に多結晶シリコンゲート電極１５、
ゲート酸化膜１６を形成し、ソース領域１７、ドレイン
領域１８、基板コンタクト領域１９．２０を形成する。
続いて表面に例えばＰ Ｓ Ｇ （ｐｈｏｓｐｈｏ−ｓ
ｉｌｉｃａｔｅ ｏｌａｓｓ）のカバー膜２１を形成す
る。次に、同図（Ｆ）において、基板コンタクト領域１
９の上方のカバー膜２１、基板コンタクト領域１９、及
びその下方の基板１０に金属配線層１４に達するコンタ
クトホール２２をエツチング形成し、同様に、基板コン
タクト領ｌ１ｉｉ！２０側にコンタクトホール２３を形
成する。
ｉｌｉｃａｔｅ ｏｌａｓｓ）のカバー膜２１を形成す
る。次に、同図（Ｆ）において、基板コンタクト領域１
９の上方のカバー膜２１、基板コンタクト領域１９、及
びその下方の基板１０に金属配線層１４に達するコンタ
クトホール２２をエツチング形成し、同様に、基板コン
タクト領ｌ１ｉｉ！２０側にコンタクトホール２３を形
成する。
次に、ソース領域１７の上方のカバー膜２１にソース領
域１７に達するコンタクトホール２４を形成し、表面に
金属層（１層目金属層）２６を形成する。
域１７に達するコンタクトホール２４を形成し、表面に
金属層（１層目金属層）２６を形成する。
このように、本発明では基板部２５内に金属配線層１４
を形成してコンタクトホール２２．２３を介して金属１
１２６とコンタクトをとる構成としたため、矢印で示す
ように電源電流を流すことができる経路を第３図に示す
従来例よりも多くとることができる。これにより、チッ
プレイアウトパターンを変更せずに、電源電流許容量を
十分に確保するとかでき、高速化及び微細化を要求され
ているＣ ＭＯＳ ＬＳＩに十分対処できる。又、基板
部２５は実質上、基板１０，１１、金属配線層１４の３
つの抵抗が電源に対して並列に接続されているとみなさ
れるので、従来例に比して基板抵抗を低下でき、これに
より、ノイズを低減できる。
を形成してコンタクトホール２２．２３を介して金属１
１２６とコンタクトをとる構成としたため、矢印で示す
ように電源電流を流すことができる経路を第３図に示す
従来例よりも多くとることができる。これにより、チッ
プレイアウトパターンを変更せずに、電源電流許容量を
十分に確保するとかでき、高速化及び微細化を要求され
ているＣ ＭＯＳ ＬＳＩに十分対処できる。又、基板
部２５は実質上、基板１０，１１、金属配線層１４の３
つの抵抗が電源に対して並列に接続されているとみなさ
れるので、従来例に比して基板抵抗を低下でき、これに
より、ノイズを低減できる。
第２図は本発明の他の実施例（Ｃ）ＩＯｓゲートアレイ
）の要部の構造図を示し、同図＜Ａ）は平面図、同図（
Ｂ）は同図（Ａ＞に示すａ−ｂ線に沿った断面図である
。同図中、３０．３１はＰ形基板、３２は金属配線層で
あり、全体で基板部３３を構成する。３４．３５は多結
晶シリコンゲート電極で、３６．３７はゲート酸化膜で
ある。３８〜４１はソース領域、４２．４３はドレイン
領域、４４．４５は基板コンタクト領域である。４６は
ＰＳＧのカバー膜、４７は金属層（１層目金属層）、４
８は金属層４７とソース領域３８とのコンタクトをとる
ためのコンタクトホール、４９は金属１１４７と金属配
線層３２とのコンタクトをとるためのコンタクトホール
である。
）の要部の構造図を示し、同図＜Ａ）は平面図、同図（
Ｂ）は同図（Ａ＞に示すａ−ｂ線に沿った断面図である
。同図中、３０．３１はＰ形基板、３２は金属配線層で
あり、全体で基板部３３を構成する。３４．３５は多結
晶シリコンゲート電極で、３６．３７はゲート酸化膜で
ある。３８〜４１はソース領域、４２．４３はドレイン
領域、４４．４５は基板コンタクト領域である。４６は
ＰＳＧのカバー膜、４７は金属層（１層目金属層）、４
８は金属層４７とソース領域３８とのコンタクトをとる
ためのコンタクトホール、４９は金属１１４７と金属配
線層３２とのコンタクトをとるためのコンタクトホール
である。
第２実施例においても基板部３３内に金属配線層３２を
形成してコンタクトホール４９を介して金属層４７とコ
ンタクトをとる構成としたため、第１実施例と同様に電
流経路を多くとることができ、電源電流許容量を十分に
確保することができる。
形成してコンタクトホール４９を介して金属層４７とコ
ンタクトをとる構成としたため、第１実施例と同様に電
流経路を多くとることができ、電源電流許容量を十分に
確保することができる。
なお、前述の各実施例の基板はＰ形を用いたが、本発明
はＮ形基板のものにも全く同様に適用できる。
はＮ形基板のものにも全く同様に適用できる。
以上説明した如く、本発明によれば、半導体基板内に金
属配線層を形成して基板上の金属層とコンタクトをとる
構成としたので、電流を流す経路として基板上の金属層
しか設けられていない従来例に比して電源電流許容量を
十分に確保することができ、高速化及び微細化を要求さ
れているＬＳＩに十分対処でき、又、従来例に比して基
板抵抗を低下できるのでノイズを低減できる。
属配線層を形成して基板上の金属層とコンタクトをとる
構成としたので、電流を流す経路として基板上の金属層
しか設けられていない従来例に比して電源電流許容量を
十分に確保することができ、高速化及び微細化を要求さ
れているＬＳＩに十分対処でき、又、従来例に比して基
板抵抗を低下できるのでノイズを低減できる。
第１図は本発明の一実施例を製造する際の工程図、
第２図は本発明の他の実施例の構造図、第３図は従来の
一例の断面構造図である。 図において、 １０．１１．３０．３１はＰ形基板、 １２．１３はバリアプルメタル薄膜、 １４．２２は金属配線層、 １５．３４．３５はゲート電極、 １７．３８．３９はソース領域、 １８．４２はドレイン領域、 １９．２０．４４は基板コンタクト＠域、２１．４６は
カバー膜、 ２２．２３．２４．４８．４９はコンタクトホール、 ２５．３３は基板部、 ２６．４７は金属層（１層目金属層） を示す。 １】 本発明の一実施例を製造する際の工程図画 １ 図（そ
の１） 本発明の一実施例を製造する際の工程図画 図（その２） 本発明の他の実施例の構造図 第 図 従来の 例の断面構造図 第 図
一例の断面構造図である。 図において、 １０．１１．３０．３１はＰ形基板、 １２．１３はバリアプルメタル薄膜、 １４．２２は金属配線層、 １５．３４．３５はゲート電極、 １７．３８．３９はソース領域、 １８．４２はドレイン領域、 １９．２０．４４は基板コンタクト＠域、２１．４６は
カバー膜、 ２２．２３．２４．４８．４９はコンタクトホール、 ２５．３３は基板部、 ２６．４７は金属層（１層目金属層） を示す。 １】 本発明の一実施例を製造する際の工程図画 １ 図（そ
の１） 本発明の一実施例を製造する際の工程図画 図（その２） 本発明の他の実施例の構造図 第 図 従来の 例の断面構造図 第 図
Claims (1)
- 【特許請求の範囲】 半導体基板（２５）内にウェハ全面又は一部にわたる
金属配線層（１４）を形成し、 該金属配線層（１４）と上記半導体基板（２５）上に形
成された金属層（２６）とをコンタクトホール（２２、
２３）を介してコンタクトをとる構成としてなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10597490A JPH043933A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10597490A JPH043933A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043933A true JPH043933A (ja) | 1992-01-08 |
Family
ID=14421740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10597490A Pending JPH043933A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043933A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985739A (en) * | 1994-09-19 | 1999-11-16 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Semiconductor structures having advantageous high-frequency characteristics and processes for producing such semiconductor structures |
| KR100635042B1 (ko) * | 2001-12-14 | 2006-10-17 | 삼성에스디아이 주식회사 | 전면전극을 구비한 평판표시장치 및 그의 제조방법 |
| KR100696518B1 (ko) * | 2005-05-02 | 2007-03-19 | 삼성에스디아이 주식회사 | 평판표시장치 |
| KR100895313B1 (ko) * | 2002-12-11 | 2009-05-07 | 삼성전자주식회사 | 유기 발광 표시판 |
| US7710019B2 (en) | 2002-12-11 | 2010-05-04 | Samsung Electronics Co., Ltd. | Organic light-emitting diode display comprising auxiliary electrodes |
-
1990
- 1990-04-20 JP JP10597490A patent/JPH043933A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985739A (en) * | 1994-09-19 | 1999-11-16 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Semiconductor structures having advantageous high-frequency characteristics and processes for producing such semiconductor structures |
| KR100635042B1 (ko) * | 2001-12-14 | 2006-10-17 | 삼성에스디아이 주식회사 | 전면전극을 구비한 평판표시장치 및 그의 제조방법 |
| US7173372B2 (en) | 2001-12-14 | 2007-02-06 | Samsung Sdi Co., Ltd. | Flat panel display device with power supply layer |
| CN1314127C (zh) * | 2001-12-14 | 2007-05-02 | 三星Sdi株式会社 | 具有面板的平板显示器件及其制造方法 |
| US7775846B2 (en) | 2001-12-14 | 2010-08-17 | Samsung Mobile Display Co., Ltd. | Method of manufacturing a flat panel display incorporating a power supply layer and a storage capacitor element |
| KR100895313B1 (ko) * | 2002-12-11 | 2009-05-07 | 삼성전자주식회사 | 유기 발광 표시판 |
| US7710019B2 (en) | 2002-12-11 | 2010-05-04 | Samsung Electronics Co., Ltd. | Organic light-emitting diode display comprising auxiliary electrodes |
| KR100696518B1 (ko) * | 2005-05-02 | 2007-03-19 | 삼성에스디아이 주식회사 | 평판표시장치 |
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