KR100696518B1 - 평판표시장치 - Google Patents

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Abstract

본 발명은 구동전원의 전압강하를 방지하고, 동시에 각종 회로 장치들이 설치되는 회로영역에 위치하는 전자소자들의 특성저하가 최소화되도록 하기 위한 것으로, 도전성 기판과, 상기 기판 상에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 하나의 발광 소자를 포함해 화상을 구현하는 화소 영역과, 상기 절연막 상에 위치하고, 상기 화소 영역에 인가되는 신호를 제어하는 소자들을 포함하는 회로 영역을 포함하고, 상기 도전성 기판은 상기 발광 소자의 어느 한 전극과 전기적으로 연결되며, 상기 절연막은, 상기 화소 영역에 대응되는 부분에서의 캐패시턴스 값보다 상기 회로 영역에 대응되는 부분에서의 캐패시턴스 값이 더 작게 되도록 구비된 것을 특징으로 하는 평판 표시장치에 관한 것이다.

Description

평판표시장치{Flat panel display device}
도 1은 본 발명에 따른 평판표시장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 발광 표시장치를 나타내는 평면도,
도 2는 화소 영역의 일 단위 픽셀의 픽셀 회로를 개략적으로 도시한 회로도,
도 3은 도 2의 회로에 대한 일 예를 도시한 회로도,
도 4는 본 발명의 바람직한 일 실시예에 따른 평판 표시장치의 기판에 대한 단면도로서, 도 1의 Ⅰ-Ⅰ에 따른 단면 중 기판에 대한 것만을 도시한 단면도,
도 5는 도 3에 따른 회로를 구현할 수 있는 픽셀 구조의 일 예에 대한 레이아웃을 나타낸 평면도,
도 6은 도 5의 Ⅱ-Ⅱ에 따른 단면도,
도 7은 도 3에 따른 회로를 구현할 수 있는 픽셀 구조의 다른 일 예에 대한 레이아웃을 나타낸 평면도,
도 8은 도 7의 Ⅲ-Ⅲ에 따른 단면도,
도 9는 도 3에 따른 회로를 구현할 수 있는 픽셀 구조의 또 다른 일 예에 대한 레이아웃을 나타낸 평면도,
도 10은 도 9의 Ⅳ-Ⅳ에 따른 단면도,
도 11은 도 3의 회로 영역의 CMOS 소자를 나타내는 단면도,
도 12는 본 발명의 바람직한 다른 일 실시예에 따른 평판 표시장치의 기판에 대한 단면도로서, 도 1의 Ⅰ-Ⅰ에 따른 단면 중 기판에 대한 것만을 도시한 단면도,
* 도면의 주요 부분에 대한 부호의 설명 *
100: 도전성 기판 101: 제1절연막
101a: 제1영역 101b: 제2영역
102: 제2절연막 103: 게이트 절연막
104: 층간 절연막 105: 평탄화막
106: 화소정의막 111: 반도체층
113: 소오스 전극 114: 드레인 전극
131: 제1전극 132: 제2전극
140: 제1관통홀 144: 제2관통홀
161: 화소 전극 162: 유기 발광층
163: 대향 전극
종래기술의 문헌 1: 미국 공개특허공보 US 2003/0111954A1
본 발명은 평판 표시장치에 관한 것으로서, 보다 구체적으로는 구동전원의 전압강하를 방지하고, 동시에 각종 회로 장치들이 설치되는 회로영역에서의 특성저하가 최소화될 수 있는 평판 표시장치에 관한 것이다.
통상적으로 유기 발광표시장치, TFT-LCD 등과 같은 평판형 표시장치는 구동특성상 초박형화 및 플랙시블화가 가능하여 이에 대한 많은 연구가 이루어지고 있다.
이러한 평판 표시장치에 있어서, 능동 구동형(Active Matrix type)의 평판 표시장치는 각 픽셀에 픽셀회로가 위치하며, 이 픽셀회로가 스캔라인, 데이터라인으로부터 인가되는 신호에 따라 픽셀의 발광소자를 제어하고 구동시킨다.
이 때, 각 픽셀회로에 연결된 구동전원은 라인상으로 픽셀들에 연결되어 있는 데, 이 라인형태의 전원공급라인을 통해 발생되는 전압강하에 의해 픽셀의 위치에 따라 픽셀에 인가되는 전원전압이 불균일하게 된다. 이로 인하여 휘도불균일이 발생하여 표시품질이 저하되는 문제점이 있었다.
또한, 능동 구동형 유기 발광표시장치의 경우, 각 픽셀회로에는 적어도 하나의 커패시터가 포함되어 있는 데, 픽셀이 복수개 구비되어 있으므로, 이 커패시터에서 전압강하가 일어날 수 있다. 이는 화면이 크고 픽셀 수 및 각 픽셀에 속한 커패시터의 개수가 많을수록 더욱 커지게 되어 문제가 된다.
이러한 문제점을 개선하기 위하여 별도의 전원공급층을 형성하는 기술이 본 출원인에 의해 제안된 바 있었다. 위 종래기술의 문헌1에는 기판 상에 전원전압을 공급하기 위한 전원공급층을 별도로 형성한 전면발광구조를 갖는 유기전계 발광표시장치가 개시되었다.
그러나, 이 경우, 전원공급층의 형성을 위한 별도의 공정을 거쳐야 하므로, 공정 수가 추가되며, 화상이 구현되는 영역 외측에 위치하는 스캔 드라이버나, 데이터 드라이버의 전자소자들, 특히, CMOS TFT의 동작이 상기 전원공급층으로 인해 방해를 받게 될 수 있다.
즉, 전원공급층에 Vdd 전원 전압을 인가할 경우, 이 Vdd 전압은 박막 트랜지스터에 백 게이트(back gate)의 역할도 동시에 수행하므로, NMOS TFT와 PMOS TFT에서의 역할이 서로 다르게 된다.
따라서, CMOS TFT를 포함하는 회로 영역에서는 위 Vdd 전원 전압으로 인해, 백 게이트의 영향을 받게 되며, 이는 CMOS TFT의 동작 특성에 오히려 안 좋은 영향을 미치게 된다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 구동전원의 전압강하를 방지하고, 동시에 각종 회로 장치들이 설치되는 회로영역에 위치하는 전자소자들의 특성저하가 최소화될 수 있는 평판 표시장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은, 도전성 기판과, 상기 기판 상에 형성된 절연막과, 상기 절연막 상에 위치하고, 적어도 하나의 발광 소자를 포함해 화상을 구현하는 화소 영역과, 상기 절연막 상에 위치하고, 상기 화소 영역에 인가되는 신호를 제어하는 소자들을 포함하는 회로 영역을 포함하고, 상기 도전성 기판은 상기 발광 소자의 어느 한 전극과 전기적으로 연결되며, 상기 절연막은, 상기 화소 영역에 대응되는 부분에서의 캐패시턴스 값보다 상기 회로 영역에 대응되는 부분에서의 캐패시턴스 값이 더 작게 되도록 구비된 것을 특징으로 하는 평판 표시장치를 제공한다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 도전성 기판과, 상기 도전성 기판 상에 형성되고, 제1영역과, 제2영역을 포함하는 절연막과, 상기 절연막의 제1영역 상에 위치하는 발광 소자와, 상기 절연막의 제1영역 상에 위치하고, 상기 발광 소자와 전기적으로 연결된 박막 트랜지스터와, 상기 절연막의 제2영역 상에 위치하고, 상기 박막 트랜지스터와 전기적으로 연결된 적어도 하나의 전자소자를 포함하고, 상기 도전성 기판은 상기 박막 트랜지스터와 전기적으로 연결되며, 상기 제2영역의 캐패시턴스 값은 상기 제1영역의 캐패시턴스 값보다 작은 것을 특징으로 하는 평판 표시장치를 제공한다.
그리고, 본 발명은, 도전성 기판과, 상기 도전성 기판 상에 형성되고, 제1영역과, 제2영역을 포함하는 절연막과, 상기 절연막의 제1영역 상에 위치하는 발광 소자와, 상기 절연막의 제1영역 상에 위치하고, 상기 발광 소자와 전기적으로 연결된 것으로, 적어도 두 개의 커패시터가 병렬 연결된 커패시터 유닛와, 상기 절연막의 제2영역 상에 위치하고, 상기 커패시터 유닛과 전기적으로 연결된 적어도 하나 의 전자소자를 포함하고, 상기 도전성 기판은 상기 커패시터 유닛의 한 전극이 되며, 상기 제2영역의 캐패시턴스 값은 상기 제1영역의 캐패시턴스 값보다 작은 것을 특징으로 하는 평판 표시장치를 제공한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 평판표시장치 중 그 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 발광 표시장치를 나타내는 평면도이다. 도 1에서 볼 때, 상기 유기 발광 표시장치는 화소 영역(P)과, 상기 화소 영역(P)의 가장자리에 회로 영역(C)으로 구성된다.
상기 화소 영역(P)은 복수개의 픽셀(pixel)들을 포함하며, 각 픽셀들은 유기 발광 소자를 포함한다. 풀 칼라 유기 발광 표시장치의 경우에는 적색(R), 녹색(G) 및 청색(B)의 픽셀들이 라인상, 모자이크상, 격자상 등 다양한 패턴으로 배열되어 있으며, 풀 칼라 평판표시장치가 아닌 모노 칼라 평판표시장치여도 무방하다.
그리고, 상기 회로 영역(C)은 상기 화소 영역(P)의 픽셀들에 위치한 유기 발광 소자의 구동을 제어하는 전자소자들을 포함하는 것으로, 화소 영역(P)으로 입력되는 화상 신호 등을 제어해 주고, 전원 전압들을 제공한다.
이렇게 도 1에서 볼 수 있는 화소 영역(P)과, 회로 영역(C)은 도 2와 같은 개략적인 회로도로 구현될 수 있다.
도 2에는 화소 영역(P)의 일 단위 픽셀의 픽셀 회로(SC)를 개략적으로 도시하였고, 이에 연결된 회로 영역(C)의 전자 소자들(E1)(E2)(E3)을 도시하였다.
도 2에서 볼 수 있듯이, 각 픽셀에는 데이터 라인(Data), 스캔 라인(Scan)이 유기 발광 소자(OLED: Organic Light Emitting Diode)의 일 구동전원이 되는 Vdd 전원라인(Vdd)이 구비된다.
각 픽셀의 픽셀 회로(SC)는 이들 데이터 라인(Data), 스캔 라인(Scan), 및 Vdd 전원라인(Vdd)에 전기적으로 연결되어 있으며, 유기 발광 소자(OLED)의 발광을 제어하게 된다.
그리고, 회로 영역(C)에는 스캔 라인(Scan)에 전기적으로 연결된 제1전자 소자(E1), 데이터 라인(Data)에 전기적으로 연결된 제2전자 소자(E2), 및 Vdd 전원라인(Vdd)에 전기적으로 연결된 제3전자 소자(E3)가 구비되어 있을 수 있다. 제1전자 소자(E1)는 스캔 드라이버가 될 수 있고, 제2전자 소자(E2)는 데이터 드라이버가 될 수 있으며, 제3전자 소자(E3)는 Vdd 전원 소스가 될 수 있다. 그리고, 이들 전자 소자들은 픽셀 회로(SC)와 같이, 기판 상에 프린팅되어 구현될 수 있고, 이 외에도 별도의 소자가 기판 상에 장착되도록 할 수도 있으며, 케이블과 같은 연결 매체를 통해 상기 픽셀 회로(SC)와 연결되는 것일 수도 있다.
뿐만 아니라, 상기 회로 영역(C)에는 이 외에도, 유기 발광 소자(OLED)의 발광을 제어해, 화소영역(P)이 화상을 구현하도록 하기 위한 다양한 전자 소자들이 더 배치되어 있을 수 있으며, 그 밖에 외부 회로들과 연결되는 단자 패드들이 설치될 수 있다.
도 3은 위 도 2에 대한 보다 구체적인 예를 도시한 것으로, 각 픽셀의 픽셀회로(SC)가 2개의 박막 트랜지스터(M1)(M2)와 하나의 커패시터 유닛(Cst)을 포함한 것이고, 회로 영역에는 스캔 라인(Scan)에 연결된 CMOS 소자(CM)를 도시한 것이다.
도 3을 참조하여 볼 때, 본 발명의 바람직한 일 실시예에 따른 AM 유기 발광표시장치의 각 픽셀은 스위칭 TFT(M2)와, 구동 TFT(M1)의 적어도 2개의 박막 트랜지스터와, 커패시터 유닛(Cst) 및 유기 전계 발광 소자(OLED)를 구비한다.
상기 스위칭 TFT(M2)는 스캔 라인(Scan)에 인가되는 스캔 신호에 의해 ON/OFF되어 데이터 라인(Data)에 인가되는 데이터 신호를 스토리지 커패시터(Cst) 및 구동 TFT(M1)에 전달한다. 스위칭 소자로는 반드시 도 3과 같이 스위칭 TFT(M2)만에 한정되는 것은 아니며, 복수개의 박막 트랜지스터와 커패시터를 구비한 스위칭 회로가 구비될 수도 있고, 구동 TFT(M1)의 Vth값을 보상해주는 회로나, 구동전원(Vdd)의 전압강하를 보상해주는 회로가 더 구비될 수도 있다.
상기 구동 TFT(M1)는 스위칭 TFT(M2)를 통해 전달되는 데이터 신호에 따라, 유기 발광 소자(OLED)로 유입되는 전류량을 결정한다.
상기 커패시터 유닛(Cst)은 스위칭 TFT(M2)를 통해 전달되는 데이터 신호를 한 프레임동안 저장한다. 도 3에서 볼 수 있듯이, 본 발명의 바람직한 일 실시예에 있어, 상기 커패시터 유닛(Cst)은 제1커패시터(C1), 제2커패시터(C2), 및 제3커패시터(C3)의 세 개의 커패시터를 더 구비할 수 있다.
도 3에 따른 회로도에서 구동 TFT(M1) 및 스위칭 TFT(M2)는 PMOS TFT로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 상기 구동 TFT(M1) 및 스위칭 TFT(M2) 중 적어도 하나를 NMOS TFT로 형성할 수도 있음은 물론이다. 그리고, 상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것 은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
CMOS 소자(CM)는 P형 TFT(T1)와 N형 TFT(T2)가 결합된 형태를 취하고 있다. 스캔 드라이버는 반드시 이러한 CMOS 소자(CM)만을 구비하고 있는 것은 아니며, 다양한 종류의 TFT들과 회로 소자들이 연계되어 드라이버 회로를 형성한다.
한편, 본 발명에 있어서, 상기와 같은 화소 영역(P) 및 회로 영역(C)의 회로도는 도 4와 같은 기판 상에 구현될 수 있다. 도 4는 도 1의 Ⅰ-Ⅰ에 따른 단면 중 기판에 대한 것만을 도시한 단면도이다.
도 4를 참조하여 볼 때, 본 발명은 도전성 기판(100)을 구비하는 데, 이 도전성 기판(100)은, 금속제 호일, 예컨대, 스테인레스 스틸, Ti, Mo, Invar합금, Inconel 합금, 및 Kovar 합금 등으로 구비될 수 있다. 따라서, 이 경우, 도전성 기판(100)은 철, 크롬, 니켈, 탄소, 망간 중 적어도 하나를 포함하게 된다.
이러한 금속제 기판(100)은 그 표면을 세정한 후 평탄화처리하는 데, 평탄화 처리는 화학적-기계적 폴리싱(CMP) 방법을 사용할 수 있다. 이 외에도 유전체 물질을 스핀 코팅해 SOG(Spin-on-glass)층을 형성할 수도 있다.
평탄화 처리된 도전성 기판(100)의 표면에는 도 2에서 볼 수 있듯이, 제1절연막(101)이 형성되는 데, 이 제1절연막(101)은 도선성 기판(100)으로부터 확산되어 나올 가능성이 있는 금속 원소들, 예컨대, 상기 도전성 기판(100)에 포함되어 있을 수 있는 철, 크롬, 니켈, 탄소, 망간 등의 금속 원소를 차단하고, 기판(100)의 표면을 평탄화하는 버퍼막을 포함할 수 있다.
제1절연막(101)으로는 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
한편, 도 4에 도시된 바와 같이, 기판(100)의 타측 표면에도 제2절연막(102)이 더 형성될 수 있다. 이 제2절연막(102)도 전술한 제1절연막(101)에 사용할 수 있는 물질들을 이용하여 형성할 수 있다.
본 발명에 있어, 상기 제1절연막(101)은 도 4에서 볼 수 있듯이, 화소 영역(P)에 대응되는 제1영역(101a)과, 회로 영역(C)에 대응되는 제2영역(101b)을 갖는다. 제1영역(101a)의 캐패시턴스값이 제2영역(101b)의 캐패시턴스값보다 크게 되도록 구비되어 있다.
도전체 사이에 개재된 절연체에 있어, 캐패시턴스값은 하기 수학식1에 의해 주어진다.
Figure 112005023067018-pat00001
이 때, ε은 절연체의 유전상수이고, A는 전극의 면적이며, d는 전극 사이의 거리가 된다.
도 4에 도시된 본 발명의 바람직한 일 실시예는 위 수학식 1에서 "d"를 가변시켜, 제1영역(101a)과 제2영역(101b)이 다른 캐패시턴스값을 갖도록 한 것이다. 즉, 제1영역(101a)에서의 제1절연막(101)의 제1두께(t1)가 제2영역(101b)에서의 제1절연막(101)의 제2두께(t2)보다 얇게 되도록 함으로써, 제2영역(101b)의 캐패시턴스값이 제1영역(101a)보다 작게 되도록 하는 것이다. 이에 따라, 후술하는 바와 같이, 도전성 기판(100)에 Vdd 전원 전압이 인가되어도, 회로 영역에서는 그 영향을 덜 받을 수 있게 된다. 본 발명의 바람직한 일 실시예에 있어, 상기 제1두께(t1)는 대략 2,000Å정도가 되도록 하고, 제2두께(t2)는 대략 1㎛가 되도록 할 수 있다.
도 5는 도 3에 따른 회로를 구현할 수 있는 픽셀의 레이아웃을 나타낸 것이고, 도 6은 도 5의 Ⅱ-Ⅱ에 따른 단면을 나타낸 것이다.
도 5를 참조하면, 각 픽셀은 스캔 라인(151), 데이터 라인(152), Vdd 전원라인(Vdd)이 가로질러 배열된다.
각 픽셀은 전술한 바와 같이, 스위칭 박막 트랜지스터(M2), 커패시터 유닛(Cst), 구동 박막 트랜지스터(M1) 및 화소전극(161)을 구비한 유기 발광소자를 포함한다.
이러한 본 발명의 일 실시예에 있어서, 상기 커패시터 유닛(Cst)의 제2전극(132)은 제1관통홀(140)을 통해 도전막(101)과 통전되어 있는 데, 이에 따라, 커패시터 유닛(Cst)의 전압강하가 방지되며, 동시에 Vdd 전원라인(153)의 전압강하도 방지할 수 있게 된다.
이러한 본 발명의 구조를 도 6을 통해 보다 상세히 설명토록 한다. 도 6은 도 3의 회로도에서 구동 TFT(M1), 유기 발광 소자(OLED), 및 커패시터 유닛(Cst)의 단면을 나타낸 것이다.
도 6에서는 구동 TFT(M1)만을 도시하였으나, 스위칭 소자(S1)가 TFT로 구비될 경우, 이 스위칭 소자(S1)의 TFT도 이 구동 박막 트랜지스터(M1)의 형성 시에 형성될 수 있으므로, 이하에서는 구동 박막 트랜지스터(M1)만으로 설명토록 한다.
전술한 바와 같이, 도전성 기판(100) 상에 제1두께(t1)를 갖는 제1절연막의 제1영역(101a)이 형성되어 있고, 이 제1영역(101a) 상에 TFT 및 커패시터 유닛 등을 형성한다.
먼저, 제1영역(101a) 상에 박막 트랜지스터의 반도체층(111)을 형성한다.
상기 반도체층(111)은 무기 반도체나 유기 반도체를 사용할 수 있다.
무기 반도체로는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 이 때, 아모퍼스(amorphous) 실리콘을 제1절연막의 제1영역(101a) 상에 형성한 후, 결정화 공정을 거쳐, 폴리 실리콘으로 형성한 후, 이를 패터닝해 반도체층(111)으로서 사용할 수 있다. 아모퍼스 실리콘의 결정화는 고상결정화(Solid Phase Crystallization: SPC), 레이저 결정화, 연속측면고상화(Sequential Lateral Solidification: SLS), 금속 유도 결정화(Metal Induced Crystallization), 금속 유도 측면 결정화(Metal Induced Lateral Crystallization) 등이 사용될 수 있는 데, 이 외에도 다양한 결정화방법이 사용될 수 있다.
한편, 유기 반도체 물질로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 등이 사용될 수 있다.
반도체층(111)은 채널 영역(111a)을 중심으로 소오스 영역(111b) 및 드레인 영역(111c)으로 구분될 수 있다. 소오스 영역(111b) 및 드레인 영역(111c)은 TFT에 따라 달라질 수 있다.
반도체층(111)이 형성된 후에는, 상기 반도체층(111)을 덮도록 게이트 절연막(103)을 형성하고, 게이트 절연막(103) 위의 채널 영역(111a)에 대응되는 위치에 게이트 전극(112)을 형성한다. 이 게이트 전극(112)의 형성 시, 커패시터 유닛(Cst)의 제1전극(131)이 형성된다. 상기 게이트 전극(112) 및 커패시터 유닛(Cst) 의 제1전극(131)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.
다음으로, 상기 게이트 전극(112) 및 상기 제1전극(131)을 덮도록 층간 절연막(104)이 형성된다.
그리고, 층간 절연막(104) 및 게이트 절연막(103)을 관통하도록 콘택 홀(141)(142)을 형성하고, 소오스/드레인 전극(113)(114)을 층간 절연막(104) 상에 형성한다. 소오스/드레인 전극(113)(114)은 콘택 홀(141)(142)을 통해 반도체층(111)의 소오스/드레인 영역(111b)(111c)에 각각 콘택된다.
상기 소오스/드레인 전극(113)(114)도 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 사용할 수도 있다. 그리고, 단층(single layer) 또는 복수층(multi-layer)의 구조로 형성될 수 있다.
층간 절연막(104) 상에는 커패시터 유닛(Cst)의 제2전극(132)이 상기 소오스/드레인 전극(113)(114)의 형성과 동시에 형성된다. 이 때, 상기 층간절연막(104), 게이트 절연막(103) 및 제1절연막의 제1영역(101a)에는 제1관통홀(140)이 형성되어, 층간절연막(104) 상에 형성되는 커패시터 유닛(Cst)의 제2전극(132)이 상기 도 전성 기판(100)에 콘택되도록 한다.
상기 TFT의 구조는 반드시 도 6에 따른 실시예에 한정되지 않으며, 바텀 게이트(bottom gate) 구조 등 다양한 박막 트랜지스터 구조가 모두 적용 가능함은 물론이다.
이렇게 박막 트랜지스터 및 커패시터 유닛(Cst)이 형성된 후에는, 이들을 덮도록 평탄화막(105)이 형성된다. 이 평탄화막(105)에 비아 홀(164)을 형성하고, 유기 발광소자(OLED)의 화소전극(161)을 평탄화막(105) 상에 형성한다. 이에 따라, 화소전극(161)은 구동 박막 트랜지스터(M1)의 드레인 전극(114)에 연결된다.
다음으로, 평탄화막(105) 및 화소전극(161)을 덮도록 화소정의막(106)이 형성된 후, 화소정의막(106)에 화소전극(161)의 소정 부분이 노출되도록 개구(107)를 형성한다.
전술한 게이트 절연막(103), 층간 절연막(104), 평탄화막(105), 및 화소정의막(106)도 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다. 유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다. 무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
화소정의막(106)의 개구(107)로 노출된 화소전극(161) 상에 유기 발광층(162) 및 대향전극(163)이 순차로 형성된다.
상기 화소전극(161)은 애노우드 전극의 기능을 하고, 상기 대향전극(163)은 캐소오드 전극의 기능을 할 수 있는 데, 화소전극(161)은 각 화소의 크기에 대응되도록 패터닝될 수 있고, 대향전극(163)은 모든 화소들을 덮도록 형성될 수 있다.
상기 유기 발광표시장치는 도전성 기판(100)을 구비하므로, 전면 발광형(top emission type)이 될 수 있다. 이 경우, 상기 화소전극(161)은 반사형 전극으로 사용될 수 있는 데, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다. 그리고, 상기 대향 전극(163)은 투명 전극으로 구비될 수 있는데, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기 발광층(162)을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.
상기 화소전극(161) 및 대향전극(163)은 반드시 전술한 물질로 형성되는 것에 한정되지 않으며, 전도성 유기물이나, 도전성 페이스트 등으로 형성할 수도 있다.
상기 유기 발광층(162)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기 유기 발광소자(OLED)를 형성한 후에는, 그 상부를 밀봉하여 외기로부터 차단한다.
이러한 본 발명의 일 실시예에 있어, 도전성 기판(100)과, 제1절연막의 제1영역(101a) 및 게이트 절연막(103)과, 제1전극(131)에 의해 제1커패시터(C1)가 이루어지고, 제1전극(131)과, 층간 절연막(104)과, 제2전극(132)에 의해 제2커패시터(C2)가 이루어진다. 이 때, 제2전극(132)은 도전막(101)에 연결되어 있어, 제1커패시터(C1), 및 제2커패시터(C2)가 병렬로 연결된 구조를 취하게 된다. 그리고, 소오스 전극(113)이 커패시터 유닛(Cst)의 제2전극(132)에 연결되어 있어, 도 3에서와 같이, 구동 TFT(M1)와 커패시터 유닛(Cst)이 전기적으로 연결된 구조를 취할 수 있게 되며, 아울러, 상기 소오스/드레인 전극(113)(114)의 형성 시에 형성된 Vdd전원 라인(Vdd)도 소오스 전극(113) 및 도전성 기판(100)과 연결된 구조를 취해, 도 3과 같은 회로를 구현할 수 있게 된다.
이처럼, 본 발명은 도전성 기판(100)을 커패시터 유닛(Cst)의 한 전극으로 사용함으로써, 커패시터 유닛(Cst)의 전압 강하를 막을 수 있으며, 이 도전성 기판(100)은 동시에 Vdd 전원 라인(Vdd)과도 전기적으로 연결되어 있어, Vdd 전원의 전압 강하를 막을 수 있다.
이상 설명한 바와 같은 본 발명의 커패시터 구조는 다양한 구조에 적용 가능하다.
도 7은 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광 표시장치의 일 픽셀에 대한 평면도이고, 도 8은 도 7의 Ⅲ-Ⅲ에 대한 단면도이다.
도 7 및 도 8에 따른 실시예는 그 기본적 구조는 전술한 도 5 및 도 6에 따른 실시예와 동일하므로, 상세한 설명은 생략하고, 차이점을 중심으로 설명한다.
도 7에서 볼 수 있듯이, 본 발명의 바람직한 다른 일 실시예에 따른 유기 발광 표시장치는 별도의 Vdd전원 라인을 구비하고 있지 않으며, 도 8에서 볼 수 있듯이, 도전성 기판(100) 자체가 Vdd전원 라인의 기능을 한다. 즉, 도전성 기판(100)에 기존에 Vdd 라인에 인가되었던 구동전원이 인가된 것이다. 따라서, 각 픽셀로는 스캔 라인(151)과 데이터 라인(152)만이 관통하여, 구조가 보다 콤팩트해질 수 있다. 뿐만 아니라, Vdd전원 라인과 인접한 픽셀의 데이터 라인 간에 전기적 단락이 일어날 염려도 없게 된다.
또, 커패시터 유닛(Cst)의 제2전극(132)은, 스위칭 박막 트랜지스터(M2)의 드레인 전극과 일체로 연결되어 있으며, 구동 박막 트랜지스터(M1)의 게이트 전극(112)에는 콘택 홀(143)에 의해 연결되어 있다. 도 7 및 도 8에서 볼 수 있듯이, 커패시터 유닛(Cst)의 제1전극(131)은 제1관통홀(140)을 통해 Vdd전원이 인가되어 있는 도전성 기판(100)과 통전되어 있다.
그리고, 구동 박막 트랜지스터(M1)의 소오스 전극(113)도 제2관통홀(144)을 통해 도전성 기판(100)과 연결되어 있다.
그 외의 구조는 전술한 실시예와 동일하다.
이러한 실시예의 경우에도, 게이트 전극과 동시에 형성되는 커패시터(Cst)의 제1전극(131)이 도전성 기판(100)에 통전되어 있어, 커패시터 유닛(Cst)의 전압강하를 방지할 수 있으며, Vdd전원을 인가하는 Vdd 라인이 픽셀들을 관통하도록 하는 일이 없으므로, Vdd 전압의 전압강하를 방지할 수 있다.
도 9는 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 발광 표시장치의 일 픽셀에 대한 평면도이고, 도 10은 도 9의 Ⅳ-Ⅳ에 대한 단면도이다.
도 9 및 도 10에 따른 실시예도 전술한 도 7 및 도 8에 따른 실시예와 마찬가지로, 별도의 Vdd 라인을 구비하고 있지 않으며, 도전성 기판(100) 자체가 Vdd 라인의 기능을 한다.
그리고, 스위칭 박막 트랜지스터(M2)의 드레인 전극은 커패시터 유닛(Cst)의 제1전극(131)과 연결되며, 커패시터 유닛(Cst)의 제1전극(131)은 구동 박막 트랜지스터(M1)의 게이트 전극(112)과 일체로 형성되어 있다.
도 9 및 도 10에서 볼 수 있듯이, 커패시터 유닛(Cst)의 제2전극(132)은 제1 관통홀(140)을 통해 Vdd전원이 인가되어 있는 도전성 기판(100)과 통전되어 있다. 그리고, 이 제2전극(132)은 구동 박막 트랜지스터(M1)의 소오스 전극(113)과 일체로 형성되어 있다.
그 이외의 구조는 전술한 실시예들과 동일하므로, 상세한 설명은 생략한다.
이러한 실시예의 경우에도, 소오스/드레인 전극과 동시에 형성되는 커패시터유닛(Cst)의 제2전극(132)이 도전성 기판(100)에 통전되어 커패시터 유닛(Cst)의 전압강하를 방지할 수 있으며, Vdd전원을 인가하는 Vdd 라인이 픽셀들을 관통하도록 하는 일이 없으므로, Vdd전압의 전압강하를 방지할 수 있다.
한편, 회로 영역(C)에 위치하는 CMOS 소자(CM)는 도 11에서 볼 수 있듯이, 제2두께(t2)를 갖는 제1절연막의 제2영역(101b) 상에 형성된다.
즉, 도 11에서 볼 수 있듯이, 도전성 기판(100) 상에 제1절연막의 제2영역(101b)이 형성되고, 이 제2영역(101b) 상에 P형 TFT(T1)와, N형 TFT(T2)가 형성된다. 각 TFT(T1)(T2)는 전술한 구동 TFT(M1)의 형성과 함께 형성될 수 있다.
P형 TFT(T1)는 소오스/드레인 영역(211b)과 채널 영역(211a)을 갖는 반도체 활성층(211)과, 이에 절연된 게이트 전극(212)과, 반도체 활성층(211)의 소오스/드레인 영역(211b)에 콘택된 소오스/드레인 전극(213)을 구비한다.
그리고, N형 TFT(T2)는 소오스/드레인 영역(221b), 채널 영역(221a) 및 LDD 영역(221c)을 갖는 반도체 활성층(221)과, 이에 절연된 게이트 전극(222)과, 반도체 활성층(221)의 소오스/드레인 영역(221b)에 콘택된 소오스/드레인 전극(223)을 구비한다.
이러한 CMOS 소자(CM)는 그 하부에 제2영역(101b)이 두껍게 형성되어 있어, Vdd 전원이 인가되는 도전성 기판(100)으로 인한 간섭없이, 제대로 된 특성을 나타낼 수 있다.
한편, 전술한 수학식 1에서 절연막의 두께가 아닌 유전상수를 조절하여 각 영역의 캐패시턴스값을 다르게 할 수도 있다.
도 12에서 볼 수 있듯이, 제1절연막(101)의 두께(t)를 동일하게 형성하는 경우, 제2영역(101b)의 유전상수값이 제1영역(101a)의 유전상수값보다 작게 되도록 형성하면, 제2영역(101b)에서의 캐패시턴스값이 작아지므로, 이 영역 위에 형성되는 CMOS 소자와 같은 전자 소자들의 특성을 떨어뜨리지 않을 수 있다.
이 제1영역(101a) 및 제2영역(101b) 상에 형성될 수 있는 구조는 전술한 도 5 내지 도 11의 실시예와 같으므로, 상세한 설명은 생략한다.
본 발명은 상술한 바와 같은 실시예들 외에도, 다양한 단면구조를 갖는 유기발광표시장치에 모두 적용될 수 있다.
본 발명은 반드시 유기 발광표시장치에만 적용될 것은 아니며, 액정 표시장치, 무기 전계 발광 표시장치, 및 전자 방출 표시장치 등 다양한 평판 표시장치에 그대로 적용될 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, Vdd 라인의 라인 저항에 따른 Vdd전압의 강하를 방지할 수 있으며, 동 시에, 회로 영역에서 Vdd 전원이 인가된 도전성 기판에 의해 회로영역에 위치하는 전자소자들의 특성저하가 저하되는 것을 방지할 수 있다.
둘째, 커패시터 유닛의 전극이 도전성 기판이 됨으로써 커패시터(Cst)의 전압강하를 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다.

Claims (22)

  1. 도전성 기판;
    상기 기판의 일면에 형성된 절연막;
    상기 절연막 상에 위치하고, 적어도 하나의 발광 소자를 포함해 화상을 구현하는 화소 영역; 및
    상기 절연막 상에 위치하고, 상기 화소 영역에 인가되는 신호를 제어하는 소자들을 포함하는 회로 영역;을 포함하고,
    상기 도전성 기판은 상기 발광 소자의 어느 한 전극과 전기적으로 연결되며,
    상기 절연막은, 상기 화소 영역에 대응되는 부분에서의 캐패시턴스 값보다 상기 회로 영역에 대응되는 부분에서의 캐패시턴스 값이 더 작게 되도록 구비된 것
    으로, 상기 절연막은, 상기 화소 영역에 대응되는 부분의 두께보다 상기 회로 영역에 대응되는 부분의 두께이 더 두껍게 되도록 구비되거나, 상기 화소 영역에 대응되는 부분의 유전상수보다 상기 회로 영역에 대응되는 부분의 유전상수가 더 작게 되도록 구비된 것을 특징으로 하는 평판 표시장치.
  2. 제1항에 있어서,
    상기 화소 영역은, 상기 발광 소자와 전기적으로 연결된 적어도 하나의 픽셀 회로를 포함하고,
    상기 픽셀 회로는 상기 도전성 기판에 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
  3. 제2항에 있어서,
    상기 픽셀 회로는, 상기 발광 소자와 전기적으로 연결된 구동 박막 트랜지스터를 포함하고,
    상기 구동 박막 트랜지스터는 상기 도전성 기판에 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
  4. 제2항에 있어서,
    상기 픽셀 회로는, 상기 발광 소자와 전기적으로 연결된 커패시터 유닛을 포함하고,
    상기 도전성 기판은 상기 커패시터 유닛의 적어도 한 전극과 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
  5. 제4항에 있어서,
    상기 커패시터 유닛은 서로 병렬 연결된 적어도 두 개의 커패시터를 포함하고,
    상기 도전성 기판은 상기 커패시터들 중 하나의 커패시터의 한 전극이 되는 것을 특징으로 하는 평판 표시장치.
  6. 제2항에 있어서,
    상기 화소 영역은, 상기 픽셀 회로와 전기적으로 연결된 데이터 라인, 스캔 라인, 및 구동전원 라인을 포함하고,
    상기 도전성 기판은 상기 구동전원 라인과 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
  7. 제2항에 있어서,
    상기 화소 영역은, 상기 픽셀 회로와 전기적으로 연결된 데이터 라인, 및 스캔 라인을 포함하고,
    상기 도전성 기판을 통해 상기 픽셀 회로에 구동전원이 인가되는 것을 특징으로 하는 평판 표시장치.
  8. 제1항에 있어서,
    상기 회로 영역은, 상기 절연막 상에 위치하는 박막 트랜지스터를 포함하는 것을 특징으로 하는 평판 표시장치.
  9. 삭제
  10. 삭제
  11. 도전성 기판;
    상기 도전성 기판의 일면에 형성되고, 제1영역과, 제2영역을 포함하는 절연막;
    상기 절연막의 제1영역 상에 위치하는 발광 소자;
    상기 절연막의 제1영역 상에 위치하고, 상기 발광 소자와 전기적으로 연결된 박막 트랜지스터; 및
    상기 절연막의 제2영역 상에 위치하고, 상기 박막 트랜지스터와 전기적으로 연결된 적어도 하나의 전자소자;를 포함하고,
    상기 도전성 기판은 상기 박막 트랜지스터와 전기적으로 연결되며,
    상기 제2영역의 캐패시턴스 값은 상기 제1영역의 캐패시턴스 값보다 작게 되도록, 상기 제2영역의 절연막의 두께가 상기 제1영역의 절연막의 두께보다 두껍거나, 상기 제2영역의 절연막의 유전상수가 상기 제1영역의 절연막의 유전상수보다 작은 것을 특징으로 하는 평판 표시장치.
  12. 제11항에 있어서,
    상기 제1영역은 상기 발광 소자에 의해 소정의 화상이 구현되는 영역에 대응되도록 구비된 것을 특징으로 하는 평판 표시장치.
  13. 제11항에 있어서,
    상기 박막 트랜지스터의 한 전극은 상기 발광 소자의 한 전극과 전기적으로 연결되고, 상기 박막 트랜지스터의 다른 한 전극은 상기 도전성 기판에 전기적으로 연결된 것을 특징으로 하는 평판 표시장치.
  14. 삭제
  15. 삭제
  16. 도전성 기판;
    상기 도전성 기판의 일면에 형성되고, 제1영역과, 제2영역을 포함하는 절연막;
    상기 절연막의 제1영역 상에 위치하는 발광 소자;
    상기 절연막의 제1영역 상에 위치하고, 상기 발광 소자와 전기적으로 연결된 것으로, 적어도 두 개의 커패시터가 병렬 연결된 커패시터 유닛; 및
    상기 절연막의 제2영역 상에 위치하고, 상기 커패시터 유닛과 전기적으로 연결된 적어도 하나의 전자소자;를 포함하고,
    상기 도전성 기판은 상기 커패시터 유닛의 한 전극이 되며,
    상기 제2영역의 캐패시턴스 값은 상기 제1영역의 캐패시턴스 값보다 작게 되도록, 상기 제2영역의 절연막의 두께가 상기 제1영역의 절연막의 두께보다 두껍거나, 상기 제2영역의 절연막의 유전상수가 상기 제1영역의 절연막의 유전상수보다 작은 것을 특징으로 하는 평판 표시장치.
  17. 제16항에 있어서,
    상기 제1영역은 상기 발광 소자에 의해 소정의 화상이 구현되는 영역에 대응되도록 구비된 것을 특징으로 하는 평판 표시장치.
  18. 제16항에 있어서,
    상기 커패시터 유닛은 상기 도전성 기판에 수직한 방향으로 적층된 적어도 하나의 전극을 더 구비한 것을 특징으로 하는 평판표시장치.
  19. 삭제
  20. 삭제
  21. 제1항 내지 제8항, 제11항 내지 제13항, 제16항 내지 제18항, 제21항 및 제22항 중 어느 한 항에 있어서,
    상기 도전성 기판은 철, 크롬, 니켈, 탄소, 망간 중 적어도 하나를 포함하는 것을 특징으로 하는 평판 표시장치.
  22. 제1항 내지 제8항, 제11항 내지 제13항, 제16항 내지 제18항, 제21항 및 제22항 중 어느 한 항에 있어서,
    상기 도전성 기판의 타면에 형성된 절연막을 더 포함하는 것을 특징으로 하는 평판 표시장치.
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