JPH05152476A - 半導体集積回路装置及びその製造方法及び電子計算機 - Google Patents

半導体集積回路装置及びその製造方法及び電子計算機

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JPH05152476A
JPH05152476A JP3312226A JP31222691A JPH05152476A JP H05152476 A JPH05152476 A JP H05152476A JP 3312226 A JP3312226 A JP 3312226A JP 31222691 A JP31222691 A JP 31222691A JP H05152476 A JPH05152476 A JP H05152476A
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integrated circuit
semiconductor integrated
circuit device
single crystal
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Katsutada Horiuchi
勝忠 堀内
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Hitachi Ltd
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

(57)【要約】 （修正有） 【目的】放熱対策を改善し、特に半導体チップと放熱基
板接合面の熱抵抗を原理的に解消する。 【構成】第１の単結晶Ｓｉ基板の表面にゲート絶縁膜、
ゲート電極を形成し、電極保護絶縁膜と多結晶シリコン
膜を厚く堆積してから表面を鏡面研磨する。一方第２の
単結晶Ｓｉ表面に幅３０μｍ、深さ３０μｍの溝１６を
つづれ折れ状に連続して形成し、厚いシリコン酸化膜を
形成してから表面研磨し、第１の単結晶Ｓｉと貼り合は
せ、熱処理により接着を強化する。次に第のＳｉ基板の
裏側より研磨し表子間分離絶縁膜に分離された起導膜単
結晶膜を得て、その上にＭＯＳトランジスタを構成し配
線を施す。更に溝１６の両端に合せて裏面より冷媒導入
口２８に適合する出入孔を作孔する。これをダイシング
してチップをパッケージに搭載して配線を施す。放熱板
２へのマウントは接着剤により、冷却は溝１６を循環す
る冷媒により効率的に実現し分離構造によりラッチアッ
プ現象に基く不良を解消できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、お
よびこれを用いた電子計算機に係り、特に放熱が考慮さ
れた積層化構造を有する超高集積半導体装置、およびこ
れを用いた電子計算機に関する。
【０００２】
【従来の技術】従来の一般的なパッケージに装着された
半導体集積回路装置を図1に示す。図において高集積半
導体集積回路よりなる半導体チップ1が、銅、アルミニ
ュ−ム等の放熱金属基板2に直接又は間接的に接着さ
れ、周囲をセラミックで囲うか又はプラスチックで封止
し、外部接続はリ-ドフレ-ム3及びAuワイヤ-4等を経て
行われる。6は金属製キャップ、7は導電性接着剤、8は
絶縁性接着剤である。上記のパッケ−ジはリ−ドフレ−
ムにより、通常多層配線が施された実装基板(図示せず)
に固定される。通常複数個のパッケ−ジが実装基板に固
定され、一単位のシステムボ−ドが構成される。1パッ
ケ-ジには1ないし2半導体チップが装着される。超大型
電子計算機を構成する高集積半導体集積回路においては
超高速動作が要求されるため消費電力が大きく、放熱対
策が必須である。従って、表面積が大きい構造の放熱フ
ィン5と称されるものを付加し、これを空気、水または
他の冷媒により強制的に冷却する手法が取られている。
放熱フィンを水または他の冷媒により強制的に冷却する
構造の例として、例えば特開平１−１２５９６２号公報
等が挙げられる。
【０００３】放熱特性を上記よりも改善した従来技術の
例として、図2に示すごとき構成がアイ・イー・イー・
イー エレクトロン デバイス レターズ、EDL-2巻、
第５号、第１２６頁乃至第１２９頁、1981年5月（IEEE
Electron Device letters, vol.EDL-2, No.5, pp.126-1
29 May 1981）に提案されている。図において、半導体
集積回路が主表面側（図では下面側）に形成された半導
体チップ101の裏面（図の上面）より、櫛型に深溝102を
加工する。その後、金属板等による蓋103を裏面に接着
し、深溝１０２を、冷却水の経路とするものである。上
記構成においては半導体チップを直接冷却できるので、
図１のような放熱フィンを間接的に冷却する場合に比べ
て、放熱特性が改善される。
【０００４】
【発明が解決しようとする課題】図１に示すような従来
技術を放熱特性から見た場合、半導体チップ1と放熱金
属基板2の接着面での熱抵抗が最も大きく、半導体チッ
プ1で発生する熱の放熱が制限されるという問題があっ
た。このため半導体集積回路の超高集積化及び超高速化
を進展させることができないという問題があった。
【０００５】図２に示す従来技術では、半導体チップ裏
面から主表面側の半導体集積回路の近傍まで、半導体チ
ップ１０２の厚さに近い深さの深溝を形成する必要があ
る。このとき半導体チップ１０２の厚さは、数百ミクロ
ンであることが多い。この厚さは製造プロセスのバラツ
キによって変化する。例えば厚さのバラツキが±１０％
である場合には、厚さのバラツキは±数十ミクロンに及
ぶ。深溝の形成は、このバラツキを考慮して行なう必要
がある。従って、深溝の先端が主表面のごく近傍に近づ
くように高精度に制御して加工する技術は、現状では確
立されているとは言い難い。このため放熱特性がなお不
十分であり、そのバラツキも大きいという問題があっ
た。また深溝の加工に伴い、半導体チップ中に欠陥が発
生しやすい。この欠陥が主表面の半導体集積回路にまで
到達しやすいという問題があった。さらに、パッケ-ジ
への実装を考慮した場合、図２の構造では、半導体チッ
プ側面の多数の櫛型の深溝から冷却水を出し入れするこ
とが難しいという問題があった。以上により、実用性の
面で問題があった。
【０００６】本発明の目的とするところは従来の実装技
術における重大な問題点、即ち放熱特性を格段に改善す
ることにある。特に半導体チップ1と放熱基板2の接着面
における大きな熱抵抗によって制限されていた放熱特性
を、原理的かつ実用的に改善することにある。すなわち
半導体チップからの大きな発熱を、速やかに放熱し得る
新たな半導体装置を提供することである。またこれによ
り、高発熱のために従来困難であった半導体集積回路の
超高集積化と超高速化を同時に達成させることである。
さらにまた、上記の半導体集積回路を用いることによ
り、小型化・大容量化、超高速化をさらに進めた、超高
速大型電子計算機を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明においては従来の実装技術の概念を一掃し、全
く新規の概念を導入する。即ち、本発明では半導体チッ
プ自体を新規な構造とし、冷却基板と半導体チップの一
体化を図る。半導体チップ内の、発熱領域のごく近傍部
に冷却媒質の通路を設け、チップ内から強制冷却する構
造を提供する。上記新概念に基づく本発明の手段は、半
導体集積回路自体を超薄膜単結晶半導体として構成す
る。該超薄膜単結晶半導体と、該超薄膜単結晶半導体が
形成されている基板との界面またはその近傍部に強制冷
却用冷媒の経路を設ける。
【０００８】該超薄膜単結晶半導体の製造方法として
は、多層半導体基板の製法として公知のウエ-ハ貼合せ
法により二枚の基板を接着剤無しに直接貼合せるなどの
方法を用いる。その後、超薄膜単結晶を形成する側の基
板を、機械研削及び機械的・化学的研磨により例えば0.1
μm程度まで薄化する。薄化しない側の基板は支持基板
として用いる。支持基板は半導体基板に限定されず、半
導体基板より熱伝導に優れた材料であっても良い。ま
た、強制冷却用冷媒の導入経路は該支持基板内部に設け
られても良い。
【０００９】超高速大型電子計算機の小型化・大容量
化、及び更なる超高速化を達成するため、本発明におい
ては半導体集積回路が構成された上記超薄膜単結晶半導
体を複数枚積層化する。積層化する程度に応じて強制冷
却用冷媒の経路も複数箇所積層化させて構成する。各超
薄膜単結晶半導体間の配線接続は従来実装技術で公知の
バンプ方式、またはボ-ルボンド方式に基づけば良い。
【００１０】
【作用】半導体集積回路を超薄膜単結晶半導体に構成
し、基板との界面またはその近傍に冷媒の経路を設け
る。従って、従来構造に比べて放熱特性を格段に改善で
きる。また、半導体集積回路と冷媒経路との間の距離の
バラツキが大幅に小さくできる。このため放熱特性のバ
ラツキが大幅に小さくなる。これらにより、半導体集積
回路の超高集積化と、超高速化を一段と進展させること
が可能となる。
【００１１】さらに、超薄膜単結晶半導体およびその基
板構造として、いわゆるSOI(Silicon On Insulator)構
造を採用できる。この場合、半導体集積回路を構成する
個々のトランジスタを絶縁膜上に製造することができ、
お互いに外部から完全に絶縁分離できる。従ってラッチ
アップ現象等の相互干渉に基づく不良を解消することが
可能となる。また、超薄膜単結晶半導体の中に形成した
トランジスタに特有の性質として、半導体層の完全空乏
化が実現できる。この場合、伝達コンダクタンスの大幅
な向上と、超高速動作化を行なったトランジスタが実現
できる。
【００１２】上記の如き特性を示す半導体集積回路を形
成した超薄膜単結晶半導体を、積層化して構成すること
により、現状の微細加工技術のもとでも、半導体集積回
路装置の一段の超高集積化が実現できる。従って従来の
超大型電子計算機のごとき巨大システムを、大幅に小型
化、大容量化、超高速化できる。このため、多数の超大
型電子計算機を超並列接続し、計算効率を大幅に向上さ
せるごときシステムの実現が容易になる。
【００１３】
【実施例】以下、本発明を実施例によりさらに詳細に説
明する。説明の都合上、図面をもって説明するが、要部
が拡大して示されているので注意を要する。また説明を
簡明にするため、各部の材質、半導体層の導電型、およ
び製造条件を規定して述べるが、本発明の材質、半導体
層の導電型、および製造条件は実施例の場合のみに限定
されないことは勿論である。
【００１４】実施例1 図3から図7は本発明による半導体集積回路装置の第一の
実施例を製造工程順に示した断面図である。
【００１５】面方位(100)、抵抗率10Ωcm、直径12.5c
m、p導電型からなる第一の単結晶シリコン(Si)基板9の
主表面に、公知の手法を用いて300nm厚の熱酸化膜を所
望箇所に選択的に形成し、素子間分離絶縁膜10とする。
続いて所望活性領域の基板表面には8nm厚のシリコン熱
酸化膜を形成してゲ-ト絶縁膜11とし、多結晶シリコン
膜とタングステン珪化膜の積層堆積膜によるゲ-ト電極1
2を形成する。この状態より電極保護絶縁膜13を全面に
堆積してから厚さ5μmの多結晶シリコン膜14を堆積し、
その表面を機械的・化学的研磨により二乗平均粗さが0.3
nmになるごとく鏡面研磨を施す(図3)。
【００１６】別途用意しておいた第二の単結晶Si基板15
の主表面に、幅30μm,深さ30μmの溝16をつづら折れ状
に連続した形状で構成する。引き続き全面に200nm厚の
シリコン熱酸化膜17を形成する。その後、図3の状態に
形成された第一の単結晶シリコン基板の多結晶シリコン
膜14の表面と、第二の単結晶シリコン基板１５の主表面
とを直接貼合せる。単結晶Si基板15の仕様は上記単結晶
Si基板9と同一仕様とする。上記の直接貼合せは貼合せ
面が極めて清浄であり、かつ表面の微細な凹凸が約5nm
以下と平坦であればボイドの発生なしで均一に、接着剤
無しで直接貼合せることができる(図4)。
【００１７】図4の状態より、ウェハ貼合せの接着強度
を向上させるための熱処理を1000℃、2時間の条件で施
す。上記熱処理の後、接着強度を引張り試験により調べ
たところ約800kg/cm2とSi単結晶の破壊強度と同程度の
値が得られる。この状態より単結晶Si基板9の裏面側よ
り高精度研削装置により約10μm厚さになるまで薄化さ
せ、続いてエチレンジアミン・ピロカテコ-ルが添加され
た研磨液を用いて機械的・化学的研磨を施す。上記研磨
は回転円盤上に設けられた研磨布にSi基板を1.9x104Pa
の圧力で押しつけ、研磨液を供給しながら行うが研磨の
進行に伴って露出される素子間分離絶縁膜10の研磨速度
は単結晶Siに比べて極めて遅く、1/104倍以下である。
従って、上記の研磨により単結晶Si基板9は完全に平坦
化され、素子間分離絶縁膜10の裏面と同一面となる。こ
れにより活性領域に対応して素子間分離絶縁膜10により
互いに絶縁された約100nm厚の単結晶超薄膜91が得られ
る(図5)。
【００１８】図5の状態において、公知のMOSトランジス
タの製造方法に基づいて、単結晶超薄膜91領域に8nm厚
の第二のゲ-ト酸化膜18、第二のゲ-ト電極19、高濃度不
純物層によるソ-ス領域20および23、ドレイン領域21お
よび22、さらには金属電極24,25,および26を形成する。
ゲ-ト電極12の取りだしは第二のゲ-ト電極19または金属
電極24、25、および26の形成前にゲ-ト電極12が素子間
分離絶縁膜10下部に延在されている領域での開孔(図示
せず)により実施する。更にトランジスタ間を所望の回
路構成に従って接続するボンデングパットを含む多層配
線(図示せず)を施す。
【００１９】さらにこの状態より、Si基板15に形成され
ている溝16の両端に合わせて裏面より冷媒注入・注出孔2
7を形成する(図6)。
【００２０】上記製造方法に基づいて製造された複数の
半導体集積回路装置が搭載されたウエ-ハをダイシング
により個別に切断し、パッケ−ジに装填する。図7にお
いて、92はSi基板15上に貼合せられた多層配線を含む半
導体集積回路装置層であり、Si基板15は導電性接着剤7
により放熱基板2に接着する。上記接着において、放熱
基板2には冷媒導入管28が形成されており、半導体チッ
プの冷媒注入・注出孔（図６の27）と整合するごとく接
着する。これにより外部より導入される冷媒は、冷媒導
入管28、冷媒注入・注出孔27および半導体集積回路装置
層底面につづら折れ状に配置されている溝（図６の16）
からなる経路を通して流れる。半導体チップの接着の
後、公知のボンデング技術により半導体チップ上のボン
デング・パットとリ-ドフレ-ム３の間をAuワイヤ-４で接
続し、キャップ6で封止する(図7)。
【００２１】上記製造方法に基づいて製造された半導体
集積回路装置において、動作時に冷媒導入管28より冷却
水を流す。冷却水は発熱体である半導体集積回路装置の
数μm近傍に達することができる。これにより本実施例
による半導体集積回路装置は従来最も熱抵抗が大である
半導体チップと放熱基板間の接着面に無関係に放熱する
ことが可能となり表面温度が50℃以下と、図1の如き従
来構造に比べて40℃以上も低温度にすることができる。
【００２２】さらに本実施例においては単結晶半導体層
が100nmと超薄膜であり、且つ絶縁膜で完全に分離され
た構造でトランジスタが構成される。このためラッチア
ップ現象等の相互干渉に基づく不良を完全に解消するこ
とができる。また超薄膜単結晶半導体に形成するトラン
ジスタに特有の性質である、半導体層の完全空乏化現象
により、伝達コンダクタンスの大幅な向上と、超高速動
作化も併せて実現できる。
【００２３】尚、本実施例において、Si基板15は冷却水
の導入路形成、および支持基板としての働きをするもの
である。従って単結晶半導体である必要はなく、AlNの
ごとき熱伝導性がさらに優れ、熱膨張係数がSiに近い材
料も好ましい。
【００２４】また、多結晶シリコン膜14の一部もしくは
全体に不純物を高濃度に添加して導電体化し、多結晶シ
リコン膜14を一定電位に設定することができる。これに
より冷却剤の流通等で生じる摩擦による静電気から、半
導体集積回路を保護することができる。
【００２５】また、電極保護絶縁膜13として、好ましく
ない汚染不純物の拡散を阻止するシリコン窒化膜のごと
き薄膜よりなる多層絶縁膜を用い、半導体集積回路の信
頼性を向上させることも好ましい。
【００２６】実施例２ 図8から図10は本発明の第二の実施例による半導体集積
回路装置を製造工程順に示した断面図である。前記実施
例１に基づいて溝16が形成されたSi基板15上に多層配線
層が構成された半導体集積回路装置層92を製造する。続
いて、主表面の該配線層上に所望の回路構成に従って、
ボンデングパットを設ける。該ボンデングパットの上
に、相互接続のための金属バンプ93を形成する。金属バ
ンプ93の形成は、まずボンディングパットが形成された
ウエ-ハの全面上にCr、Cu、Auの順にスパッタ法によ
り、金属積層薄膜を形成する。Cr、CuはAuの拡散防止の
ためのバリヤ-・金属層、およびメッキ電極の役割であ
る。次にフォトリソグラフ技術と電界メッキ法を用いて
ボンデングパット上にAuバンプを形成する。次にフォト
レジスト膜を除去し、Auバンプ自体をマスクとしてボン
デングパット部以外のバリヤ・金属層を除去する。バン
プ93は高さが20μm、幅およびピッチは50μmとする。本
実施例においては冷媒注入・注出孔27はバンプ93の形成
後前記実施例1に従い形成する(図8)。
【００２７】次に前記実施例１に基づく溝16が形成され
ていない、他のSi基板15の上に、多層配線層が構成され
た半導体集積回路装置層92を製造する。その表面のボン
デングパット上に、Cr、Cuからなるバリヤ-金属とメッ
キ法による0.5μm厚のSnバンプ94を形成する。さらにボ
ンデングパット部分を開孔した絶縁膜層95を形成する
(図9)。
【００２８】この状態より図8および図9の二枚のウエ-
ハを互いのAuバンプ93とSnバンプ94が整合するごとく位
置合せした後、加熱温度500℃以下で均一加重を行い、A
uバンプ93とSnバンプ94を接合させる。これによりバン
プ間にAu-Sn共晶を形成し、二枚のウェハを接合させ
る。次に、接合された二枚のウエ-ハの全体に、塗布と
化学気相反応による絶縁膜堆積を施し、ウエ-ハ側面を
保護してから図9のSi基板の側を機械研削とエッチング
により酸化膜17に達するまで完全に除去する。次に露出
された半導体集積回路装置層92にボンデングパットを含
む配線工程を施す。しかる後、前記実施例１に従い、製
造された複数の半導体集積回路装置が搭載されたウエ-
ハをダイシングにより個別に切断し、パッケ−ジに装填
する。本実施例では放熱基板2面と平行に冷媒導入管28
が設置された構成を用いる(図10)。
【００２９】上記製造方法に基づいて製造された半導体
集積回路装置においては前記実施例1と同様の優れた放
熱性と優れた動作特性を示し、かつ同一寸法のパッケ-
ジに二倍の集積度を有する半導体集積回路装置を搭載す
ることができる。
【００３０】実施例３ 図11は本発明の第三の実施例による半導体集積回路装置
を示した断面図である。 あらかじめ、前記実施例2に
基づき、２つの半導体集積回路装置層92の上に、それぞ
れAuパット93、もしくはSnパット94を形成する（図８お
よび図９の状態）。次にAuパット93とSnパット94を向か
い合わせて接合し、AuとSnの共晶接合層96を形成する。
次に上側のSi基板部分を、研削工程およびエッチング除
去工程によって除去する（図１０の状態）。
【００３１】次に、露出された半導体集積回路装置層92
の上へ、さらに前記実施例２と同様に、Auパット93を含
む配線工程を施す。その後、別途準備した図9の状態のS
i基板15を、実施例２と同様に共晶接合層96を介して貼
合せる。その後さらに、上側のSi基板部分を、研削工程
およびエッチング除去工程によって除去する。以上の工
程を繰返して4層にわたる半導体集積回路装置層92を積
層させる。尚、本実施例においてはウエ-ハ状態で選別
された良品チップを切断し、チップ状態で上記の貼合せ
工程、研削エッチング工程等の各工程を、前記実施例２
の方法に基づいて行なう。以上の積層化された半導体集
積回路装置層92と、別途準備した多層配線が施された放
熱特性に優れた多層セラミック基板29の間で、前記の共
晶接合層96の製造工程を施し、互いに貼合せる（図１
１）。 しかる後、前記実施例1と同様に、パッケ-ジに
搭載する。
【００３２】上記製造方法に基づいて製造された半導体
集積回路装置においては、前記各実施例に比べても、ま
た同一設計則に基づく従来の半導体集積回路装置に比べ
ても同一寸法のパッケ-ジに四倍以上の集積度を有する
半導体集積回路装置を搭載できる。さらに本実施例に基
づいて製造した図11の構成を有する半導体集積回路装置
に関し、該多層セラミック基板29の裏面にも共晶接合層
96を形成する製造工程を施し、同様に製造した四層に積
層化した半導体集積回路装置層を貼合せることにより八
層からなる半導体集積回路装置層を同一寸法のパッケ-
ジに搭載する。これにより従来の同一設計則に基づく半
導体集積回路装置の八倍の集積度を達成できる。
【００３３】実施例４ 図12は本発明の第四の実施例による半導体集積回路装置
の部分を示した断面図である。前記実施例1から3に基づ
いて半導体集積回路装置層92と共晶接合層96による四層
からなる積層半導体集積回路装置層構造を放熱基板2の
両面に共晶接合層96を介して形成する。放熱基板2内に
は放熱基板2と平行に冷媒導入管28が設置されたものを
用いる。多層セラミック基板29の両面に共晶接合層96の
製造工程を施し、上記積層構造体を多層セラミック基板
29の両面に貼合せ、これを一単位として八単位を積層化
することにより放熱基板2と多層セラミック基板29で互
いに挾まれた半導体集積回路装置層92が合計64層からな
る積層半導体集積回路装置層構造を製造する。本実施例
に基づく一層の半導体集積回路装置層92の厚さは10μm
弱、多層セラミック基板29および放熱基板2は各々500μ
m、完成された積層半導体集積回路装置の厚さは1cm弱、
面積は2x2cm2となった。上記の積層半導体集積回路装置
に対し、多層配線と冷媒導入管が埋込れた実装基板97を
上記の積層半導体集積回路装置の側面で各配線及び冷媒
導入管が整合するごとく位置合せして結合させる(図1
2)。
【００３４】上記製造方法に基づいて製造された半導体
集積回路装置においては、従来の同一設計則に基づく半
導体集積回路装置の64倍の集積度を有し、かつ放熱特性
に優れた半導体集積回路装置を実現することができる。
尚、上記実装基板97は上記の積層半導体集積回路装置の
4側面で結合させてもよい。
【００３５】実施例５ 図13は本発明の第五の実施例による電子計算機の構成を
示した図である。本実施例では命令や演算を処理するプ
ロセッサ50が複数個並列に接続された高速大型電子計算
機に前記実施例1の半導体集積回路装置を適用する。即
ち、複数台の命令プロセッサ(IPと記す)50、システム制
御装置(SCと記す)51、入出力プロセッサ(IOPと記す)52
等を各々前記実施例1の半導体集積回路装置で構成し、
インタフェ-ス制御装置(ICUと記す)とともに同一水冷基
板に実装し、中央処理装置(CPU)とする。さらに前記実
施例1の半導体集積回路装置で構成した主記憶装置(MSと
記す)53、拡張記憶装置(ESと記す)54等と16台並列接続
の上記CPUを互いに光ファイバ-で接続し、マルチプロセ
ッサを構成する。
【００３６】本実施例に基づく電子計算機においては前
記実施例1の半導体集積回路装置が放熱性に極めて優
れ、かつ高集積であるためCPUは並列に超高速で動作
し、また光を媒体にデ-タの通信が行えたため、1秒間当
たりの命令処理回数を大幅に増加できる。
【００３７】実施例６ 図14は本発明の第六の実施例による電子計算機の構成を
示した図である。本実施例では複数台の命令プロセッサ
50とシステム制御装置51、およびデ-タ通信インタフェ-
ス制御装置を含む中央処理装置55を前記実施例2の半導
体集積回路装置一台で構成する。上記の中央処理装置55
を複数台並列に接続させ、さらに前記実施例1の半導体
集積回路装置で構成した主記憶装置(MSとと記す)53、拡
張記憶装置(ESと記す)54等と上記CPUを互いに光ファイ
バ-で接続し、マルチプロセッサを構成する。
【００３８】本実施例に基づく電子計算機においては前
記実施例1の半導体集積回路装置が放熱性に極めて優
れ、かつ高集積であるためCPUは並列に超高速で動作
し、また光を媒体にデ-タの通信が行えたため、前記実
施例5の電子計算機に比べさらに1秒間当たりの命令処理
回数を増加できる。
【００３９】実施例７ 図15は本発明の第七の実施例による電子計算機の構成を
示した図である。本実施例では複数台の中央処理装置5
5、主記憶装置53、拡張記憶装置54、入出力プロセッサ5
2、等で構成される一台の電子計算機56を前記実施例4の
半導体集積回路装置一台で構成する。本実施例に基づく
電子計算機においてはすべての構成装置を1x3x3cm2なる
大きさの本体におさめることができる。該半導体集積回
路装置は放熱性に優れており、超高集積装置であるため
前記実施例6の電子計算機に比べてもさらに超高速化が
図られる。
【００４０】実施例８ 図16は本発明の第八の実施例による電子計算機の構成を
示した図である。本実施例では前記実施例7に基づいて
製造した電子計算機56の群を、光ファイバ-57で並列に
複数台接続し、一台の電子計算機として動作させる。本
実施例に基づく電子計算機においては構成される各電子
計算機が超小型であり、接続台数を大幅に増大させても
接続配線間の遅延時間もすくなく、かつ場所を要しない
ため、前記実施例7の電子計算機に比べてもさらに超高
速化が図られる。
【００４１】
【発明の効果】本発明によれば半導体集積回路を超薄膜
単結晶半導体に構成し、該超薄膜単結晶半導体またはそ
の近傍部で強制冷却できるため従来構造に比べて放熱性
を格段に改善でき、超高集積化、超高速化を一段と進展
させることができる。さらに、超薄膜単結晶半導体の特
徴であるいわゆるSOI構造を採用できることから半導体
集積回路を構成する個々のトランジスタを絶縁膜上に製
造することができ、お互いに外部から完全に絶縁分離
し、ラッチアップ現象等の相互干渉に基づく不良を完全
に解消することも可能となる。超薄膜単結晶半導体に形
成したトランジスタに特有の性質である半導体層の完全
空乏化現象に基づく伝達コンダクタンスの大幅な向上に
より超高速動作化も併せて実現できる。
【００４２】さらに本発明によれば上記の如き超薄膜単
結晶半導体を積層化して構成することにより現状の微細
加工技術の基でも半導体集積回路装置の一段の超高集積
化が実現できるので従来の超大型電子計算機のごとき巨
大システムをも大幅に小型化、大容量化、超高速化でき
る。従って、多数台の超大型電子計算機を超並列接続
し、計算効率を大幅に向上させるごときシステムも容易
に実現できるようになる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置の一例を示す断面
図。
【図２】従来の半導体集積回路装置の一例を示す断面
図。
【図３】本発明の実施例1の半導体集積回路装置の製造
工程を示す断面図。
【図４】本発明の実施例1の半導体集積回路装置の製造
工程を示す断面図。
【図５】本発明の実施例1の半導体集積回路装置の製造
工程を示す断面図。
【図６】本発明の実施例1の半導体集積回路装置の製造
工程を示す断面図。
【図７】本発明の実施例1の半導体集積回路装置の完成
断面図。
【図８】本発明の実施例2の半導体集積回路装置の製造
工程を示す断面図。
【図９】本発明の実施例2の半導体集積回路装置の製造
工程を示す断面図。
【図１０】本発明の実施例2の半導体集積回路装置の完
成断面図。
【図１１】本発明の実施例3の半導体集積回路装置の部
分断面図。
【図１２】本発明の実施例4の半導体集積回路装置の部
分断面図。
【図１３】本発明の実施例5による電子計算機の構成
図。
【図１４】本発明の実施例6による電子計算機の構成
図。
【図１５】本発明の実施例7による電子計算機の構成
図。
【図１６】本発明の実施例8による電子計算機の構成
図。
【符号の説明】
1は半導体チップ、2は放熱基板、3はリ-ドフレ-ム、4は
Auワイヤ-、5は放熱フィン、6はキャップ、7は導電性接
着剤、8は絶縁性接着剤、9は単結晶Si基板、10は素子間
分離絶縁膜、11はゲ-ト絶縁膜、12はゲ-ト電極、13は電
極保護絶縁膜、14は多結晶シリコン膜、15は第二の単結
晶Si基板、16は溝、17はシリコン酸化膜、18は第二のゲ
-ト酸化膜、19は第二のゲ-ト電極、20及び23はソ-ス領
域、21及び22はドレイン領域、24から26は金属電極、27
は冷媒注入・注出孔、28は冷媒導入管、29は多層基板、5
0は命令プロセッサ、51はシステム制御装置、52は入出
力プロセッサ、53は主記憶装置、54は拡張記憶装置、55
は中央処理装置、56は電子計算機、57は光ファイバ-、9
2は半導体集積回路層、93および94は金属バンプ、95は
絶縁膜、96は共晶接合層、97は実装基板である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｘ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面上の単結晶薄膜半導体層中
    に形成された、互いに分離された複数の半導体装置を有
    してなる半導体集積回路装置において、 上記単結晶薄膜半導体層と上記半導体基板との境界に境
    界層が設けられてなり、該境界層の下側に、該境界層の
    下面もしくはその近傍に沿って、冷却媒体を流通させる
    経路が埋設されてなることを特徴とする半導体集積回路
    装置。
  2. 【請求項２】上記境界層が多結晶シリコン膜であること
    を特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】上記経路の内壁面が、上記半導体基板と異
    なる材質で構成されてなることを特徴とする請求項１記
    載の半導体集積回路装置。
  4. 【請求項４】上記単結晶薄膜半導体層の両面に配線層が
    構成された構造体が、上記半導体基板上に複数層積層し
    て形成されてなることを特徴とする請求項１記載の半導
    体集積回路装置。
  5. 【請求項５】複数層積層された上記構造体の上面もしく
    は下面の配線層のうち少なくとも一方が多層配線基板に
    接着されていることを特徴とする請求項４記載の半導体
    集積回路装置。
  6. 【請求項６】第１の半導体基板の表面上に複数の半導体
    装置を形成する工程と、 該複数の半導体装置を含む上記第１の半導体基板表面上
    に、上記複数の半導体装置とは絶縁された多結晶層等か
    らなる境界層を形成する工程と、 第２の半導体基板の表面上に溝等からなる冷却媒体を流
    通させる経路を形成する工程と、 しかる後、上記第１の半導体基板を上記境界層を下向き
    にして上記第２の半導体基板上に乗せ、両者を貼りあわ
    せる工程とを含んでなることを特徴とする半導体装置の
    製造方法。
  7. 【請求項７】上記第１の半導体基板と上記第２の半導体
    基板を貼りあわせた後、上記第１の半導体基板を機械研
    削もしくはエッチング等により研削し、上記複数の半導
    体装置の形成された層の近傍まで厚さを薄くする工程
    と、 厚さを薄くした上記第１の半導体基板の表面と、その下
    の上記複数の半導体装置の形成された層との間に、他の
    複数の半導体装置を形成する工程とを含んでなることを
    特徴とする請求項６記載の半導体装置の製造方法。
  8. 【請求項８】請求項１乃至５のいずれかに記載の半導体
    集積回路装置の１個の中に、電子計算機の複数の命令プ
    ロセッサが構成されてなる、上記半導体集積回路装置を
    有することを特徴とする電子計算機。
  9. 【請求項９】上記半導体集積回路装置の１個の中に、電
    子計算機のシステム制御装置および複数の命令プロセッ
    サからなる一単位の中央処理装置が構成されてなる、上
    記半導体集積回路装置を有することを特徴とする請求項
    ８記載の電子計算機。
  10. 【請求項１０】上記半導体集積回路装置の１個の中に、
    電子計算機のシステム制御装置と複数の命令プロセッサ
    からなる一単位の中央処理装置、及びインタ−フェイス
    制御装置が構成されてなる、上記半導体集積回路装置を
    有することを特徴とする請求項８記載の電子計算機。
  11. 【請求項１１】請求項８に記載の電子計算機が複数台並
    列に接続されて構成されたことを特徴とする請求項８記
    載の電子計算機。
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