CN102751192B - 形成半导体器件和形成半导体晶体管的方法及半导体器件 - Google Patents

形成半导体器件和形成半导体晶体管的方法及半导体器件 Download PDF

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Abstract

本发明提供了一种用于形成半导体器件和形成半导体晶体管的方法及半导体器件。用于形成半导体器件的方法包括提供半导体衬底，半导体衬底具有主水平表面、相对面、和完全嵌入的介电区域。通过将介电区域用作阻蚀部而从主水平表面至半导体衬底中蚀刻深竖直槽。在所述半导体衬底中形成竖直晶体管结构。在主水平表面上形成与晶体管结构欧姆接触的第一金属化部。在相对面处将半导体衬底薄化得至少靠近介电区域。

Description

形成半导体器件和形成半导体晶体管的方法及半导体器件
技术领域
本说明书大体涉及用于制造半导体器件的方法，尤其是用于形成具有半导体衬底的半导体晶体管的方法，其中半导体衬底在半导体衬底的第一表面与第二表面之间具有用于连接半导体晶体管的控制电极的过孔区域。
背景技术
自动、消费和工业应用中的现代装置的很多功能(例如，计算机技术、移动通信技术，转换电能和驱动电动机或电子机械)依赖于半导体器件，尤其是依赖半导体晶体管，诸如场效应晶体管(FET)，例如功率MOSFET(金属氧化物场效应晶体管)。
在很多应用中，使用在半导体衬底的前侧上具有源极金属化部和栅极金属化部、并在半导体衬底的后侧上具有漏极金属化部的竖直MOSFET。然而，存在这样的应用，即，其中需要使用MOSFET的源极金属化部位于半导体衬底的前侧上，而栅极金属化部和漏极金属化部位于半导体衬底的后侧上。在下文中这种器件被称为下源极(source-down)MOSFET，因为MOSFET可被倒转将其前侧(源极金属化部向下定向)焊接至简单的引线框架。因此，可避免用于分段引线框架的附加成本。此外，通过靠近沟道区域的源极金属化部可特别有效冷却下源极MOSFET。此外，在源极金属化部于工作期间处于参考电位(通常是接地)的应用中，不需要下源极MOSFET的进一步绝缘。这使得下源极MOSFET尤其能够适用于这样的自动应用，在该自动应用中，焊接或粘接有MOSFET的源金属层的引线框架可被简单安装或连接至处于接地电位的底盘。
对于下源极MOSFET，通常形成通过半导体衬底的导电过孔以连接MOSFET的栅极金属化部和栅极。此外，在半导体衬底的顶侧或底侧上，尤其是对于功率半导体器件，通常需要充分可靠的电绝缘区域(例如热氧化物)。然而，充分可靠的电绝缘热氧化物的形成通常需要较高的温度并且因此对制造造成了限制。因此，这种器件的制造通常是复杂和/或成本高的。
发明内容
根据实施例，提供了一种用于形成半导体器件的方法。该方法包括提供半导体衬底，半导体衬底具有主水平表面、相对面、和介电区域。介电区域布置在半导体衬底中并且与主水平表面和相对面隔开。深竖直槽从主水平表面到半导体衬底中蚀刻得至少靠近介电区域的水平表面。可通过将介电区域用作阻蚀部将深竖直槽蚀刻到介电区域的水平表面。竖直晶体管结构形成在半导体衬底中。形成晶体管结构包括在半导体衬底中形成第一掺杂区域。在主水平表面上形成第一金属化部，使得第一金属化部与第一掺杂区域欧姆接触。处理相对面以将半导体衬底薄化得至少靠近介电区域。
根据实施例，提供了一种具有半导体衬底的半导体器件。半导体衬底包括主水平表面、布置成与主水平表面相对的背面、和竖直晶体管结构。晶体管结构包括第一掺杂区域和布置成邻近主水平表面的控制电极。半导体器件进一步包括布置在背面处或靠近背面的介电区域、和从主水平表面延伸到半导体衬底中并且到达介电区域的深竖直槽。在深竖直槽的侧壁上布置绝缘层。低欧姆电流通路至少部分地沿着绝缘层且在主水平表面与背面之间延伸。半导体器件进一步包括与第一掺杂区域欧姆接触的第一金属化部以及经由低欧姆电流同通路与控制电极欧姆接触的控制金属化部。第一金属化部被布置在主水平表面上。控制金属化部被布置在背面上。
根据实施例，提供了一种用于制造半导体器件的方法。该方法包括提供具有第一水平表面的第一半导体晶片和提供具有第二水平表面的第二半导体晶片。在第一水平表面处和/或在第二水平表面处形成介电区域。形成具有主水平表面和相对面的半导体衬底。形成半导体衬底包括通过将第一半导体晶片与第二半导体晶片进行晶片结合而形成晶体叠层，使得所述介电区域至少部分地嵌入(通常完全地嵌入)在晶片叠层中。蚀刻深竖直槽，深竖直槽从主水平表面进入半导体衬底中并到达至少靠近介电区域的水平表面。可通过将介电区域用作阻蚀部将深竖直槽蚀刻至介电区域的水平表面。在深竖直槽的侧壁处形成绝缘层。在主水平表面上形成第一金属化部。通过将半导体衬底薄化得至少靠近介电区域来处理相对面，以形成背面。在背面上形成控制金属化部。实施该方法以便在主水平表面与控制金属化部之间形成低欧姆电流通路。低欧姆电流通路至少部分地沿着绝缘层延伸。
根据实施例，提供了一种用于制造半导体器件的方法。提供一种具有第一水平表面和相对面的半导体晶片。在第一水平表面处形成介电区域。至少一个外延层形成在第一水平表面上并且延伸至主水平表面。形成该至少一个外延层包括外延横向过生长处理，从而使得介电区域完全嵌入。深竖直槽从主水平表面到至少一个外延层中蚀刻得至少靠近介电区域的水平表面。可通过将介电区域用作阻蚀部而将深竖直槽蚀刻至介电区域的水平表面。在深竖直槽的侧壁上形成绝缘层。在主水平表面上形成第一金属化部。在相对面处将半导体晶片薄化得至少靠近介电区域，以形成背面。在背面上形成控制金属化部。实施该方法以便在主水平表面与控制金属化部之间形成低欧姆电流通路。低欧姆电流通路至少部分地沿着绝缘层延伸。
本领域的技术人员通过阅读下文的具体实施方式并参照附图可理解其它特征和优点。
附图说明
附图被包括进来以提供对实施例的进一步理解，并且附图被结合进说明书并且作为本说明书的一部分。附图示出了实施例并且与具体实施方式一起用于解释实施例的原理。当通过参考下文的具体实施方式更好地理解本发明时，对于本领域技术人员而言其它实施例和实施例希望获得的很多优点是显而易见的。附图中的元件彼此之间没有必要是成比例的。相似的参考标号代表对应的相似部分。
图1-22以竖直截面示意性地示出了根据一个或多个实施例制造半导体器件的过程。
图23-25以竖直截面示意性地示出了根据一个或多个实施例制造半导体器件的过程。
图26-32以竖直截面示意性地示出了根据一个或多个实施例竖直截面的半导体器件的制造过程。
图33以竖直截面示意性地示出了根据一个或多个实施例的半导体器件。
具体实施方式
在下文中的具体实施方式中，参考作为说明书一部分的附图，并且在附图中，通过描绘实践本发明的具体实施例来示出了这些具体实施方式。为此，空间相对位置术语，诸如“顶”、“底”、“前”、“后”、“头”、“尾”、“之下”、“之上”、“下部”、“上方”、“上部”等参照所示附图的定向使用。使用这些术语便于描述以解释一个元件相对于第二个元件的位置。由于实施例中的部件可被放置在很多不同的定向中，所以，空间相对位置术语用于示出目的并且不以限制为目的。这些术语希望包括除了在附图中示出的器件的不同定向外的器件的其它不同定向。此外，术语例如“第一”、“第二”等也被用于描述不同的元件、区域、部分等，并且也不是限制性的。应当理解，可使用其它的实施例，并且在不脱离本发明的保护范围的情况下可进行结构或逻辑改变。因此，下文的具体实施方式不是限制性的，并且本发明的保护范围由所附的权利要求书限定。
当在本文中使用时，术语“具有”、“含有”、“包括”、“包含”等是开放性术语，表示声明的元件或特征的存在，但不排除其它的元件或特征。冠词“一”、“一种”和“所述”等旨在于包括复数以及单数，除非上下文清楚地另作说明。
下面将详细描述各个实施例，实施例中的一个或多个示例在附图中示出。每个示例都是以说明的为目的，并不是对本发明的限制。例如，作为一个实施例的部分描述或示出的特征可用于在其它实施例或与其它实施例结合使用以产生另一个实施例。应当理解，本发明包括这些修改例和变型。示例使用具体性语言描述，但不希望被理解成是对所附权利要求书的保护范围的限制。附图不是依照比例绘制的并且仅用于示出目的。为了清楚起见，如果没有另作说明，在不同的附图中，相同的参考标号代表相同元件或制造步骤。此外，2010年7月14日提交的第12/836,422号美国专利申请和2010年12月10日提交的第12/964,865号美国专利申请的全部内容通过引用结合进本文。
本说明书中使用的术语“水平”旨在描述基本平行于半导体衬底或本体的第一或主水平表面的定向。这可以例如是用于晶片(晶圆，wafer)或晶粒(die)的表面。
本说明书中使用的术语“竖直”旨在描述基本设置得垂直于所述第一表面，即，平行于半导体衬底或本体的第一表面的法线方向。
在该说明书中，n-掺杂被称作第一导电型，而p-掺杂被称为第二导电型。可替换地，还可形成具有相反的掺杂关系的半导体器件，从而使得第一导电型是p-掺杂而第二导电型是n-掺杂。此外，一些附图通过指示与掺杂类型相邻的“-”或“+”示出相对掺杂浓度。例如，“n-”意思是小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。然而，除非特别说明，否则指示相对掺杂浓度不表示相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的n+-掺杂区域可具有不同的绝对掺杂浓度。例如，相同的情况可应用至n+-掺杂区域和p+-掺杂区域。
该说明书中描述的具体实施例涉及但不限于半导体器件及其制造方法，尤其是三端半导体晶体管，诸如MOSFET、IGBT(绝缘栅双极晶体管)和BJT(双极结式晶体管)。半导体器件通常是竖直功率半导体器件。
该说明书中使用的术语“功率半导体器件”旨在描述在单芯片上的具有高电压和/或高电流切换能力的半导体器件。换言之，功率半导体器件旨在用于高电流，通常在安培范围内，和/或高于10V，更通常高于20V。
在该说明书的上下文中，术语“欧姆连接”旨在描述通过半导体器件在半导体器件的两个区域、部分或部件之间、或在一个或多个器件的不同电极之间、或在电极或金属化部与半导体器件的一部分或部件之间存在欧姆电连接或欧姆电流通路。
在该说明书的上下文中，术语“金属化部”旨在描述就导电性而言具有金属或接近金属特性的区域或层。金属化部可接触半导体区域以形成半导体器件的电极、焊盘和/或端子。金属化部可由诸如Al、Cu、W、Ti、Au、Ag、Ni、V、Sn和Co的金属制成，就导电性而言，还可以由具有金属或接近金属特性的材料制成，诸如重掺杂n-型或p-型多晶Si、TiN或诸如WSi2的导电硅化物。金属化部还可包括不同的导电材料，例如，这些材料的叠层。
在下文中，主要参照硅(Si)半导体器件解释关于半导体器件的实施例。因此，单晶半导体区域或层通常是单晶Si-区域或Si-层。然而，应当理解，可由任何适用于制造半导体器件的半导体材料制成半导体本体。示例包括基本半导体材料，诸如硅(Si)或锗(Ge)、IV族化合物半导体材料(诸如碳化硅(SiC)或锗化硅(SiGe))、二元、三元或四元III-V半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaP)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP))、以及二元或三元II-VI半导体材料(诸如碲化镉(CdTe)和碲化镉汞(HgCdTe))，仅举几例。上面提到的半导体材料还被称为同质结半导体材料。当结合两种不同的半导体材料时，形成同质结半导体材料。同质结半导体材料的示例包括但不限于氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC11-x)和硅-SiGe同质结半导体材料。对于功率半导体应用，目前主要使用Si、SiC、GaAs和GaN材料。如果半导体本体包括宽能带隙材料(诸如分别具有高击穿电压和高临界雪崩场强的SiC或GaN)，则各个半导体区域的掺杂可选择成更高，这减小了导通电阻Ron。此外，通过在宽能带隙材料中形成的pn-结的漏电流通常是可忽略的。该说明书中使用的“宽能带隙半导体材料”旨在描述具有约至少2电子伏特(eV)的电子能带隙的半导体材料。
参照图1至22，以各竖直截面示出了形成根据多个实施例的半导体器件100的方法。这些附图示出了在特定的方法过程之中或之后通过半导体衬底的竖直截面。在第一过程中，设置具有第一水平表面151和相对面161的第一半导体晶片101或第一半导体衬底101。在下文中，相对面161也被称为第二水平表面。第一半导体晶片101可由任何合适的半导体材料(诸如Si、或GaN或SiC)制成。通常，第一半导体晶片101包括第一半导体层1。在图1中所示的示例性实施例中，第一半导体层1在第一水平表面151与第二水平表面161之间延伸。如图1中所示，第一半导体层1可以是第一半导体型和重掺杂(n+-型)的。在该实施例中，第一半导体层1的一部分稍后通常形成竖直n-沟道MOSFET的漏极接触区域或竖直npn-BJT的集电极区域。
可替换地，第一半导体层1是第二半导体型和重掺杂(p+-型)的。因此，例如，第一半导体层1的一部分稍后形成竖直n-沟道IGBT的集电极区域。
此后，在第一水平表面151处形成介电区域8。介电区域8通常包括SiO2。在图2中所示的示例性实施例中，介电区域8通过硅的局部氧化形成，并且因此形成LOCOS-区域(硅的局部氧化)。该过程可包括SiO2的化学气相沉积(CVD)或热氧化以在第一水平表面151上形成薄垫氧化物(thinpadoxide)，随后在薄垫氧化物上形成Si3N4层(氮化硅)的CVD沉积并且掩模蚀刻Si3N4层以形成氮化物掩模。此后，可通过热生长处理和氮化物掩模的去除形成LOCOS-区域8。为了清楚起见，在图2中未示出薄垫氧化物和氮化物掩模。
此后，例如在CMP-处理(化学机械抛光)或机械抛光处理中，通常在第一水平表面151处对第一半导体晶片101进行平坦化。还可使用CMP-处理去除薄垫氧化物和氮化物掩模。在图3中示出了产生的半导体晶片101。
可替换地，介电区域8可通过从主水平表面151蚀刻到半导体晶片101中形成浅槽15、并且通过用于填充浅槽15的例如在CVD处理中沉积SiO2、和/或热氧化而形成。这产生如图4中所示的半导体晶片101。根据其粗糙度，在形成介电区域8之后，可进一步对第一水平表面151进行平坦化。
此外，分别通过将参见图4与图2和3的过程结合可形成介电区域8。例如，在用于形成LOCOS区域的热生长处理之前，通过氮化物掩模可蚀刻浅槽。
根据实施例，介电区域8被形成为不同介电层8a和8b的叠层，如图5所示。例如，氮化硅区域8a或氮氧化硅区域(SiOxNy)8a可形成在浅槽15的底部和侧壁上，并且通过SiO28b填充剩余的浅槽15。然后，从第一水平表面151去除残留材料。然而，也有可能的是，可首先用SiO2(例如，通过热氧化)覆盖浅槽15的底部并且可选择地覆盖浅槽15的侧壁，并且用Si3N4或SiOxNy填充剩余的浅槽15。介电区域8还可被形成为包括三层SiO2-Si3N4-SiO2叠层的ONO-介电区域。
介电区域8还可被形成为使得它具有低缺陷密度并且因此具有高介电击穿强度。介电区域8例如可具有至少1MV/cm的击穿强度。因此，介电区域8稍后在最终器件的工作过程中可形成源极与漏极电压之间的充分可靠的绝缘区域的一部分。
在制造过程中，介电区域8既可以在形成深竖直槽的过程中构成阻蚀部还可构成用于薄化衬底的阻挡区域，例如，在半导体晶片101与操作晶片之间形成的晶片叠层。如在下文中更详细，可将深竖直槽蚀刻至介电区域8的第一水平表面81，并且通常操作晶片被薄化至介电区域8的第二水平表面82或稍低于第二水平表面。不同介电层8a、8b的叠层的使用可便于形成深槽和薄化衬底。
此外，可形成等深延伸到半导体晶片101中的至少两个横向间隔的介电区域8，如图中所示。该至少两个间隔的介电区域8中的每个都构成用于形成各个深竖直槽的阻蚀部。然而，在所示的竖直截面中间隔的两个介电区域8也可以是单个相连的，例如，形成闭合回路或环。
附图仅呈现了一个通常的截面视图。例如，当所示的半导体区域或层、介电区域或层和金属化部沿着垂直于所示的截面的方向基本呈杆形时，通过半导体器件的其它截面图可以是相似的。然而，也可能的是，所示的半导体区域或层、介电区域或层和金属化部基本是盘形或环形的。
通常，半导体晶片101的第一水平表面151的粗糙度和/或第一水平表面151的阶高(stepheight)低于约25nm以便于晶片结合。在形成介电区域8后，附加于CMP处理或替换CMP处理，可在第一水平表面151上沉积单晶或多晶硅层，并且抛光该单晶或多晶硅层以减小表面粗糙度和/或阶高。根据形成介电区域8之后第一水平表面151的粗糙度，还可省略可选择的平坦化处理。
根据要制造的半导体器件和/或其规格，半导体晶片101还可包括两个或更多个水平延伸的半导体层，如参照图6和7所示。例如，介电区域8可形成在布置于n-型第二半导体层2上的n+型第一半导体层1中，其中n-型第二半导体层2的一部分稍后可形成漂移区域的一部分。在图6中示出了该半导体结构。
介电区域8还可形成在布置于n+型第二半导体层2上的p+型第一半导体层1中，其中n+型第二半导体层2布置在n-型第三半导体层7上。该半导体结构在图7中示出并且可被用于制造IGBT。在介电区域8的形成之前或之后，可通过植入和退火形成第一半导体层1和第二半导体层2。可替换地，在形成介电区域8之前，通过外延附生形成第一半导体层1和第二半导体层2。
此后，在第一水平表面151上形成薄氧化硅层9以便于晶片结合。在图8中所示的示例性实施例中，在可选的多晶硅层3上形成薄氧化硅层9。可选的多晶硅层3形成在第一水平表面151上并且可被抛光以进一步减小表面粗糙度。
参见图9，设置形成操作晶片201的第二半导体晶片201。第二晶片201可具有在第二晶片201的第二水平表面261与相对面251之间延伸的半导体层210。第二薄氧化硅层29可形成在第二水平表面261上以便于氧化物对氧化物(oxide-to-oxide)的晶片结合。如图9中所示，第一半导体晶片101可上下翻转或倒转，从而使得第一半导体晶片101的第一水平表面151和第二半导体晶片201的第二水平表面261被布置成面对面。操作晶片201可包括与第一晶片相同的半导体材料。它还可替换地包括不同的材料，诸如不同的半导体材料。操作晶片201还可以是绝缘晶片，诸如玻璃或甚至是金属晶片。
此后，通过第一半导体晶片101和第二半导体晶片201的晶片结合(通常通过氧化物对氧化物结合)形成晶片叠层150，从而使得介电区域8被完全嵌入在晶片叠层150中。这在图10中进行了示出。
在其它实施例中，第二半导体晶片201的水平延伸小于第一半导体晶片101的水平延伸并且被晶片结合至第一半导体晶片101，从而使得介电区域8仅部分地嵌入在晶片叠层中。
第一薄氧化硅层9和第二薄氧化硅层29中的至少一个对于晶片结合仅是可选的。例如，可在没有第二薄氧化硅层29的情况下设置第二半导体晶片201。因此，通过将第一薄氧化硅层9阳极结合至第二半导体晶片201的半导体层210来形成晶片叠层150。
在晶片结合后，晶片叠层150的第一半导体晶片101可被适当地薄化，例如通过另一化学抛光处理、CMP处理或蚀刻处理或这些处理的组合。
此后，可在晶片叠层150的第一半导体晶片101上形成通常为第一导电型(n--型)的外延层5。在图11中示出了由晶片叠层150和布置在晶片叠层150的第一半导体晶片101上的外延层5形成的产生的半导体衬底250。半导体衬底250具有主水平表面171和相对面251。主水平表面171可由第一半导体晶片101的相对面、或如图11中所示地由外延层5的表面形成。半导体衬底250的相对面251可由晶片叠层150的第二半导体晶片201的相对面构成。
当第一半导体晶片101已经包括如图6中所示的其它半导体层时，还可省略形成外延层5的过程。在该实施例中，半导体衬底250的主水平表面可由第一半导体晶片101的第一水平表面161构成。
参照图1到11解释的过程还可描述成提供半导体衬底250的单个过程，半导体衬底250具有主水平表面171、相对面251、和设置在半导体衬底250中并且与主水平表面251和相对面251间隔的介电区域8。在下文中，介电区域8也被称为埋介电区域。
可替换地，当在晶片结合之前在第二半导体晶片201的第二水平表面261处形成介电区域8时，可形成如图11中所示的类似半导体衬底。此外，在晶片结合前，可在第一半导体晶片101的第一水平表面151和第二半导体晶片201的第二水平表面261处形成相应的介电区域8。
参见图12，通过将介电区域8用作阻蚀部，从主水平表面171和/或通过主水平表面171在半导体衬底250中蚀刻一个或多个深竖直槽17、18。从而，深竖直槽17、18被蚀刻至相应介电区域8的第一水平表面81。该一个或多个深竖直槽17、18可竖直延伸到半导体衬底250中达到几个μm至约0μm或几个μm至约50μm或几个μm至约150μm。深竖直槽17、18大体上沿竖直方向延伸。然而，深竖直槽17、18还可以是相对于主水平表面171倾斜的，使得槽17、18的侧壁与主水平表面171之间的角度不是90°。此外，槽宽可随着深度减小或增大。此外，深竖直槽17、18的侧壁还可以是向着相同方向倾斜的，其中在槽深度上槽宽例如是恒定的。此外，深竖直槽17、18倾斜的方向例如可在半导体衬底250上改变。
此后，可使深竖直槽17、18的侧壁绝缘。在图13中所示的示例性实施例中，通过相同的绝缘材料(通常通过形成相应绝缘层21的SiO2)使深竖直槽17、18的侧壁绝缘。可通过热氧化或通过CVD处理形成绝缘层21。除了氧化物，还可使用任何其它类型的绝缘或不导电材料来形成绝缘层21，例如氮化物、氧化铝(Al2O3)或低-k-电介质。此外，绝缘层21还可形成为复合层，该复合层包括一个布置在另一个上的绝缘材料的两个或多个层。
根据实施例，仅靠近相应介电区域8的第一水平表面81蚀刻深竖直槽17、18。在相应介电区域8的第一水平表面81上的剩余半导体材料可例如在形成绝缘层21的过程中通过热氧化而被氧化。
根据实施例，用于蚀刻深竖直槽17、18的槽蚀刻掩模(例如Si3N4或氧化物掩模)可被用作用于形成绝缘层21的掩模并且仅在此后被去除。
根据实施例，绝缘层21可布置在深竖直槽17、18的侧壁上并且邻近相应的介电区域8。例如，通过热氧化形成介电区域8和绝缘层21，从而提供槽内与相邻半导体区域1，5的非常好的电绝缘。从而，在最终的半导体器件的工作过程中，深竖直槽的内部可以处于与相邻的半导体区域1、5不同的电位。此外，在最终的半导体器件的工作过程中，通过深竖直槽17、18彼此间隔的半导体区域1、5的不同部分可处于不同电位。
此后，可填充深竖直槽17、18。在图14中所示的示例性实施例中，通过第一材料22填充左边的深竖直槽17，并且通过第二材料23填充右边的深竖直槽18。
根据实施例，第二材料23是导电材料，例如掺杂非晶或多晶半导体材料，诸如多晶硅(多晶-Si)、例如Cu的金属、硅化物或碳或这些材料的叠层。右边深竖直槽18中的第二填充材料23后来形成用于将控制电极连接至控制金属化部(例如栅极金属化部)的过孔区域的导电塞。
第一填充材料22通常是绝缘材料，使得通过绝缘材料完全填充深竖直槽17。然而，深竖直槽17还可包括空隙。第一和第二填充材料22、23还通常沉积在主水平表面171上，例如沉积在槽蚀刻掩模上。在填充深竖直槽17、18之后，通常将沉积在主水平表面171上的第一和第二填充材料22、23的部分、在填充一个深竖直槽17、18的过程中用于遮掩深竖直槽17、18中的另一个的槽蚀刻掩模和任何附加掩模的剩余层从主水平表面171去除。
在其它实施例中，通过相同的填充材料(例如通过导电填充材料)填充两个深竖直槽17、18。
此后，在与主水平表面171相邻的半导体衬底250中形成通常为第二导电型(p-型)的第一掺杂区域4。在图15中所示的示例性实施例中，在半导体衬底250的有源区域中形成第一掺杂区域4。此外，通常在第一掺杂区域4中形成第一导电型的第二掺杂区域70。可通过合适掺杂剂的植入和后续的激活或驱动处理形成第一和第二掺杂区域4、70。第二掺杂区域70的部分和第一掺杂区域4通常分别形成竖直晶体管结构120的本体区域和源极区域。
此后，可从主水平表面171、穿过第一和第二掺杂区域4、70并且至少部分地进入外延层5的相邻部分5a来形成浅竖直槽19、19a。外延层5的部分5a可形成竖直晶体管结构120的漂移区域。在下文中，部分5a也被称为第四掺杂区域。
此后，例如通过SiO2对浅槽19、19a进行绝缘以形成栅介电区域62。通过热氧化或通过沉积、还使用用于蚀刻浅槽19、19a的掩模用作掩模来形成栅介电区域62。此外，栅介电区域62可被形成为层叠的绝缘层，例如ONO-层。此外，可在浅槽19、19a的底部处适当地加厚栅介电区域62。
此后，可通过导电材料(例如，高度掺杂的多晶-Si)填充浅槽19、19a以形成竖直晶体管结构120的栅极61。这通过进行多晶-Si的沉积以及利用用于被沉积的多晶-Si的回蚀刻(反蚀刻，backetching)的可选蚀刻掩模进行多晶-Si的回蚀刻来实现，以在主水平表面171上的薄热氧化层(未示出)上定义平面多接触区域，其中所述薄热氧化层可已经在用于形成栅介电区域62的热氧化期间形成。可替换地，在多晶-Si的沉积之后，可使用另一CMP处理。在图16中示出了，在去除了用于形成浅槽19、19a和第一和第二掺杂区域4、70的任何掩模之后产生的半导体衬底250。
还可在形成浅槽19、19a和栅介电区域62之后形成第一和第二掺杂区域4、20。在通过植入和驱动处理形成第一和第二掺杂区域4、20的过程中和/或在形成栅极61的过程中，薄热氧化层通常保留在主水平表面171上。稍后，至少部分地去除第一和第二掺杂区域4、20上的薄热氧化层以暴露第一和第二掺杂区域4、20以用于稍后的接触。
在图16中所示的竖直截面中，最右边的浅槽19a不与第二掺杂区域相邻。这是因为在该截面中稍后形成了在该浅槽19a中的连接至栅极61的栅极线，如参照图18更详细解释的。然而，浅槽19、19a通常延伸进垂直于图16中所示的竖直截面的方向中。在另一竖直截面中，浅槽19a还通常与相应第二掺杂区域相邻。因此，最右边的浅槽19a中的栅极61还可被用作竖直晶体管结构120的控制电极。栅极61和相邻的栅极介电区域62(即，绝缘栅极61、62)形成竖直晶体管结构120的控制结构。竖直晶体管结构120可包括一个竖直场效应晶体管，或者如图16中所示，包括多个竖直场效应晶体管，例如用于功率应用。因此，附图中所示的截面通常仅对应于典型部分。
根据实施例，通过另一种处理顺序，可从图11中所示的半导体衬底250获得如图16所示的相似的半导体衬底。在该实施例中，可通过将公共槽蚀刻掩模和介电区域8用作用于深竖直槽17、18的阻蚀部而在一公共蚀刻处理中形成深竖直槽17、18和浅槽19、19a。相比于用于形成深竖直槽17、18的暴露区域，公共槽蚀刻掩模暴露出半导体衬底250的更小的区域以用于浅槽。该实施例采用这种事实，即，在公共蚀刻掩模的较宽开口下方，通过蚀刻形成更宽的更深竖直槽。在图17中示出了产生的半导体衬底。
此后，对深竖直槽17、18的侧壁进行绝缘，并且填充剩余的深竖直槽17、18，如参照图13和14所解释的。此外，例如可通过合适的植入形成第一和第二掺杂区域4、70，并且可形成绝缘栅极61、62，如参照图16所解释的。
参见图18，在主水平表面171上形成控制接线41以在栅极61与形成导电塞的导电第二填充材料23之间形成低欧姆接触。导电栅接线层41以及由例如氧化物制成的结构绝缘层71和介电塞73可在主水平表面171上形成，从而使得仅暴露第一掺杂区域1和第二掺杂区域70。介电塞73覆盖浅槽19中的栅极62。
例如，可在主水平表面171上设置氧化硅层。此后，结构化氧化硅层，从而使得在所示的竖直截面中仅暴露导电塞23以及浅槽19a中的栅极61。通常随后形成栅接线层41以连接浅槽19a中的栅极61和导电塞23，例如通过在薄屏蔽部上的多晶-Si或金属(例如铜或钨)的沉积和掩模回蚀刻来形成。此后，可结构化氧化硅层，使得暴露第二掺杂区域70以及第一掺杂区域4的与浅槽19相邻的部分。可平行于不同竖直截面中的导电塞23连接竖直槽19中的栅极61。
根据实施例，通过另一种处理顺序，可从图16中所示的但没有栅极的半导体衬底250获得如图18所示的但没有介电塞73的相似半导体衬底。在该实施例中，在用于形成栅介电区域62的热氧化处理过程中已经在主水平表面171上形成了薄热氧化层(在图16中未示出)。例如，通过另一热生长处理，可加厚主水平表面171上的薄热氧化层的一部分，以形成绝缘层71。在主水平表面171上沉积导电材料，例如，多晶-Si。此后，部分地回蚀刻所沉积的导电材料，以形成栅极61和栅极接线41。在该实施例中，平行地形成栅极61和栅极接线41。此后，可将第二掺杂区域70以及第一掺杂区域4的与浅槽19相邻的部分进行曝光。
参见图19，在主水平表面171上形成第一金属化部10，使得第一金属化部10与晶体管结构120的第一掺杂区域4和第二掺杂区域70欧姆接触，并且使得第一金属化部10与栅极接线41绝缘。因此，在形成第一金属化部10之前，在栅极接线41上形成另一绝缘层74。该另一绝缘层74可例如通过绝缘材料(诸如SiO2、SiN或SiOxNy)的沉积和掩模回蚀刻形成。在未于前面的处理中形成介电塞73的实施例中，通过形成该另一绝缘层74而在竖直槽19中的栅极62上形成绝缘部分74’。在这些实施例中，部分74’形成介电塞73。
第一金属化部10可完全覆盖主水平表面171上的半导体衬底250。可通过沉积和可选的平坦化处理形成第一金属化部10，使得第一金属化部10延伸至主水平表面171上方的足够平的顶面181。顶面181通常稍后形成完成的半导体器件100的背侧。完成的半导体器件100可通过顶面181被安装至简单的引线框架，即，安装至引线框架的非分段部分。通常通过形成第一金属化部10来完成半导体器件100的背侧的处理。
此后，通过顶面181将半导体衬底250安装至用于在相对面251上薄化半导体衬底250的保持部190或带。
根据实施例，处理相对面251以便薄化半导体衬底，其中将介电区域8用作阻挡区域。从而，通常去除第二晶片201，并且减少对应于半导体衬底250的竖直尺寸的厚度。由此，形成半导体衬底250的背面151。
在图20中所示的实施例中，半导体衬底250的背面151由第一半导体晶片的第一水平表面151形成。这不是当介电区域8的不同介电层的界面被用作阻挡区域时的通常情形。例如，介电区域8可被形成为ONO-叠层，并且嵌入的Si3N4层可用作阻挡区域。在这些实施例中，通过处理相对面251还可去除与其第一水平表面相邻的一小层第一半导体晶片。
处理相对面251可包括抛光、蚀刻、打磨、CMP处理或它们的组合。例如，可通过CMP处理、抛光处理或打磨处理薄化保持部安装的半导体衬底250。通常当通过到达介电区域8而使保持部与焊盘或抛光盘之间的扭矩发生特征改变时停止该过程。此外，可使用分层介电区域8，使得当到达介电区域8的不同层时停止薄化。
当在第二半导体晶片201的第二水平表面261处形成介电区域8时，相对面251的处理通常进一步包括硅蚀刻处理，以在CMP处理、抛光处理或打磨处理之后去除剩余的半导体材料。此外，可附加地使用用来去除用于可选多晶-Si层的结合和回蚀刻的薄氧化物层的短氧化蚀刻处理。在其它实施例中，处理相对面251，以将半导体衬底薄化得至少靠近介电区域8。例如通过热或阳极氧化处理来去除与介电区域8相邻的剩余的硅。还可通过将介电区域8用作阻蚀部的掩模各向同性或各向异性硅蚀刻来仅蚀刻掉与介电区域8相邻的区域或部分中的剩余硅。
参见图21，从背面151穿过与右边深竖直槽18相邻的介电区域8且到达导电塞23来蚀刻竖直槽16。在完成相对面251的处理之后且在蚀刻竖直槽16之前，通常上下翻转或倒转半导体衬底250。然而，为了更好地理解，没有示出半导体衬底250的这种上下倒转。
根据要制造的半导体器件的类型和/或特性，在背面151上进行其它植入和驱动处理。例如，当要制造IGBT时，可使用硼植入来形成与背面151相邻的p+-类型半导体层。然而，在如参照图6和7所示的晶片结合之前提供和/或形成这些层。
此后，在背面151上形成与导电塞23欧姆接触的第二金属化部11和与第一半导体层1的部分1a欧姆接触的第三金属化部12。在下文中，第一部分1a也被称为第三掺杂区域1a。例如，可在背面151上沉积导电材料，诸如高度掺杂多晶-Si或金属，使得竖直槽16优选地被完全填满，并且使得背面151被完全覆盖。在其它实施例中，在第二金属化部11与控制接线41之间可提供塞，例如掺杂多晶-Si或钨的塞。此后，通过使用用于在背面151上形成彼此分隔开的第二金属化部11和第三金属化部12的掩模来回蚀刻所沉积的导电材料。此外，在所沉积的导电材料的回蚀刻的过程中，在第二金属化部11与第三金属化部12之间、并且在半导体衬底的暴露部分上可形成前侧绝缘部31。在图22中示出了产生的半导体器件100。前侧绝缘部31可部分地覆盖第二金属化部11和第三金属化部12。然而，这没有在图22中示出。
第二金属化部11可分别形成控制金属化部和栅极金属化部，其中在器件工作过程中可向其施加栅极电位VG。在栅极金属化部11与晶体管结构120的栅极61之间形成低欧姆电流通路。在本说明书的上下文中，术语“低欧姆电流通路”和“低电阻电流通路”同步使用。此外，术语“低欧姆接触”和“低电阻接触”在本说明书的上下文中同步使用。低欧姆电流通路的一部分在主水平表面171与栅极金属化部11之间延伸通过由深竖直槽18的侧壁21限定的过孔区域，即沿着深竖直槽18的侧壁21。
如上面所解释的，第三金属化部12可在第三掺杂区域1a上形成并且与该第三掺杂区域欧姆接触。在下文中第三金属化部12也被称为另一金属化部。第三金属化部12由第一半导体层1的与深竖直槽17相邻的一部分形成并且因此布置在栅极61之下。第三镀金属区域1a与由外延半导体层5的一部分形成的第四掺杂区域5a相邻。第四掺杂区域5a可形成晶体管结构120的漂移区域，该漂移区域与第三掺杂区域1a相比具有较低的最大掺杂浓度。
当第三掺杂区域1a和第四掺杂区域5a的掺杂类型相同时，第三掺杂区域1a和第三金属化部12可分别形成漏极接触区域和漏极金属化部。在该实施例中，第一金属化部10形成源极金属化部，并且与形成本体区域的第一掺杂区域4和形成源极区域的第二掺杂区域70欧姆接触。因此，半导体器件100可用作MOSFET。
根据实施例，例如，分别通过源极金属化部10和源极金属化部10的顶面181将MOSFET100安装(如粘接或焊接)至印制电路板或简单引线框架195。引线框架195可例如被安装至处于接地电位的汽车的底盘，以用于需要低侧切开关的应用。因此，半导体器件100还可被表示成下源极MOSFET。通过将引线框架195安装至处于接地电位的底盘，通常不再需要下源极MOSFET100的进一步绝缘。此外，下源极MOSFET100通常是功率MOSFET。由于源极金属化部10与通常沿着栅极介电区域62形成在本体区域4中的沟道区域之间的小距离、并且由于源极金属化部10与引线框架195之间的大接触表面，所以通过源极金属化部10到达底盘的热耗散是非常高的。
当第三掺杂区域1a和第四掺杂区域5a的掺杂类型相反时，第三掺杂区域1a和第三金属化部12可分别形成集电极区域和集电极金属化部。在该实施例中，第一金属化部10形成与形成本体区域的第一掺杂区域4和形成发射极区域的第二掺杂区域70欧姆接触的发射极金属化部。因此，半导体器件100可用作IGBT。通过将发射极金属化部10将IGBT100安装(例如粘接或焊接)至简单引线框架或印制电路板。
根据实施例，在浅槽19、19a中且在绝缘栅极61、62下方形成场板(fieldplate)。场板sk连接至源极电位。此外，绝缘栅极61、62还可形成在主水平表面171上。
在图16到22所示的示例性实施例中，在浅槽19、19a中形成绝缘栅极61、62。然而，还可在主水平表面171上形成绝缘栅极61、62。例如，竖直晶体管结构120可被形成为DMOS-结构(双扩散金属氧化物半导体场效应晶体管-结构)。
根据实施例，以低温(通常地低于400℃的温度，更通常地低于250℃的温度)形成前侧绝缘部31。因此，在形成晶体管结构120之后不需要更高的温度处理。例如，可通过氧化物、或树脂(诸如酰亚胺)的沉积和固化形成前侧绝缘部31。可通过热或通过UV-曝光进行固化。所形成的前侧绝缘部31(例如聚酰亚胺前侧绝缘)的绝缘特性通常不如高温热氧化物形成的氧化硅的绝缘特性好。然而，参照图1至22所解释的制造方法允许在形成金属化部10至12之前在潜在高场强的区域中形成可能被更高温度影响的热氧化物。因此，形成在背面151上的前侧绝缘的介电强度和/或缺陷密度可比潜在高场强的区域中通常需要的更低。如参照图1至22所解释的，在形成金属化部10至12之前形成栅介电区域61、以及介电区域8和深竖直槽17、18的侧壁绝缘22。因此，金属化部10至12可例如由仅耐受低于约400℃的温度的铝或铝合金制成。
当介电区域8和竖直槽的侧壁绝缘22都形成为高电阻电介质(例如高温热氧化物)时，与竖直槽17相邻的半导体区域还可在器件工作的过程中接地，而没有损坏的风险。甚至可通过与第一金属化部10欧姆接触的导电材料填充竖直槽17，而没有损坏的风险。
此外，参照图1至22所解释的制造方法允许在处理另一侧之前完成半导体衬底250的一侧的处理。因此，通常简化了半导体衬底250的处理，并且因此减少了半导体衬底250的损坏和/或破裂的风险。这也适用至参照后面的附图解释的制造方法。
参照图23到25，以各个竖直截面示出了用于形成根据多个实施例的半导体器件300的方法。图23中所示的半导体衬底350与图13中所示的半导体衬底250相似。然而，半导体衬底350具有从主水平表面171朝向完全嵌入半导体衬底350中的相应介电区域8延伸的三个深竖直槽17、18、18b。
形成用于深竖直槽的阻蚀部的介电区域和用于薄化半导体衬底的阻挡区域的数量可根据要制造的半导体器件改变。深竖直槽可具有绝缘侧壁，绝缘侧壁限定用于接触晶体管结构的控制电极的过孔区域。控制电极可布置成与主水平表面相邻并且与设置成与主水平表面相对的控制金属化部欧姆接触。如参照图1至22所示的，至少一个深竖直槽用于限定在该至少一个深竖直槽的侧壁之间提供低欧姆电流通路的过孔区域。此外，深竖直槽可用于隔开要制造的半导体器件的不同区域，而可通过绝缘材料或者通过例如在工作过程中接触参考电位(例如接地)的相应导电塞来填充深竖直槽。此外，可提供多个导电过孔。此外，将多于一个的介电区域用作用于薄化半导体衬底的阻挡区域(例如适当地分布嵌入的介电区域)可便于薄化处理。
为此，多个半导体器件可以分别是半导体衬底和晶片叠层的一部分，其中半导体衬底和晶片叠层被一起处理，并且在该处理结束时被分开以形成各个半导体器件。在这些实施例中，所示的竖直截面通常仅对应于典型部分。
还可如参照用于半导体衬底100的图1至13所解释地制造图23中所示的半导体衬底350，但是三个深竖直槽17、18、18b延伸至相应介电区域8。此外，深竖直槽18、18a的侧壁处的绝缘层24可形成为掺杂介电层，例如掺杂玻璃层。
根据实施例，在半导体衬底350的分别与深竖直槽18、18b和深竖直槽18、18b的绝缘层24相邻的半导体区域中形成第一导电型(n+-型)的更高掺杂的半导体区域13。这可通过从绝缘层24穿过深竖直槽18、18b的侧壁向外扩散掺杂剂进入到半导体衬底350的外延层5的周围部分中实现。在图24中示出了在与更高掺杂的半导体区域13电接触的主水平表面171处形成可选的高度掺杂接触区域15之后、并且在分别使用第一材料22和第二材料23填充深竖直槽17、18、18b的剩余部分之后产生的半导体衬底350。从而，在两个深竖直槽18、18b之间的过孔区域中形成低欧姆电流通路。低欧姆电流通路从主水平表面171延伸至稍后通常形成背面的第二半导体晶片201的第一水平表面151。可使用导电材料或绝缘材料填充深竖直槽17、18、18b的剩余部分。此外，可使用相同或不同的材料填充深竖直槽17、18、18b。
更高掺杂半导体区域13(通过虚线示出)形成为与深竖直槽18、18a相邻且至少位于过孔区域中的外延层5中，但是还可沿着深竖直槽18、18a的整个侧壁形成。在其它实施例中，深竖直槽18与18b之间的整个平台形成更高掺杂半导体区域13。
形成更高掺杂半导体区域13还可包括：掺杂多晶硅或氧化物的沉积，随后的扩散处理；气相掺杂处理；或在深竖直槽18、18a的侧壁处形成绝缘层21、24之前经由深竖直槽18、18a的侧壁将掺杂剂原子植入或扩散到相邻半导体区域中的植入和/或扩散处理。在这些实施例中，可在一公共处理中例如通过热氧化来形成深竖直槽18、18a的绝缘层21、24。这还适用于在形成更高掺杂半导体区域13之后去除掺杂绝缘层24的实施例。
与参照图15至图19所解释的相似，半导体衬底350首先在主水平表面171的侧面上完成。这可包括形成晶体管结构320的本体区域4、源极区域70、和绝缘栅极61、62；以及形成与半导体衬底350的半导体区域绝缘且电连接栅极61的栅极接线层41、和形成在深竖直槽18、18a的侧壁之间的过孔区域中的低欧姆电流通路。此外，可在主水平表面171上形成第一金属化部10，使得第一金属化部10与源极区域70和本体区域4欧姆接触，但与栅极接线层41绝缘。
此后，通过例如在CMP处理中将介电区域8用作阻挡区域来薄化半导体衬底350而在相对面251处处理半导体衬底350以形成背面151。可与参照图20所解释相似地进行这些过程。
此后，在背面151上以经由形成于深竖直槽18、18a的侧壁之间的过孔区域中的低欧姆电流通路和经由栅极接线层41而与栅极61欧姆接触的方式来形成通常构成控制金属化部的第二金属化部。此外，可平行于背面151上的第二金属化部11形成第三金属化部12。此后，在背面151上且于第二金属化部11与第三金属化部12之间形成前侧绝缘部31。在图25中示出了产生的半导体器件300。第三金属化部12与晶体管结构320的第三掺杂区域1a欧姆接触。
从背面151形成竖直槽通常不需要接触通常构成栅极金属化部的第二金属化部11，因为通常通过处理相对面暴露出过孔区域中的半导体区域1b。因此，可直接在半导体区域1b的暴露区域上形成第二金属化部11。
半导体器件300与半导体器件100相似，并且还可根据第三掺杂区域1a的导电类型用作下源极MOSFET或下发射级IGBT。因此，还可将半导体器件5的第一金属化部10安装至简单的引线框架。作为示例，在图25中仅示出了两个栅极61。
参照图26至32，分别在各个竖直截面图中示出了用于形成根据多个实施例的半导体器件500的方法。提供了具有第一水平表面151和相对面141的半导体晶片501。第一导电类型的半导体层105可在第一水平表面151与相对面141之间延伸。在第一水平表面151处形成一个或多个介电区域8，例如如参照图2所解释的LOCOS区域。在图26中示出了产生的半导体晶片501。
此后，在第一水平表面151上形成一个或多个外延层1、5。在图27中示出了产生的半导体晶片501。
根据实施例，形成一个或多个外延层1、5包括外延横向过生长处理，使得介电区域8完全嵌入在半导体晶片501中。从而，在介电区域8上方形成半导体501或半导体衬底550的主水平表面171。在图27中所示的示例实施例中，第一导电类型的横向过生长层1和位于横向过生长层1的顶部上的第一导电类型的外延层5形成有合适的最大掺杂浓度。例如当要形成n-沟道IGBT时，横向过生长层1还可形成为p+-型层。
在外延横向过生长处理中，选择的外延生长最初沿垂直于半导体晶片的表面151的方向，即沿着竖直方向，但随后还沿着水平方向行进，并且在(非结晶)绝缘部分8上继续。在横向过生长层1的部分1c(在该位置处外延横向过生长处理的两个生长阵面在介电区域8上方相遇)中可能存在更高的缺陷密度。然而这是无关紧要的，因为通过将介电区域8用作阻蚀部而将深竖直槽17、18从主水平表面171蚀刻到外延层5和横向生长层1中。在图28中示出了产生的半导体晶片501。
此后，可与参照图13所解释的相似地将竖直槽17、18的侧壁进行绝缘，并且与参照图14所解释相似地填充深竖直槽17、18的剩余部分。在图29中示出了产生的半导体晶片501。
在图29中所示的示例性实施例中，在右边的深竖直槽18中形成导电塞23。因此，右边的深竖直槽18的侧壁处的绝缘层21限定过孔区域。根据要制造的半导体器件500，左边深竖直槽17的填充物22可以是导电的或不导电的。
与参照图15至图19所解释的相似，半导体晶片501首先在主水平表面171的侧面上完成。这可包括形成晶体管结构520的本体区域4、源极区域70、和绝缘栅极61、62；以及形成与半导体晶片501的半导体区域绝缘且电连接栅极61的栅极接线层41、和形成在深竖直槽17、18的侧壁之间的过孔区域中的低欧姆电流通路。此外，可在主水平表面171上形成第一金属化部10，使得第一金属化部10与源极区域70和本体区域4欧姆接触，但与栅极接线层41绝缘。在图30中示出了产生的半导体晶片501。
此后，通过例如在CMP处理中将介电区域8用作阻挡区域来薄化半导体晶片501而在相对面141处处理半导体晶片501以形成背面151a。可与参照图20所解释相似地进行这些过程。在图31中示出了产生的半导体晶片501。
根据实施例，在与图3至7中的其中一个晶片相似的半导体晶片501的基本平坦的第一水平表面151上进行参照图27所解释的横向过生长处理。在这些实施例中，背面151a可相当于第一水平表面151。
再次参照图31，从背面151a穿过与右边的深竖直槽18相邻的介电区域8且到达导电塞23来蚀刻竖直槽16。
此后，在背面151a上以经由形成于深竖直槽18、18a的侧壁之间的过孔区域中的低欧姆电流通路和经由栅极接线层41而与栅极61欧姆接触的方式来形成通常构成控制金属化部的第二金属化部11。此外，可平行于背面151上的第二金属化部11形成第三金属化部12。第三金属化部12与晶体管结构520的第三掺杂区域1a欧姆接触。此后，在背面151上和在第二金属化部11与第三金属化部12之间形成前侧绝缘部31。在图32中示出了产生的半导体晶片500。
半导体晶片500与半导体器件100相似，并且还可根据第三掺杂区域1a的导电类型用作下源极MOSFET或下发射级IGBT。因此，还可将半导体器件5的第一金属化部10安装至简单的引线框架。
可替换地，如参照图23至25所解释的，经由穿过由两个深竖直槽的侧壁限定的过孔区域的更高掺杂半导体区域的低欧姆电流通路而将栅极61连接至控制金属化部11。
图33示意性示出了竖直截面部分中的半导体器件700的另一实施例。半导体器件700与半导体器件500相似并且也可用作晶体管。然而，半导体器件700的晶体管结构720被形成为半导体衬底750中的竖直BJT。因此，布置在主水平表面171上的第一金属化部10、布置在背面151a上的第二金属化部11和第三金属化部12通常分别形成发射极金属化部、基级金属化部和集电极金属化部。
半导体器件700的晶体管结构720可形成为与半导体器件100、300、和500的晶体管结构相似。然而，即使对于功率半导体器件，可仅形成一个控制电极61。以与基极区域4欧姆接触的方式形成通常构成基级的控制电极61。
此外，如参照图23至25所解释的，穿过由两个深竖直槽的侧壁限定的过孔区域的更高掺杂半导体区域还可实现用于将栅极61和控制金属化部11相连接的低欧姆电流通路。
本文描述的半导体器件的共同点在于，经由布置在半导体衬底或半导体晶片的主水平表面上的控制接线、以及经由穿过半导体衬底或半导体晶片的过孔区域中的低欧姆电流通路而将晶体管结构的控制电极连接至布置成与主水平表面相对的控制金属化部。第一金属化部与控制接线绝缘并且分别布置在主水平表面和控制接线上。第一金属化部可用于将半导体器件粘接或焊接至简单引线框架。从而，例如当要将高和低侧开关集成在一个封装中时，可避免用于分段引线框架的附加成本。此外，可提供高冷却效率和连接到参考电位(例如接地)的宽电连接。这尤其有利于功率应用，例如在自动应用中有利。本文所描述的半导体器件可具有位于主水平表面上的一个公共第一金属化部和布置成与公共第一金属化部相对的多个控制金属化部。此外，对于每个控制金属化部，通常将相应第三金属化部布置成与公共第一金属化部相对。从而，可将多个竖直晶体管结构集成在一个半导体器件中。
通常由从主水平表面延伸到布置在半导体衬底或半导体晶片的背面处的绝缘区域的深竖直槽的侧壁绝缘限定过孔区域。
此外，在半导体衬底或半导体晶片的与绝缘深竖直槽相邻的的区域中或者在绝缘深竖直槽中至少部分地形成低欧姆电流通路。
可替换地，在图22、25、32和31中示出了相似的半导体器件，但分别制造和提供成相反的掺杂关系。
此外，晶体管结构可以是场效应晶体管结构，例如MOSFET-结构、JFET或IGBT-结构、双极晶体管结构或其组合。此外，可将二极管集成到半导体器件中。例如，可形成和/或提供具有集成的续流二极管(free-wheelingdiode)的IGBT。
在制造过程中，介电区域可用作用于形成深竖直槽的阻蚀区域和用于薄化的阻挡区域。因此，便于制造。
此外，通常在金属化部之前形成介电区域、与各个介电区域相邻的侧壁绝缘、以及任何栅介电区域。从而，例如通过在约600℃到约1200℃的温度范围内的热氧化分别形成具有低缺陷密度和高介电强度的介电区域和侧壁绝缘。因此，在形成金属化部(其可被形成为铝层、锡层或具有相对低熔点的任何金属或合金层)之后，通常不需要高温处理。
此外，本文描述的方法允许在处理相对面之前完成下源极半导体器件和下发射级半导体器件的一侧的处理。因此，便于半导体晶片或半导体衬底的处理，并且因此减小了损坏的风险。
诸如“下方”、“之下”、“下部”、“上方”、“上部”等的空间相对位置术语被用于便于描述以解释一个元件相对于第二个元件的位置。这些术语旨在包括除了在附图中示出的器件的不同定向之外的器件的其它不同定向。此外，诸如“第一”、“第二”等的术语也被用于描述不同的元件、区域、部分等，并且也不是限制性的。在具体实施方式中，相同的术语指代相似的元件。
当在本文中使用时，术语“具有”，“含有”，“包括”，“包含”是开放性术语，其表示声明的元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一种”和“所述”等旨在包括复数以及单数，除非上下文清楚地另作说明。
应当理解，除非特别说明，本文所述的不同实施例的特征可彼此结合。
尽管本文已经示出和描述了具体实施例，但本领域的技术人员应当理解，各种替换例和/或等同实施例可用于替换所示的和所描述的具体实施例，而不脱离本发明的保护范围。该申请旨在覆盖本文所讨论的具体实施例的任何调整例或变型例。因此，本发明旨在仅由所附的权利要求书及其等同范围限制。

Claims (25)

1.一种用于形成半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底具有主水平表面、相对面、和介电区域，所述介电区域被布置在所述半导体衬底中并且与所述主水平表面和所述相对面隔开；
蚀刻深竖直槽，所述深竖直槽从所述主水平表面进入所述半导体衬底并至少靠近所述介电区域的水平表面；
形成竖直晶体管结构，包括在所述半导体衬底中形成第一掺杂区域；
以与所述第一掺杂区域欧姆接触的方式在所述主水平表面上形成第一金属化部；以及
处理所述相对面以将所述半导体衬底薄化得至少靠近所述介电区域。
2.根据权利要求1所述的方法，其中，所述介电区域在处理所述相对面期间被用作阻挡区域。
3.根据权利要求1所述的方法，其中，处理所述相对面包括抛光、蚀刻、打磨、和CMP处理中的至少一种。
4.根据权利要求1所述的方法，进一步包括下面步骤中的至少一个：
形成第二掺杂区域，所述第二掺杂区域包括与所述第一掺杂区域的掺杂类型相反的掺杂类型，所述第二掺杂区域与所述第一掺杂区域邻接并且与所述第一金属化部欧姆接触；
形成所述竖直晶体管结构的控制结构；
在所述主水平表面上形成连接到所述控制结构的接线；
通过所述第一金属化部的顶面将所述半导体衬底安装至用于处理所述相对面的保持部；以及
将所述第一金属化部安装至引线框架。
5.根据权利要求1所述的方法，其中，所述介电区域在蚀刻所述深竖直槽期间用作阻蚀部，使得所述深竖直槽被蚀刻至所述介电区域的水平表面。
6.根据权利要求4所述的方法，其中，通过处理所述相对面形成所述半导体衬底的背面，所述方法进一步包括在所述背面上形成控制金属化部，使得所述控制结构和所述控制金属化部处于低欧姆接触。
7.根据权利要求6所述的方法，进一步包括下面步骤中的至少一个：
在所述半导体衬底中形成所述竖直晶体管结构的第三掺杂区域；以及
以与所述第三掺杂区域欧姆接触的方式在所述背面上形成另一金属化部。
8.根据权利要求6所述的方法，其中，所述深竖直槽包括侧壁，所述方法进一步包括下面步骤中的至少一个：
在所述深竖直槽的所述侧壁处形成绝缘层；以及
在所述主水平表面与所述控制金属化部之间形成低欧姆电流通路，所述低欧姆电流通路至少部分地沿着所述侧壁和/或所述绝缘层延伸；
其中，形成所述低欧姆电流通路包括下面步骤中的至少一个：
用导电材料填充所述深竖直槽；
从所述背面至所述深竖直槽蚀刻一竖直槽；以及
将掺杂剂从所述绝缘层向外扩散进入周围的半导体衬底中。
9.根据权利要求1所述的方法，其中，提供所述半导体衬底包括下面步骤中的至少一个：
形成晶片叠层；以及
外延横向过生长处理。
10.根据权利要求1所述的方法，其中，所述介电区域包括介电层的叠层。
11.根据权利要求1所述的方法，其中，形成所述竖直晶体管结构包括形成MOSFET-结构、形成IGBT-结构和形成BJT-结构中的至少一个。
12.一种用于形成半导体晶体管的方法，包括：
提供具有第一水平表面的第一半导体晶片；
提供具有第二水平表面的第二半导体晶片；
在所述第一水平表面和所述第二水平表面中的至少一个上形成介电区域；
通过形成晶片叠层而形成具有主水平表面和相对面的半导体衬底，所述晶片叠层通过将所述第一半导体晶片与所述第二半导体晶片进行晶片结合而形成，使得所述介电区域至少部分地嵌入在所述晶片叠层中；
在所述半导体衬底中蚀刻深竖直槽，所述深竖直槽穿过所述主水平表面且至少靠近所述介电区域的水平表面；
在所述深竖直槽的侧壁处形成绝缘层；
在所述主水平表面上形成第一金属化部；
通过将所述半导体衬底薄化得至少靠近所述介电区域来处理所述相对面，以形成背面；以及
在所述背面上形成控制金属化部，使得在所述主水平表面与所述控制金属化部之间形成低欧姆电流通路，所述低欧姆电流通路至少部分地沿着所述绝缘层延伸。
13.根据权利要求12所述的方法，其中，所述介电区域在处理所述相对面期间用作阻挡区域。
14.根据权利要求12所述的方法，其中，进一步包括形成竖直晶体管结构，形成竖直晶体管结构包括下面步骤中的至少一个：
形成与所述第一金属化部欧姆接触的掺杂区域；以及
形成通过所述低欧姆电流通路与所述控制金属化部欧姆接触的控制结构。
15.根据权利要求12所述的方法，其中，形成所述半导体衬底进一步包括在蚀刻所述深竖直槽之前在所述晶片叠层的第一半导体晶片上形成外延层。
16.根据权利要求12所述的方法，进一步包括下面步骤中的至少一个：
将掺杂剂从所述绝缘层向外扩散进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
将掺杂剂扩散通过所述深竖直槽的所述侧壁进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
将掺杂剂植入通过所述深竖直槽的所述侧壁进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
用导电材料填充所述深竖直槽以形成导电塞，所述导电塞形成所述低欧姆电流通路的至少一部分；以及
从所述背面至所述深竖直槽蚀刻一竖直槽。
17.一种用于形成半导体晶体管的方法，包括：
提供具有第一水平表面和相对面的半导体晶片；
在所述第一水平表面处形成介电区域；
通过横向外延过生长处理在所述第一水平表面上形成至少一个外延层以使得所述介电区域完全嵌入，所述至少一个外延层具有主水平表面；
蚀刻深竖直槽，所述深竖直槽从所述主水平表面进入所述至少一个外延层并至少靠近所述介电区域的水平表面；
在所述深竖直槽的侧壁处形成绝缘层；
在所述主水平表面上形成第一金属化部；
将所述半导体晶片的所述相对面薄化得至少靠近所述介电区域以形成背面；以及
在所述背面上形成控制金属化部，使得在所述主水平表面与所述控制金属化部之间形成低欧姆电流通路，所述低欧姆电流通路至少部分地沿着所述绝缘层延伸。
18.根据权利要求17所述的方法，其中，所述介电区域在薄化所述相对面期间用作阻挡区域。
19.根据权利要求17所述的方法，进一步包括下面步骤中的至少一个：
将掺杂剂从所述绝缘层向外扩散进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
将掺杂剂扩散通过所述深竖直槽的所述侧壁进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
将掺杂剂植入通过所述深竖直槽的所述侧壁进入邻接的半导体区域，以形成所述低欧姆电流通路的至少一部分；
用导电材料填充所述深竖直槽以形成导电塞，所述导电塞形成所述低欧姆电流通路的至少一部分；
从所述背面至所述深竖直槽蚀刻一竖直槽；以及
通过形成与所述第一金属化部欧姆接触的掺杂区域和形成经由所述低欧姆电流通路与所述控制金属化部欧姆接触的控制结构来形成竖直晶体管结构。
20.一种半导体器件，包括：
半导体衬底，包括：
主水平表面；
背面，布置成与所述主水平表面相对；
竖直晶体管结构，包括掺杂区域和布置成与所述主水平表面相邻的控制电极；
绝缘区域，布置在所述背面处或靠近所述背面；
深竖直槽，从所述主水平表面延伸通过所述半导体衬底并到达所述绝缘区域；
绝缘层，布置在所述深竖直槽的侧壁上；以及
低欧姆电流通路，至少部分地沿着所述深竖直槽中的所述绝缘层且在所述主水平表面与所述背面之间延伸；
第一金属化部，与所述掺杂区域欧姆接触并且布置在所述主水平表面上；以及
控制金属化部，布置在所述背面上且经由所述低欧姆电流通路与所述控制电极欧姆接触。
21.根据权利要求20所述的半导体器件，其中，所述绝缘区域包括设置在彼此上方的至少两个不同介电层的叠层。
22.根据权利要求20所述的半导体器件，其中，所述低欧姆电流通路至少部分地形成在所述半导体衬底的与所述深竖直槽邻接的区域中。
23.根据权利要求20所述的半导体器件，其中，所述低欧姆电流通路至少部分地形成在所述深竖直槽中。
24.根据权利要求20所述的半导体器件，其中，所述主水平表面被所述第一金属化部完全覆盖。
25.根据权利要求20所述的半导体器件，其中，所述绝缘层与所述绝缘区域邻接。
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