CN115699332A - SiC半导体装置 - Google Patents

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中野佑纪
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Rohm Co Ltd
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Abstract

SiC半导体装置包括：SiC芯片，其具有主面，该主面包含第一面、在上述第一面外向厚度方向凹陷的第二面、以及连接上述第一面及上述第二面的连接面，且由上述第一面、上述第二面以及上述连接面划分出台地；沟槽构造，其以从上述连接面露出的方式形成于上述第一面；以及侧壁配线，其以包覆上述连接面的方式形成于上述第二面之上，且与上述沟槽构造电连接。

Description

SiC半导体装置
技术领域
本申请与2020年7月31日在日本国专利局提出的特愿2020－131045号对应，本申请的全部公开内容在此通过引用而录入。本发明涉及SiC半导体装置。
背景技术
专利文献1公开了一种半导体装置，其具备半导体基板、形成于半导体基板的沟槽栅极构造、以及以与沟槽栅极构造相邻的方式形成于半导体基板的沟槽源极构造。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2017/0040423号说明书
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种具有新的配线构造的SiC半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种SiC半导体装置，包括：SiC芯片，其具有主面，该主面包含第一面、在上述第一面外向厚度方向凹陷的第二面、以及连接上述第一面及上述第二面的连接面，且由上述第一面、上述第二面以及上述连接面划分出台地；沟槽构造，其以从上述连接面露出的方式形成于上述第一面；以及侧壁配线，其以包覆上述连接面的方式形成于上述第二面之上，且与上述沟槽构造电连接。
本发明的一个实施方式提供一种SiC半导体装置，其特征在于，包括：SiC芯片，其具有主面，该主面包含第一面、在上述第一面外向厚度方向凹陷的第二面、以及连接上述第一面及上述第二面的连接面，且由上述第一面、上述第二面以及上述连接面划分出台地；沟槽栅极构造，其从上述连接面空出间隔地形成于上述第一面；沟槽源极构造，其以从上述连接面露出的方式形成于上述第一面；以及侧壁配线，其以包覆上述连接面的方式形成于上述第二面之上，且与上述沟槽源极构造电连接。
本发明中的上述的、或者其它的目的、特征以及效果通过参照附图如下叙述的实施方式的说明会更加清楚。
附图说明
图1是表示本发明的第一实施方式的SiC半导体装置的俯视图。
图2是省略SiC芯片内的构造来表示沿图1所示的II-II线的剖面的剖视图。
图3是省略SiC芯片内的构造来表示图1所示的SiC芯片的第一主面的俯视图。
图4是简略地示出在SiC芯片上制作出图3所示的第一主面的构造的俯视图。
图5是放大了图4所示的第一主面的主要部分的俯视图。
图6是放大了图5所示的晶体管区域的端部的俯视图。
图7是放大了图5所示的晶体管区域的内方部的俯视图。
图8是沿图6所示的VIII-VIII线的剖视图。
图9是沿图6所示的IX-IX线的剖视图。
图10是沿图6所示的X-X线的剖视图。
图11是沿图6所示的XI-XI线的剖视图。
图12是沿图7所示的XII-XII线的剖视图。
图13是放大了图5所示的第一周缘区域的角部的俯视图。
图14是沿图13所示的XIV-XIV线的剖视图。
图15是沿图13所示的XV-XV线的剖视图。
图16是放大了图5所示的第一周缘区域的端部的俯视图。
图17是放大了图5所示的第一周缘区域的内方部的俯视图。
图18是沿图16所示的XVIII-XVIII线的剖视图。
图19是沿图16所示的XIX-XIX线的剖视图。
图20是沿图16所示的XX-XX线的剖视图。
图21是沿图17所示的XXI-XXI线的剖视图。
图22是沿图1所示的XXII-XXII线的剖视图。
图23是沿图1所示的XXIII-XXIII线的剖视图。
图24是沿图1所示的XXIV-XXIV线的剖视图。
图25是沿图1所示的XXV-XXV线的剖视图。
图26是沿图1所示的XXVI-XXVI线的剖视图。
图27是用于说明主面电极的构造的俯视图。
图28是用于说明第二无机绝缘膜的构造的俯视图。
图29A是表示图1所示的SiC半导体装置的制造方法的一例的剖视图。
图29B是表示图29A之后的工序的剖视图。
图29C是表示图29B之后的工序的剖视图。
图29D是表示图29C之后的工序的剖视图。
图29E是表示图29D之后的工序的剖视图。
图29F是表示图29E之后的工序的剖视图。
图29G是表示图29F之后的工序的剖视图。
图29H是表示图29G之后的工序的剖视图。
图29I是表示图29H之后的工序的剖视图。
图29J是表示图29I之后的工序的剖视图。
图29K是表示图29J之后的工序的剖视图。
图29L是表示图29K之后的工序的剖视图。
图29M是表示图29L之后的工序的剖视图。
图29N是表示图29M之后的工序的剖视图。
图29O是表示图29N之后的工序的剖视图。
图29P是表示图29O之后的工序的剖视图。
图29Q是表示图29P之后的工序的剖视图。
图29R是表示图29Q之后的工序的剖视图。
图29S是表示图29R之后的工序的剖视图。
图29T是表示图29S之后的工序的剖视图。
图29U是表示图29T之后的工序的剖视图。
图29V是表示图29U之后的工序的剖视图。
图30与图5对应，是表示第一参考实施方式(first reference preferredembodiment)的SiC半导体装置的俯视图。
图31A是表示图30所示的SiC半导体装置的制造方法的一例的剖视图。
图31B是表示图31A之后的工序的剖视图。
图31C是表示图31B之后的工序的剖视图。
图31D是表示图31C之后的工序的剖视图。
图32与图6对应，是表示第二参考实施方式(second reference preferredembodiment)的SiC半导体装置的俯视图。
图33是沿图32所示的XXXIII-XXXIII线的剖视图。
图34与图6对应，是表示本发明的第二实施方式的SiC半导体装置的俯视图。
图35是沿图34所示的XXXV-XXXV线的剖视图。
图36是沿图34所示的XXXVI-XXXVI线的剖视图。
图37是沿图34所示的XXXVII-XXXVII线的剖视图。
图38与图16对应，是表示图34所示的SiC半导体装置的俯视图。
图39是沿图38所示的XXXIX-XXXIX线的剖视图。
图40是沿图38所示的XL-XL线的剖视图。
图41是沿图38所示的XLI-XLI线的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的SiC半导体装置1的俯视图。图2是省略SiC芯片2内的构造来表示沿图1所示的II-II线的剖面的剖视图。图3是省略SiC芯片2内的构造来表示图1所示的SiC芯片2的第一主面3的俯视图。
参照图1～图3，SiC半导体装置1在该方式(this embodiment)中是包含由六方晶的SiC(碳化硅)单晶构成的SiC芯片2的电子部件。另外，在该方式中，SiC半导体装置1是包含SiC－MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应转换)的半导体开关设备。六方晶的SiC单晶具有包含2H(Hexagonal)－SiC单晶、4H－SiC单晶、6H－SiC单晶等的多种多晶类型。在该方式中，虽然示出了SiC芯片2由4H－SiC单晶构成的例子，但也可以是其它的除多晶类型以外的结构。
SiC芯片2形成为长方体形状。SiC芯片2具有一方侧的第一主面3、另一方侧的第二主面4、以及将第一主面3以及第二主面4的第一～第四侧面5A～5D。第一主面3是形成有功能设备的设备面。第二主面4是未形成功能设备的非设备面。第一主面3以及第二主面4在从它们的法线方向Z观察的俯视时(以下简称为“俯视”。)形成为四边形状。第一主面3以及第二主面4也可以在俯视时形成为正方形状或者长方形状。
第一主面3以及第二主面4面向SiC单晶的c面。c面包含SiC单晶的硅面((0001)面)以及碳面((000－1)面)。优选为第一主面3面向硅面，第二主面4面向碳面。第一主面3以及第二主面4也可以具有相对于c面以预定的角度向预定的偏离方向倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11－20]方向)。偏离角也可以为超过0°且10°以下。偏离角优选为5°以下。偏离角特别优选为2°以上且4.5°以下。
第二主面4也可以由粗糙面构成，该粗糙面具有研磨痕以及退火痕(具体而言为激光照射痕)的任一方或双方。退火痕也可以包含非晶化的SiC、以及/或者与金属硅化物化(合金化)的SiC(具体而言为Si)。第二主面4优选由至少具有退火痕的欧姆面构成。
第一侧面5A以及第二侧面5B在沿第一主面3的第一方向X上延伸，在与第一方向X交叉(具体而言为正交)的第二方向Y上对置。第三侧面5C以及第四侧面5D在第二方向Y上延伸，在第一方向X上对置。在该方式中，第一方向X是SiC单晶的m轴方向([1－100]方向)，第二方向Y是SiC单晶的a轴方向。也就是，第一侧面5A以及第二侧面5B由SiC单晶的a面形成，第三侧面5C以及第四侧面5D由SiC单晶的m面形成。第一～第四侧面5A～5D分别形成第一主面3的周缘以及第二主面4的周缘。
第一～第四侧面5A～5D也可以由研磨面构成，该研磨面具有通过切割刀片进行的切削而形成的研磨痕，也可以由劈开面构成，该劈开面具有由激光照射形成的改性层。具体而言，改性层由SiC芯片2的晶体构造的一部分改变成其它性质的区域构成。也就是，改性层由密度、折射率或机械的强度(晶体强度)、或者其它物理的特性改变成与SiC芯片2不同的性质的区域构成。改性层也可以包含非晶层、溶融再固化层、缺陷层、绝缘破坏层或折射率变化层中的至少一个层。
在第一～第四侧面5A～5D由劈开面构成的情况下，第一侧面5A以及第二侧面5B也可以形成倾斜面，该倾斜面具有偏离角所引起的倾斜角。在将法线方向Z设为0°时，偏离角所引起的倾斜角是相对于该法线方向Z的角度。第一侧面5A以及第二侧面5B也可以形成相对于法线方向Z沿SiC单晶的c轴方向([0001]方向)延伸的倾斜面。
偏离角所引起的倾斜角与偏离角大致相等。偏离角所引起的倾斜角也可以为超过0°且10°以下(优选为2°以上且4.5°以下)。第三侧面5C以及第四侧面5D在偏离方向(a轴方向)上延伸，因此没有偏离角所引起的倾斜角。第三侧面5C以及第四侧面5D在第二方向Y(a轴方向)以及法线方向Z上呈平面地延伸。具体而言，第三侧面5C以及第四侧面5D相对于第一主面3以及第二主面4大致垂直地形成。
第一主面3具有活性面6(active surface)、外侧面7(outer surface)以及第一～第四连接面8A～8D(connecting surface)。活性面6、外侧面7以及第一～第四连接面8A～8D在第一主面3中划分活性台地9(active mesa)。活性面6也可以称为第一面，外侧面7也可以称为第二面，活性台地9也可以为台地。
活性面6是形成有沟槽绝缘栅极型的MISFET的面。活性面6与第一主面3的周缘(第一～第四侧面5A～5D)空出间隔地形成于内方。活性面6具有在第一方向X以及第二方向Y上延伸的平坦面。活性面6在俯视时形成为具有与第一主面3的周缘平行的四边的四边形状。在该方式中，活性面6的角部被倒角成朝向外侧面7侧的弯曲状(具体而言为圆弧倒角)。因此，在该方式中，活性面6在俯视时形成为四个拐角弯曲的四边形状。
外侧面7位于活性面6外，从活性面6沿SiC芯片2的厚度方向(向第二主面4侧)以第一深度D1凹陷。也就是，外侧面7相对于活性面6位于第二主面4侧。外侧面7在俯视时形成为沿活性面6延伸的带状。具体而言，外侧面7在俯视时形成为包围活性面6的环状(具体而言为四边环状)。
外侧面7具有在第一方向X以及第二方向Y上延伸的平坦面，相对于活性面6大致平行地形成。外侧面7与第一～第四侧面5A～5D连通。外侧面7的第一深度D1也可以为0.5μm以上且10μm以下。第一深度D1优选为5μm以下。第一深度D1特别优选为2.5μm以下。
第一～第四连接面8A～8D在法线方向Z上延伸，将活性面6以及外侧面7连接。第一连接面8A位于第一侧面5A侧，第二连接面8B位于第二侧面5B侧，第三连接面8C位于第三侧面5C侧，第四连接面8D位于第四侧面5D侧。第一连接面8A以及第二连接面8B在第一方向X上延伸，且在第二方向Y上对置。第三连接面8C以及第四连接面8D在第二方向Y上延伸，且在第一方向X上对置。第一连接面8A以及第二连接面8B面向SiC单晶的a面，第三连接面8C以及第四连接面8D面向SiC单晶的m面。
第一～第四连接面8A～8D也可以相对于活性面6以及外侧面7大致垂直地形成。该情况下，在第一主面3划分有四角柱状的活性台地9。第一～第四连接面8A～8D也可以从活性面6朝向外侧面7向斜下倾斜。该情况下，在第一主面3划分有四角锤台状的活性台地9。第一～第四连接面8A～8D的倾斜角度也可以为90°以上且135°以下。第一～第四连接面8A～8D的倾斜角度是第一～第四连接面8A～8D在SiC芯片2内与活性面6之间所成的角度。第一～第四连接面8A～8D的倾斜角度优选为95°以下。
SiC半导体装置1包含形成于SiC芯片2的第二主面4的表层部的n型(第一导电型)的第一半导体区域10。第一半导体区域10形成MISFET的漏极。第一半导体区域10也可以称为漏极区域。第一半导体区域10在厚度方向上具有大致恒定的n型杂质浓度。第一半导体区域10的n型杂质浓度也可以为1×1018cm-3以上且1×1021cm-3以下。
第一半导体区域10从外侧面7向第二主面4侧空出间隔地形成于第二主面4的表层部。第一半导体区域10形成于第二主面4的表层部的整个区域，且从第二主面4以及第一～第四侧面5A～5D露出。也就是，第一半导体区域10具有第二主面4以及第一～第四侧面5A～5D的一部分。
第一半导体区域10的厚度也可以为5μm以上且300μm以下。典型地，第一半导体区域10的厚度为50μm以上且250μm以下。第一半导体区域10的厚度通过第二主面4的研磨来调整。在该方式中，第一半导体区域10由n型的半导体基板(SiC基板)形成。
SiC半导体装置1包含形成于SiC芯片2的第一主面3的表层部的n型的第二半导体区域11。第二半导体区域11与第一半导体区域10电连接，且与第一半导体区域10一起形成MISFET的漏极。第二半导体区域11也可以称为漂移区域。第二半导体区域11具有小于第一半导体区域10的n型杂质浓度的n型杂质浓度。第二半导体区域11的n型杂质浓度也可以为1×1015cm-3以上且1×1018cm-3以下。
第二半导体区域11形成于第一主面3的表层部的整个区域，且从第一主面3以及第一～第四侧面5A～5D露出。具体而言，第二半导体区域11从活性面6、外侧面7以及第一～第四连接面8A～8D露出。第二半导体区域11具有第一主面3以及第一～第四侧面5A～5D的一部分。第二半导体区域11的厚度也可以为5μm以上且20μm以下。第二半导体区域11的厚度是以活性面6为基准的厚度。在该方式中，第二半导体区域11由n型的外延层(SiC外延层)形成。
第二半导体区域11优选具有从第一半导体区域10侧朝向第一主面3而n型杂质浓度増加(具体而言为渐增)的浓度梯度。也就是，第二半导体区域11优选具有位于第一半导体区域10侧的的浓度比较低的第一浓度区域12(低浓度区域)、以及位于第一主面3侧且浓度比第一浓度区域12的浓度高的第二浓度区域13(高浓度区域)。
第一浓度区域12相对于外侧面7位于第一半导体区域10侧，且从第一～第四侧面5A～5D露出。第二浓度区域13相对于第一浓度区域12位于第一主面3侧，且从活性面6、外侧面7以及第一～第四连接面8A～8D露出。第一浓度区域12的n型杂质浓度也可以为1×1015cm-3以上且1×1017cm-3以下。第二浓度区域13的n型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。
SiC半导体装置1在SiC芯片2中包含介于第一半导体区域10以及第二半导体区域11之间的n型的第三半导体区域14(浓度过渡区域)。第三半导体区域14与第一半导体区域10以及第二半导体区域11电连接，且与第一半导体区域10以及第二半导体区域11一起形成MISFET的漏极。第三半导体区域14也可以称为缓冲区域。第三半导体区域14具有从第一半导体区域10的n型杂质浓度朝向第二半导体区域11的n型杂质浓度而n型杂质浓度下降(具体而言为渐减)的浓度梯度。
第三半导体区域14介于第一半导体区域10以及第二半导体区域11之间的整个区域，且从第一～第四侧面5A～5D露出。也就是，第三半导体区域14具有第一～第四侧面5A～5D的一部分。第三半导体区域14的厚度也可以为1μm以上且10μm以下。在该方式中，第三半导体区域14由n型的外延层(SiC外延层)形成。
图4是简略地示出在SiC芯片2上制作出图3所示的第一主面3的构造的俯视图。图5是放大了图4所示的第一主面3的主要部分的俯视图。
参照图4以及图5，SiC半导体装置1包含设定于活性面6的晶体管区域20。晶体管区域20也可以称为有源区域。在该方式中，晶体管区域20在活性面6仅设定有一个。也就是，在该方式中，SiC半导体装置1由包含单一的晶体管区域20的分立器件构成。在该方式中，晶体管区域20从第一连接面8A以及第二连接面8B向内方空出间隔地设定于活性面6的中央部。晶体管区域20设定为具有与第一～第四连接面8A～8D平行的四边的四边形状。
SiC半导体装置1包含在活性面6中设定于晶体管区域20外的区域的多个周缘区域21、22。具体而言，多个周缘区域21、22包含第一周缘区域21以及第二周缘区域22。第一周缘区域21在第一连接面8A以及晶体管区域20之间的区域中设定为在第三连接面8C以及第四连接面8D之间在第一方向X上延伸的带状。第一周缘区域21在第二方向Y上与晶体管区域20对置。第二周缘区域22在第二连接面8B以及晶体管区域20之间的区域设定为在第三连接面8C以及第四连接面8D之间在第一方向X上延伸的带状。第二周缘区域22在第二方向Y上隔着晶体管区域20而与第一周缘区域21对置。
图6是放大了图5所示的晶体管区域20的端部的俯视图。图7是放大了图5所示的晶体管区域20的内方部的俯视图。图8是沿图6所示的VIII-VIII线的剖视图。图9是沿图6所示的IX-IX线的剖视图。图10是沿图6所示的X-X线的剖视图。图11是沿图6所示的XI-XI线的剖视图。图12是沿图7所示的XII-XII线的剖视图。
参照图6～图12，SiC半导体装置1包含形成于活性面6的表层部的p型(第二导电型)的主体区域23。主体区域23形成MISFET的主体二极管的一部分。主体区域23的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。具体而言，主体区域23在活性面6的整个区域中形成于第二半导体区域11的表层部。更具体而言，主体区域23形成于第二浓度区域13的表层部，隔着第一浓度区域12的一部分而与第一半导体区域10(第三半导体区域14)对置。
SiC半导体装置1包含在活性面6中形成于主体区域23的表层部的n型的源极区域24。源极区域24形成MISFET的源极。源极区域24具有超过第二半导体区域11(第二浓度区域13)的n型杂质浓度的n型杂质浓度。源极区域24的n型杂质浓度也可以为1×1018cm-3以上且1×1021cm-3以下。
在该方式中，源极区域24在活性面6的整个区域中形成于主体区域23的表层部。源极区域24与主体区域23的底部空出间隔地形成于活性面6侧。源极区域24在主体区域23内形成第二半导体区域11(第二浓度区域13)与MISFET的通道。源极区域24并非必需形成于活性面6的整个区域，也可以在活性面6中仅形成于应该形成通道的区域(例如晶体管区域20)。
SiC半导体装置1包含在晶体管区域20(活性面6的内方部)中形成于活性面6的晶体管构造30。晶体管构造30包含形成于活性面6的多个沟槽栅极构造31(a plurality oftrench gate structures)。多个沟槽栅极构造31(the trench gate structures)形成MISFET的栅极。在多个沟槽栅极构造31赋予栅极电位。多个沟槽栅极构造31对主体区域23中的通道的接通断开进行控制。
多个沟槽栅极构造31在俯视时与第一～第四连接面8A～8D空出间隔地形成于活性面6的内方部。多个沟槽栅极构造31在俯视时分别形成为在第一方向X上延伸的带状(长方形状)，且在第二方向Y上空出间隔地形成。多个沟槽栅极构造31在俯视时形成为在第一方向X上延伸的条纹状。多个沟槽栅极构造31优选在俯视时沿第一方向X横穿在第二方向Y上通过活性面6的中央部的线。
多个沟槽栅极构造31分别具有第一宽度W1。第一宽度W1是与各沟槽栅极构造31延伸的方向正交的方向(也就是第二方向Y)的宽度。第一宽度W1也可以为0.1μm以上且3μm以下。第一宽度W1优选为0.5μm以上且1.5μm以下。
多个沟槽栅极构造31在第二方向Y上空出第一间隔P1地排列。第一间隔P1是在第二方向Y上接近的两个沟槽栅极构造31之间的距离。第一间隔P1优选为超过第一宽度W1(W1＜P1)。第一间隔P1也可以为0.4μm以上且5μm以下。第一间隔P1优选为0.8μm以上且3μm以下。
各沟槽栅极构造31具有第二深度D2。第二深度D2小于外侧面7的第一深度D1(D2＜D1)。第二深度D2也可以为0.1μm以上且3μm以下。第二深度D2优选为0.5μm以上且2μm以下。各沟槽栅极构造31的纵横比D2/W1优选为1以上且5以下。纵横比D2/W1是第二深度D2相对于第一宽度W1的比。纵横比D2/W1特别优选为1.5以上。
各沟槽栅极构造31包含侧壁以及底壁。各沟槽栅极构造31的侧壁形成长边的部分由SiC单晶的a面形成。各沟槽栅极构造31的侧壁中形成短边的部分由SiC单晶的m面形成。各沟槽栅极构造31的底壁由SiC单晶的c面形成。
各沟槽栅极构造31也可以形成为具有大致恒定的开口宽度的垂直形状。各沟槽栅极构造31也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各沟槽栅极构造31的底壁优选形成为朝向第二主面4的弯曲形状。当然，各沟槽栅极构造31的底壁也可以具有与活性面6平行的平坦面。
各沟槽栅极构造31以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各沟槽栅极构造31与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各沟槽栅极构造31形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。各沟槽栅极构造31的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各沟槽栅极构造31的底壁与第二半导体区域11相接。
多个沟槽栅极构造31分别包含栅极沟槽32、栅极绝缘膜33以及栅极电极34。以下，对一个沟槽栅极构造31进行说明。栅极沟槽32形成沟槽栅极构造31的侧壁以及底壁。侧壁以及底壁形成栅极沟槽32的壁面(内壁以及外壁)。
栅极沟槽32的开口边缘部从活性面6朝向栅极沟槽32向斜下倾斜。开口边缘部是活性面6以及栅极沟槽32的侧壁的连接部。在该方式中，开口边缘部形成为朝向SiC芯片2凹陷的弯曲状。开口边缘部也可以形成为朝向栅极沟槽32的内方的弯曲状。
栅极绝缘膜33在栅极沟槽32的内壁形成为膜状，在栅极沟槽32内划分凹部空间。栅极绝缘膜33在栅极沟槽32的内壁包覆第二半导体区域11、主体区域23以及源极区域24。栅极绝缘膜33包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在该方式中，栅极绝缘膜33具有由氧化硅膜构成的单层构造。
栅极绝缘膜33包含第一部分33a、第二部分33b以及第三部分33c。第一部分33a包覆栅极沟槽32的侧壁。第二部分33b包覆栅极沟槽32的底壁。第三部分33c包覆开口边缘部。在该方式中，第三部分33c在开口边缘部朝向栅极沟槽32的内方以弯曲状鼓出。
第一部分33a的厚度也可以为10nm以上且100nm以下。第二部分33b也可以具有超过第一部分33a的厚度的厚度。第二部分33b的厚度也可以为50nm以上且200nm以下。第三部分33c具有超过第一部分33a的厚度的厚度。第三部分33c的厚度也可以为50nm以上且200nm以下。当然，也可以形成具有均匀的厚度的栅极绝缘膜33。
栅极电极34隔着栅极绝缘膜33埋设于栅极沟槽32。栅极电极34隔着栅极绝缘膜33而与第二半导体区域11、主体区域23以及源极区域24对置。栅极电极34具有从栅极沟槽32露出的电极面。栅极电极34的电极面形成为朝向栅极沟槽32的底壁凹陷的弯曲状，通过栅极绝缘膜33的第三部分33c而变窄。
在栅极电极34赋予栅极电位。栅极电极34经由栅极绝缘膜33而对主体区域23中的通道的接通断开进行控制。栅极电极34优选由导电性多晶硅构成。栅极电极34也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。
晶体管构造30包含形成于活性面6的多个第一沟槽源极构造41(aplurality offirst trench source structures)。在多个第一沟槽源极构造41(the first trenchsource structures)赋予源极电位。源极电位也可以是成为MISFET的动作基准的基准电位。多个第一沟槽源极构造41以在第二方向Y上与多个沟槽栅极构造31相邻的方式分别形成于活性面6。具体而言，多个第一沟槽源极构造41在活性面6中与各沟槽栅极构造31空出间隔地分别形成于接近的两个沟槽栅极构造31之间的区域。
多个第一沟槽源极构造41在俯视时分别形成为在第一方向X上延伸的带状，且以夹入一个沟槽栅极构造31的形态在第二方向Y上空出间隔地形成。多个第一沟槽源极构造41在俯视时形成为在第一方向X上延伸的条纹状。
多个第一沟槽源极构造41优选在俯视时沿第一方向X横穿在第二方向Y上通过活性面6的中央部的线。在该方式中，各第一沟槽源极构造41在第一方向X上具有超过各沟槽栅极构造31的长度的长度。多个第一沟槽源极构造41在俯视时从第二方向Y侧在第一方向X上横穿各沟槽栅极构造31的端部。
多个第一沟槽源极构造41分别包括在俯视时在第二方向Y上与活性面6的周缘(第三连接面8C以及第四连接面8D)以及各沟槽栅极构造31的端部之间的区域对置的部分。多个第一沟槽源极构造41从第三连接面8C以及第四连接面8D中的至少一方露出。在该方式中，多个第一沟槽源极构造41从第三连接面8C以及第四连接面8D的双方露出。也就是，多个第一沟槽源极构造41贯通第三连接面8C以及第四连接面8D。
多个第一沟槽源极构造41分别具有第二宽度W2。第二宽度W2是在与各第一沟槽源极构造41延伸的方向正交的方向(也就是第二方向Y)的宽度。第二宽度W2也可以为0.1μm以上且3μm以下。第二宽度W2优选为0.5μm以上且1.5μm以下。第二宽度W2既可以超过第一宽度W1(W1＜W2)、也可以为第一宽度W1以下(W1≥W2)。在该方式中，第二宽度W2与第一宽度W1大致相等(W1≈W2)。第二宽度W2优选具有第一宽度W1的值的±10％以内的范围的值。
各第一沟槽源极构造41具有第三深度D3。第三深度D3超过沟槽栅极构造31的第二深度D2(D2＜D3)。第三深度D3优选为第二深度D2的1.5倍以上且3倍以下。在该方式中，第三深度D3与外侧面7的第一深度D1大致相等(D1≈D3)。也就是，各第一沟槽源极构造41与外侧面7、第三连接面8C以及第四连接面8D连通。第三深度D3优选具有第一深度D1的值的±10％以内的范围的值。
第三深度D3也可以为0.5μm以上且10μm以下。第三深度D3优选为5μm以下。第三深度D3特别优选为2.5μm以下。各第一沟槽源极构造41的纵横比D3/W2优选为1以上且5以下。纵横比D3/W2是第三深度D3相对于第二宽度W2的比。纵横比D3/W2特别优选为2以上。
多个第一沟槽源极构造41与多个沟槽栅极构造31在第二方向Y上空出第二间隔P2地排列。第二间隔P2是在第二方向Y上接近的一个沟槽栅极构造31以及一个第一沟槽源极构造41之间的距离。第二间隔P2优选为第一间隔P1的四分之一以上而且第一间隔P1的二分之一以下(1/4×P1≤P2≤1/2×P1)。
第二间隔P2也可以为0.1μm以上且2.5μm以下。第二间隔P2优选为0.5μm以上且1.5μm以下。第二间隔P2优选小于沟槽栅极构造31的第一宽度W1(P2＜W1)。第二间隔P2优选小于第一沟槽源极构造41的第二宽度W2(P2＜W2)。当然，第二间隔P2也可以为第一宽度W1以及第二宽度W2以上。
各第一沟槽源极构造41包含侧壁以及底壁。各第一沟槽源极构造41的侧壁由SiC单晶的a面形成。各第一沟槽源极构造41的侧壁与第三连接面8C以及第四连接面8D连通。各第一沟槽源极构造41的底壁由SiC单晶的c面形成。各第一沟槽源极构造41的底壁与外侧面7连通。
各第一沟槽源极构造41也可以形成为具有大致恒定的开口宽度的垂直形状。各第一沟槽源极构造41也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各第一沟槽源极构造41的底壁优选形成为朝向第二主面4的弯曲形状。当然，各第一沟槽源极构造41的底壁也可以具有与活性面6平行的平坦面。
各第一沟槽源极构造41以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各第一沟槽源极构造41与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各第一沟槽源极构造41形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各第一沟槽源极构造41的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各第一沟槽源极构造41的底壁与第二半导体区域11相接。在该方式中，各第一沟槽源极构造41形成为比各沟槽栅极构造31深。也就是，各第一沟槽源极构造41的底壁相对于各沟槽栅极构造31的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
多个第一沟槽源极构造41分别包含源极沟槽42、源极绝缘膜43以及源极电极44。各第一沟槽源极构造41的源极沟槽42、源极绝缘膜43以及源极电极44也可以称为“第一源极沟槽”、“第一源极绝缘膜”以及“第一源极电极”。以下，对一个第一沟槽源极构造41进行说明。
源极沟槽42形成第一沟槽源极构造41的侧壁以及底壁。侧壁以及底壁形成源极沟槽42的壁面(内壁以及外壁)。源极沟槽42的开口边缘部从活性面6朝向源极沟槽42向斜下倾斜。开口边缘部是活性面6以及源极沟槽42的侧壁的连接部。在该方式中，开口边缘部形成为朝向SiC芯片2凹陷的弯曲状。开口边缘部也可以形成为朝向源极沟槽42的内方的弯曲状。
源极绝缘膜43在源极沟槽42的内壁形成为膜状，在源极沟槽42内划分凹部空间。源极绝缘膜43在源极沟槽42的内壁包覆第二半导体区域11、主体区域23以及源极区域24。源极绝缘膜43包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在该方式中，源极绝缘膜43具有由氧化硅膜构成的单层构造。
源极绝缘膜43包含第一部分43a、第二部分43b以及第三部分43c。第一部分43a包覆源极沟槽42的侧壁。具体而言，第一部分43a在源极沟槽42的任意的区域(具体而言为形成有后述的接触区域70的区域)中从源极沟槽42的开口端向底壁侧空出间隔地包覆源极沟槽42的侧壁，并使第一主面3的表层部从源极沟槽42的侧壁露出。
第一部分43a在活性面6的周缘部侧包覆源极沟槽42的侧壁的整个区域。第二部分43b包覆源极沟槽42的底壁。第三部分43c在形成有第一部分43a的区域外，包覆源极沟槽42的开口边缘部。在该方式中，第三部分43c在开口边缘部朝向源极沟槽42的内方以弯曲状鼓出。
第一部分43a的厚度也可以为10nm以上且100nm以下。第二部分43b也可以具有超过第一部分43a的厚度的厚度。第二部分43b的厚度也可以为50nm以上且200nm以下。第三部分43c具有超过第一部分43a的厚度的厚度。第三部分43c的厚度也可以为50nm以上且200nm以下。当然，也可以形成具有均匀的厚度的源极绝缘膜43。
源极电极44隔着源极绝缘膜43埋设于源极沟槽42。源极电极44隔着源极绝缘膜43而与第二半导体区域11、主体区域23以及源极区域24对置。源极电极44在形成有源极绝缘膜43的第一部分43a的部分具有从源极绝缘膜43露出的上端部。源极电极44的上端部在源极沟槽42以及源极绝缘膜43之间划分在SiC芯片2的厚度方向上凹陷的凹部。
源极电极44具有从源极沟槽42露出的电极面。源极电极44的电极面形成为朝向源极沟槽42的底壁凹陷的弯曲状。源极电极44的电极面在活性面6的周缘部侧通过绝缘膜的第三部分43c而变窄。
在源极电极44施加有源极电位。源极电极44优选由导电性多晶硅构成。源极电极44也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。源极电极44优选包含与栅极电极34相同的导电材料。
晶体管构造30包含多个第二沟槽源极构造51(a plurality of second trenchsource structures)。第二沟槽源极构造51也可以称为中间沟槽源极构造(intermediatetrench source structure)。在多个第二沟槽源极构造51(the second trench sourcestructures)赋予源极电位。
多个第二沟槽源极构造51分别形成于活性面6的周缘以及多个沟槽栅极构造31之间的区域。具体而言，多个第二沟槽源极构造51在活性面6中分别形成于第三连接面8C以及多个沟槽栅极构造31之间的区域、以及第四连接面8D以及多个沟槽栅极构造31之间的区域。多个第二沟槽源极构造51在活性面6中与沟槽栅极构造31以及该两个第一沟槽源极构造41空出间隔地分别形成于接近的两个第一沟槽源极构造41之间的区域。
具体而言，多个第二沟槽源极构造51以夹入一个第一沟槽源极构造41的形态在第二方向Y上空出间隔地排列，且在第一方向X上以一一对应的关系分别与多个沟槽栅极构造31对置。也就是，各第二沟槽源极构造51在第一方向X上与沟槽栅极构造31对置，在第二方向Y上与第二沟槽源极构造51对置。
另外，多个第二沟槽源极构造51以从第一方向X的两侧夹入对应的一个沟槽栅极构造31的方式，分别排列在第三连接面8C侧的区域以及第四连接面8D侧的区域。多个第二沟槽源极构造51在俯视时分别形成为在第一方向X上延伸的带状。多个第二沟槽源极构造51在俯视时形成为在第一方向X上延伸的条纹状。
位于第三连接面8C侧的多个第二沟槽源极构造51从第三连接面8C露出，位于第四连接面8D侧的多个第二沟槽源极构造51从第四连接面8D露出。也就是，多个第二沟槽源极构造51形成为根据配置来贯通第三连接面8C以及第四连接面8D的任一方。
多个第二沟槽源极构造51具有在第一方向X上小于多个沟槽栅极构造31的长度的长度。若观察在第一方向X上排列的一个沟槽栅极构造31以及两个第二沟槽源极构造51，则两个第二沟槽源极构造51的总长度小于一个沟槽栅极构造31的长度。这种构造在确保通道长度方面有效。
多个第二沟槽源极构造51与第一沟槽源极构造41相同，分别具有第二宽度W2以及第三深度D3(纵横比D3/W2)。另外，多个第二沟槽源极构造51与第一沟槽源极构造41相同，在第二方向Y上空出第二间隔P2地排列。
多个第二沟槽源极构造51与多个沟槽栅极构造31在第一方向X上空出第三间隔P3地排列。第三间隔P3是在第一方向X上接近的一个沟槽栅极构造31以及一个第二沟槽源极构造51之间的距离。第三间隔P3优选为多个沟槽栅极构造31的第一间隔P1的四分之一以上而且第一间隔P1以下(1/4×P1≤P3＜P1)。第三间隔P3优选为第一间隔P1的二分之一以下(P3≤1/2×P1)。
第三间隔P3也可以为0.1μm以上且2.5μm以下。第三间隔P3优选为0.5μm以上且1.5μm以下。第三间隔P3优选为与沟槽栅极构造31以及第一沟槽源极构造41的第二间隔P2大致相等(P2≈P3)。第三间隔P3优选为具有第二间隔P2的值的±10％以内的范围的值。
各第二沟槽源极构造51包含侧壁以及底壁。各第二沟槽源极构造51的形成长边的侧壁由SiC单晶的a面形成。各第二沟槽源极构造51的形成短边的侧壁由SiC单晶的m面形成。各第二沟槽源极构造51的侧壁与第三连接面8C以及第四连接面8D的任一方连通。各第二沟槽源极构造51的底壁由SiC单晶的c面形成。各第二沟槽源极构造51的底壁与外侧面7连通。
各第二沟槽源极构造51也可以形成为具有大致恒定的开口宽度的垂直形状。各第二沟槽源极构造51也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各第二沟槽源极构造51的底壁优选形成为朝向第二主面4的弯曲形状。当然，各第二沟槽源极构造51的底壁也可以具有与活性面6平行的平坦面。
各第二沟槽源极构造51以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各第二沟槽源极构造51与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各第二沟槽源极构造51形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各第二沟槽源极构造51的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各第二沟槽源极构造51的底壁与第二半导体区域11相接。在该方式中，各第二沟槽源极构造51形成为比各沟槽栅极构造31深。也就是，各第二沟槽源极构造51的底壁相对于各沟槽栅极构造31的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
多个第二沟槽源极构造51与第一沟槽源极构造41相同，分别包含源极沟槽42、源极绝缘膜43以及源极电极44。各第二沟槽源极构造51的源极沟槽42、源极绝缘膜43以及源极电极44也可以称为“第二源极沟槽”、“第二源极绝缘膜”以及“第二源极电极”。
在各第二沟槽源极构造51中，源极绝缘膜43的第三部分43c形成于源极沟槽42的开口边缘部的整个区域。除此以外，对第二沟槽源极构造51的源极沟槽42、源极绝缘膜43以及源极电极44的说明分别应用对第一沟槽源极构造41的源极沟槽42、源极绝缘膜43以及源极电极44的说明。
图13是放大了图5所示的第一周缘区域21的角部的俯视图。图14是沿图13所示的XIV-XIV线的剖视图。图15是沿图13所示的XV-XV线的剖视图。图16是放大了图5所示的第一周缘区域21的端部的俯视图。图17是放大了图5所示的第一周缘区域21的内方部的俯视图。图18是沿图16所示的XVIII-XVIII线的剖视图。
图19是沿图16所示的XIX-XIX线的剖视图。图20是沿图16所示的XX-XX线的剖视图。图21是沿图17所示的XXI-XXI线的剖视图。第二周缘区域22侧(第二连接面8B侧)的构造与第一周缘区域21侧(第一连接面8A侧)的构造相同，以下，以第一周缘区域21侧(第一连接面8A侧)的构造为例进行说明。
参照图5、图13～图21，SiC半导体装置1包含在活性面6中形成于第一周缘区域21(活性面6的周缘部)的虚拟构造60。虚拟构造60是不作为MISFET进行动作的区域，也可以称为虚拟晶体管构造。在该方式中，虚拟构造60包含第一虚拟构造60A以及第二虚拟构造60B。
第一虚拟构造60A在第一周缘区域21中形成于活性面6的周缘(第一连接面8A)以及晶体管构造30之间的区域。第一虚拟构造60A在第一周缘区域21中形成于活性面6的最边缘部(与第一连接面8A接近的区域)。第二虚拟构造60B在第一周缘区域21中形成于晶体管构造30以及第一虚拟构造60A之间的区域。
第一虚拟构造60A在第二方向Y上具有第一虚拟宽度WD1。第二虚拟构造60B在第二方向Y上具有第二虚拟宽度WD2。第二虚拟宽度WD2是任意的，但优选为超过第一虚拟宽度WD1(WD1＜WD2)。第二虚拟宽度WD2优选为第一虚拟宽度WD1的5倍以下(WD2＜5×WD1)。第二虚拟宽度WD2特别优选为第一虚拟宽度WD1的3倍以下(WD2＜3×WD1)。
虚拟构造60只要包含第一虚拟构造60A以及第二虚拟构造60B中的至少一方即可，不必同时包含第一虚拟构造60A以及第二虚拟构造60B双方。虚拟构造60也可以具有由第一虚拟构造60A或者第二虚拟构造60B构成的单个虚拟构造。虚拟构造60优选至少包含第一虚拟构造60A。虚拟构造60最优选包含第一虚拟构造60A以及第二虚拟构造60B双方。
第一虚拟构造60A包含形成于活性面6的至少一个第一虚拟沟槽源极构造61。在该方式中，第一虚拟构造60A包含多个第一虚拟沟槽源极构造61(aplurality of firstdummy trench source structures)。第一虚拟沟槽源极构造61的个数是任意的，但优选为10个以上50个以下。第一虚拟宽度WD1根据第一虚拟沟槽源极构造61的个数来调整。第一虚拟沟槽源极构造61的个数特别优选为25个以下。该情况下，能够抑制第一周缘区域21所引起的晶体管区域20的面积的下降。
在多个第一虚拟沟槽源极构造61(the first dummy trench sourcestructures)赋予源极电位。多个第一虚拟沟槽源极构造61在俯视时分别形成为在第一方向X上延伸的带状，且以彼此相邻的方式在第二方向Y上空出间隔地连续地排列。多个第一虚拟沟槽源极构造61在俯视时形成为在第一方向X上延伸的条纹状。
多个第一虚拟沟槽源极构造61优选在俯视时沿第一方向X横穿在第二方向Y上通过活性面6的中央部的线。在该方式中，各第一虚拟沟槽源极构造61在第一方向X上具有超过各沟槽栅极构造31的长度的长度。多个第一虚拟沟槽源极构造61在俯视时从第二方向Y侧在第一方向X上横穿各沟槽栅极构造31的端部。
多个第一虚拟沟槽源极构造61分别包含在俯视时在第二方向Y上与活性面6的周缘(第三连接面8C以及第四连接面8D)以及各沟槽栅极构造31的端部之间的区域对置的部分。多个第一虚拟沟槽源极构造61在第二方向Y上与多个沟槽栅极构造31、多个第一沟槽源极构造41以及多个第二沟槽源极构造51对置。
多个第一虚拟沟槽源极构造61分别从第三连接面8C以及第四连接面8D中的至少一方露出。在该方式中，多个第一虚拟沟槽源极构造61分别从第三连接面8C以及第四连接面8D的双方露出。也就是，多个第一虚拟沟槽源极构造61与第一沟槽源极构造41相同，贯通第三连接面8C以及第四连接面8D。
多个第一虚拟沟槽源极构造61与第一沟槽源极构造41相同，分别具有第二宽度W2以及第三深度D3(纵横比D3/W2)。也就是，各第一虚拟沟槽源极构造61与外侧面7、第三连接面8C以及第四连接面8D连通。
多个第一虚拟沟槽源极构造61在第二方向Y上相互空出第四间隔P4地排列。第四间隔P4是在第二方向Y上接近的两个第一虚拟沟槽源极构造61之间的距离。第四间隔P4优选为第一间隔P1的四分之一以上而且第一间隔P1的二分之一以下(1/4×P1≤P4≤1/2×P1)。
第四间隔P4也可以为0.1μm以上且2.5μm以下。第四间隔P4优选为0.5μm以上且1.5μm以下。第四间隔P4优选为小于沟槽栅极构造31的第一宽度W1(P4＜W1)。第四间隔P4优选为小于第一虚拟沟槽源极构造61的第二宽度W2(P4＜W2)。当然，第四间隔P4也可以为第一宽度W1以及第二宽度W2以上。
第四间隔P4优选为与沟槽栅极构造31以及第一沟槽源极构造41的第二间隔P2大致相等(P2≈P4)。第四间隔P4优选为具有第二间隔P2的值的±10％以内的范围的值。第四间隔P4优选为与沟槽栅极构造31以及第二沟槽源极构造51的第三间隔P3大致相等(P3≈P4)。第四间隔P4优选为具有第三间隔P3的值的±10％以内的范围的值。
各第一虚拟沟槽源极构造61包含侧壁以及底壁。各第一虚拟沟槽源极构造61的侧壁由SiC单晶的a面形成。各第一虚拟沟槽源极构造61的侧壁与第三连接面8C以及第四连接面8D连通。各第一虚拟沟槽源极构造61的底壁由SiC单晶的c面形成。各第一虚拟沟槽源极构造61的底壁与外侧面7连通。
各第一虚拟沟槽源极构造61也可以形成为具有大致恒定的开口宽度的垂直形状。各第一虚拟沟槽源极构造61也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各第一虚拟沟槽源极构造61的底壁优选形成为朝向第二主面4的弯曲形状。当然，各第一虚拟沟槽源极构造61的底壁也可以具有与活性面6平行的平坦面。
各第一虚拟沟槽源极构造61以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各第一虚拟沟槽源极构造61与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各第一虚拟沟槽源极构造61形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各第一虚拟沟槽源极构造61的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各第一虚拟沟槽源极构造61的底壁与第二半导体区域11相接。在该方式中，各第一虚拟沟槽源极构造61形成为比各沟槽栅极构造31深。也就是，各第一虚拟沟槽源极构造61的底壁相对于各沟槽栅极构造31的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
多个第一虚拟沟槽源极构造61与第一沟槽源极构造41相同，分别包含源极沟槽42、源极绝缘膜43以及源极电极44。各第一虚拟沟槽源极构造61的源极沟槽42、源极绝缘膜43以及源极电极44也可以称为“第一虚拟源极沟槽”、“第一虚拟源极绝缘膜”以及“第一虚拟源极电极”。
在各第一虚拟沟槽源极构造61中，源极绝缘膜43的第三部分43c形成于源极沟槽42的开口边缘部的整个区域。除此以外，对第一虚拟沟槽源极构造61的源极沟槽42、源极绝缘膜43以及源极电极44的说明分别应用对第一沟槽源极构造41的源极沟槽42、源极绝缘膜43以及源极电极44的说明。
第二虚拟构造60B包含形成于活性面6的至少一个虚拟沟槽栅极构造62、以及以与虚拟沟槽栅极构造62相邻的方式形成于活性面6的至少一个第二虚拟沟槽源极构造63。在该方式中，第二虚拟构造60B包含多个虚拟沟槽栅极构造62(a plurality of dummytrench gate structures)以及多个第二虚拟沟槽源极构造63(a plurality of seconddummy trench source structures)。
多个虚拟沟槽栅极构造62(the dummy trench gate structures)以及多个第二虚拟沟槽源极构造63(the second dummy trench source structures)将两个虚拟沟槽栅极构造62作为排列始点以及排列终点，在第二方向Y上空出间隔地交替地排列。也就是，在该方式中，第二虚拟构造60B由以两个虚拟沟槽栅极构造62为排列始点以及排列终点的沟槽构造群来定义。第二虚拟构造60B与晶体管构造30的第一沟槽源极构造41空出第二间隔P2地形成，与第一虚拟构造60A的第一虚拟沟槽源极构造61空出第四间隔P4(第二间隔P2)地形成。
虚拟沟槽栅极构造62的个数是任意的，但优选为小于沟槽栅极构造31的个数。虚拟沟槽栅极构造62的个数也可以为10个以上且50个以下。虚拟沟槽栅极构造62的个数优选为25个以下。第二虚拟沟槽源极构造63的个数是任意的，但优选为小于第一沟槽源极构造41的个数。第二虚拟沟槽源极构造63的个数也可以为10个以上且50个以下。第二虚拟沟槽源极构造63的个数优选为25个以下。
虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的总数优选超过第一虚拟构造60A的第一虚拟沟槽源极构造61的总数。虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的总数优选为50个以下。该情况下，能够抑制第一周缘区域21所引起的晶体管区域20的面积的下降。
多个虚拟沟槽栅极构造62与沟槽栅极构造31不同，未形成MISFET的栅极。在多个虚拟沟槽栅极构造62赋予源极电位。因此，可抑制多个虚拟沟槽栅极构造62所引起的通道的形成。多个虚拟沟槽栅极构造62在俯视时分别形成为在第一方向X上延伸的带状，且在第二方向Y上空出间隔地排列。多个虚拟沟槽栅极构造62在俯视时形成为在第一方向X上延伸的条纹状。
多个虚拟沟槽栅极构造62优选在俯视时沿第一方向X横穿在第二方向Y上通过活性面6的中央部的线。在该方式中，各虚拟沟槽栅极构造62在第一方向X上具有超过各沟槽栅极构造31的长度的长度。多个虚拟沟槽栅极构造62在俯视时从第二方向Y侧在第一方向X上横穿各沟槽栅极构造31的端部。
多个虚拟沟槽栅极构造62包含在俯视时与活性面6的周缘(第三连接面8C以及第四连接面8D)以及各沟槽栅极构造31的端部之间的区域在第二方向Y上对置的部分。多个虚拟沟槽栅极构造62在第二方向Y上与多个沟槽栅极构造31、多个第一沟槽源极构造41、多个第二沟槽源极构造51以及多个第一虚拟沟槽源极构造61对置。
多个虚拟沟槽栅极构造62分别从第三连接面8C以及第四连接面8D中的至少一方露出。在该方式中，多个虚拟沟槽栅极构造62分别从第三连接面8C以及第四连接面8D双方露出。也就是，多个虚拟沟槽栅极构造62与第一沟槽源极构造41相同，贯通第三连接面8C以及第四连接面8D。
多个虚拟沟槽栅极构造62与沟槽栅极构造31相同，分别具有第一宽度W1以及第二深度D2(纵横比D2/W1)。也就是，各虚拟沟槽栅极构造62从外侧面7向活性面6侧空出间隔地与第三连接面8C以及第四连接面8D连通。另外，多个虚拟沟槽栅极构造62与沟槽栅极构造31相同，在第二方向Y上空出第一间隔P1地排列。
各虚拟沟槽栅极构造62包含侧壁以及底壁。各虚拟沟槽栅极构造62的侧壁由SiC单晶的a面形成。各虚拟沟槽栅极构造62的侧壁与第三连接面8C以及第四连接面8D连通。各虚拟沟槽栅极构造62的底壁由SiC单晶的c面形成。各虚拟沟槽栅极构造62的底壁与第三连接面8C以及第四连接面8D连通。
各虚拟沟槽栅极构造62也可以形成为具有大致恒定的开口宽度的垂直形状。各虚拟沟槽栅极构造62也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各虚拟沟槽栅极构造62的底壁优选形成为朝向第二主面4的弯曲形状。当然，各虚拟沟槽栅极构造62的底壁也可以具有与活性面6平行的平坦面。
各虚拟沟槽栅极构造62以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各虚拟沟槽栅极构造62与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。
在该方式中，各虚拟沟槽栅极构造62形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。各虚拟沟槽栅极构造62的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各虚拟沟槽栅极构造62的底壁与第二半导体区域11相接。
多个虚拟沟槽栅极构造62与沟槽栅极构造31相同，分别包含栅极沟槽32、栅极绝缘膜33以及栅极电极34。各虚拟沟槽栅极构造62的栅极沟槽32、栅极绝缘膜33以及栅极电极34也可以称为“虚拟栅极沟槽”、“虚拟栅极绝缘膜”以及“虚拟栅极电极”。对虚拟沟槽栅极构造62的栅极沟槽32、栅极绝缘膜33以及栅极电极34的说明分别应用对沟槽栅极构造31的栅极沟槽32、栅极绝缘膜33以及栅极电极34的说明。
在多个第二虚拟沟槽源极构造63赋予源极电位。多个第二虚拟沟槽源极构造63以在第二方向Y上与多个虚拟沟槽栅极构造62相邻的方式分别形成于活性面6。具体而言，多个第二虚拟沟槽源极构造63在活性面6中与各虚拟沟槽栅极构造62空出间隔地分别形成于接近的两个虚拟沟槽栅极构造62之间的区域。
更具体而言，多个第二虚拟沟槽源极构造63在俯视时分别形成为在第一方向X上延伸的带状，以夹入一个虚拟沟槽栅极构造62的形态在第二方向Y上空出间隔地形成。多个第二虚拟沟槽源极构造63在俯视时形成为在第一方向X上延伸的条纹状。多个第二虚拟沟槽源极构造63优选在俯视时沿第一方向X横穿在第二方向Y上通过活性面6的中央部的线。
在该方式中，多个第二虚拟沟槽源极构造63在第一方向X上具有超过多个沟槽栅极构造31的长度的长度。多个第二虚拟沟槽源极构造63在俯视时从第二方向Y侧在第一方向X上横穿多个沟槽栅极构造31的端部。多个第二虚拟沟槽源极构造63包含在俯视时与活性面6的周缘(第三连接面8C以及第四连接面8D)以及各虚拟沟槽栅极构造62的端部之间的区域在第二方向Y上对置的部分。第二虚拟沟槽源极构造63在第二方向Y上与多个沟槽栅极构造31、多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61以及多个虚拟沟槽栅极构造62对置。
多个第二虚拟沟槽源极构造63从第三连接面8C以及第四连接面8D中的至少一方露出。在该方式中，多个第二虚拟沟槽源极构造63分别从第三连接面8C以及第四连接面8D双方露出。也就是，多个第二虚拟沟槽源极构造63贯通第三连接面8C以及第四连接面8D。
多个第二虚拟沟槽源极构造63与第一沟槽源极构造41相同，分别具有第二宽度W2以及第三深度D3(纵横比D3/W2)。也就是，与第一沟槽源极构造41相同，各第二虚拟沟槽源极构造63与外侧面7、第三连接面8C以及第四连接面8D连通。另外，多个第二虚拟沟槽源极构造63与第一沟槽源极构造41相同，在第二方向Y上空出第二间隔P2地排列。
各第二虚拟沟槽源极构造63包含侧壁以及底壁。各第二虚拟沟槽源极构造63的侧壁由SiC单晶的a面形成。各第二虚拟沟槽源极构造63的侧壁与第三连接面8C以及第四连接面8D连通。各第二虚拟沟槽源极构造63的底壁由SiC单晶的c面形成。各第二虚拟沟槽源极构造63的底壁与外侧面7连通。
各第二虚拟沟槽源极构造63也可以形成为具有大致恒定的开口宽度的垂直形状。各第二虚拟沟槽源极构造63也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各第二虚拟沟槽源极构造63的底壁优选形成为朝向第二主面4的弯曲形状。当然，各第二虚拟沟槽源极构造63的底壁也可以具有与活性面6平行的平坦面。
各第二虚拟沟槽源极构造63以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各第二虚拟沟槽源极构造63与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各第二虚拟沟槽源极构造63形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各第二虚拟沟槽源极构造63的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各第二虚拟沟槽源极构造63的底壁与第二半导体区域11相接。在该方式中，各第二虚拟沟槽源极构造63形成为比各虚拟沟槽栅极构造62深。也就是，各第二虚拟沟槽源极构造63的底壁相对于各虚拟沟槽栅极构造62的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
多个第二虚拟沟槽源极构造63与第一沟槽源极构造41相同，分别包含源极沟槽42、源极绝缘膜43以及源极电极44。各第二虚拟沟槽源极构造63的源极沟槽42、源极绝缘膜43以及源极电极44也可以称为“第二虚拟源极沟槽”、“第二虚拟源极绝缘膜”以及“第二虚拟源极电极”。
在各第二虚拟沟槽源极构造63中，源极绝缘膜43的第三部分43c形成于源极沟槽42的开口边缘部的整个区域。除此以外，对第二虚拟沟槽源极构造63的源极沟槽42、源极绝缘膜43以及源极电极44的说明分别应用对第一沟槽源极构造41的源极沟槽42、源极绝缘膜43以及源极电极44的说明。
再次参照图6～图12，SiC半导体装置1包含形成于晶体管区域20的活性面6的表层部的多个p型的接触区域70(a plurality of contact regions)。多个接触区域70(thecontact regions)分别形成于沿多个第一沟槽源极构造41的区域，未形成于沿多个第二沟槽源极构造51的区域。多个接触区域70分别具有超过主体区域23的p型杂质浓度的p型杂质浓度。多个接触区域70的p型杂质浓度也可以为1×1018cm-3以上且1×1021cm-3以下。
多个接触区域70在俯视时与各第一沟槽源极构造41以一对多的对应关系分别形成。多个接触区域70在俯视时沿各第一沟槽源极构造41空出间隔地形成，使各第一沟槽源极构造41局部地露出。在该方式中，多个接触区域70在俯视时分别形成为在第一方向X上延伸的带状。多个接触区域70优选分别具有超过在第一方向X上相邻的两个接触区域70之间的距离的长度。
包覆一个第一沟槽源极构造41的多个接触区域70与包覆接近的别的第一沟槽源极构造41的多个接触区域70在第二方向Y上分别以一一对应的关系对置。也就是，在该方式中，多个接触区域70在俯视时作为整体在第一方向X以及第二方向Y上空出间隔地排列成行列状。
包覆一个第一沟槽源极构造41的多个接触区域70也可以相对于包覆接近的别的第一沟槽源极构造41的多个接触区域70在第一方向X上偏移半间距量地排列。也就是，多个接触区域70也可以在俯视时作为整体在第一方向X以及第二方向Y上空出间隔地以交错状排列。
在该方式中，多个接触区域70在俯视时与活性面6的周缘(第三连接面8C以及第四连接面8D)空出间隔地形成于多个第一沟槽源极构造41的内方部。具体而言，多个接触区域70以第一沟槽源极构造41的端部以及最外的接触区域70的距离比在第一方向X上相邻的两个接触区域70之间的距离大的方式形成于活性面6的内方部。
在该方式中，多个接触区域70未形成于多个第一沟槽源极构造41中与多个第二沟槽源极构造51对置的部分。另外，多个接触区域70未形成于多个第一沟槽源极构造41中与多个沟槽栅极构造31的端部对置的部分。
多个接触区域70从活性面6露出。多个接触区域70与沟槽栅极构造31空出间隔地形成于第一沟槽源极构造41侧。各接触区域70与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。各接触区域70在第二半导体区域11(第二浓度区域13)中包覆各第一沟槽源极构造41的侧壁以及底壁。多个接触区域70在各第一沟槽源极构造41的侧壁与主体区域23电连接。
SiC半导体装置1包含形成于晶体管区域20的活性面6的表层部的多个p型的阱区域71(a plurality of well regions)。多个阱区域71(the well regions)分别形成于沿多个第一沟槽源极构造41的区域。多个阱区域71分别具有小于各接触区域70的p型杂质浓度的p型杂质浓度。多个阱区域71的p型杂质浓度优选为超过主体区域23的p型杂质浓度。多个阱区域71的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。
多个阱区域71以与多个第一沟槽源极构造41一一对应的关系分别形成。各阱区域71在俯视时形成为沿各第一沟槽源极构造41延伸的带状，且从第三连接面8C以及第四连接面8D露出。各阱区域71与沟槽栅极构造31空出间隔地形成于第一沟槽源极构造41侧，且使沟槽栅极构造31露出。
各阱区域71包覆各第一沟槽源极构造41的侧壁以及底壁。各阱区域71隔着多个接触区域70包覆各第一沟槽源极构造41。也就是，各阱区域71包含隔着多个接触区域70直接包覆各第一沟槽源极构造41的部分、以及隔着多个接触区域70包覆各第一沟槽源极构造41的部分。各阱区域71在各第一沟槽源极构造41的侧壁与主体区域23电连接。
各阱区域71中包覆各第一沟槽源极构造41的底壁的部分的厚度优选超过各阱区域71中包覆各第一沟槽源极构造41的侧壁的部分的厚度。各阱区域71中包覆各第一沟槽源极构造41的侧壁的部分的厚度为各第一沟槽源极构造41的侧壁的法线方向的厚度。各阱区域71中包覆各第一沟槽源极构造41的底壁的部分的厚度为各第一沟槽源极构造41的底壁的法线方向的厚度。
在该方式中，多个阱区域71也分别形成于沿多个第二沟槽源极构造51的区域。多个阱区域71以与多个第二沟槽源极构造51一一对应的关系分别形成。各阱区域71在俯视时形成为沿各第二沟槽源极构造51延伸的带状。第三连接面8C侧的沿各第二沟槽源极构造51的各阱区域71从第三连接面8C露出。第四连接面8D侧的沿各第二沟槽源极构造51的各阱区域71从第四连接面8D露出。
各阱区域71与沟槽栅极构造31空出间隔地形成于第二沟槽源极构造51侧，且使沟槽栅极构造31露出。各阱区域71包覆各第二沟槽源极构造51的侧壁以及底壁。各阱区域71直接包覆各第二沟槽源极构造51。各阱区域71在各第二沟槽源极构造51的侧壁与主体区域23电连接。
各阱区域71中包覆各第二沟槽源极构造51的底壁的部分的厚度优选为超过各阱区域71中包覆各第二沟槽源极构造51的侧壁的部分的厚度。各阱区域71中包覆各第二沟槽源极构造51的侧壁的部分的厚度为各第二沟槽源极构造51的侧壁的法线方向的厚度。各阱区域71中包覆各第二沟槽源极构造51的底壁的部分的厚度为各第二沟槽源极构造51的底壁的法线方向的厚度。
各阱区域71与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。也就是，各阱区域71与第二半导体区域11(第二浓度区域13)电连接。
多个阱区域71的底部优选相对于多个第一沟槽源极构造41的底壁以及多个第二沟槽源极构造51的底壁以大致恒定的深度形成。多个阱区域71与第二半导体区域11(第二浓度区域13)形成pn接合部，使耗尽层在SiC芯片2的宽度方向以及深度方向上扩展。多个阱区域71使沟槽绝缘栅极型的MISFET接近pn接合二极管的构造，缓和SiC芯片2内的电场。
多个阱区域71优选以在沟槽栅极构造31的底壁重叠有耗尽层的方式形成。介于多个阱区域71之间的第二浓度区域13削减JFET(Junction Field Effect Transistor，结型场效应晶体管)电阻。位于多个阱区域71的下方的第二浓度区域13削减电流扩展电阻。在这种构造中，第一浓度区域12提高SiC芯片2的耐压。
SiC半导体装置1包含在活性面6的表层部中分别形成于沿多个沟槽栅极构造31的区域的多个p型的栅极阱区域72(a plurality of gate well regions)。多个栅极阱区域72(the gate well regions)具有多个接触区域70的p型杂质浓度未満的p型杂质浓度。各栅极阱区域72的p型杂质浓度优选超过为主体区域23的p型杂质浓度。各栅极阱区域72的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。各栅极阱区域72的p型杂质浓度也可以与各阱区域71的p型杂质浓度大致相等。
多个栅极阱区域72以与多个沟槽栅极构造31一一对应的关系分别形成。各栅极阱区域72在俯视时形成为沿各沟槽栅极构造31延伸的带状。各栅极阱区域72与第一沟槽源极构造41空出间地形成于沟槽栅极构造31侧。各栅极阱区域72包覆各沟槽栅极构造31的侧壁以及底壁。各栅极阱区域72在各沟槽栅极构造31的侧壁与主体区域23电连接。
各栅极阱区域72与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于第一主面3侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各栅极阱区域72形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各栅极阱区域72中包覆各沟槽栅极构造31的底壁的部分的厚度优选为超过各栅极阱区域72中包覆各沟槽栅极构造31的侧壁的部分的厚度。各栅极阱区域72中包覆各沟槽栅极构造31的侧壁的部分的厚度为各沟槽栅极构造31的侧壁的法线方向的厚度。各栅极阱区域72中包覆各沟槽栅极构造31的底壁的部分的厚度为沟槽栅极构造31的底壁的法线方向的厚度。
多个栅极阱区域72的底部相对于多个阱区域71的底部位于沟槽栅极构造31的底壁侧。多个栅极阱区域72的底部优选相对于多个沟槽栅极构造31的底壁以大致恒定的深度形成。多个栅极阱区域72与第二半导体区域11(第二浓度区域13)形成pn接合部，使耗尽层在SiC芯片2的宽度方向以及深度方向上扩展。多个栅极阱区域72使沟槽绝缘栅极型的MISFET接近pn接合二极管的构造，缓和SiC芯片2内的电场。
再次参照图13～图21，SiC半导体装置1包含形成于第一周缘区域21的活性面6的表层部的多个p型的虚拟接触区域73(a plurality of dummy contact regions)。多个虚拟接触区域73(the dummy contact regions)分别形成于沿第二虚拟构造60B的多个第二虚拟沟槽源极构造63的区域，未形成于沿第一虚拟构造60A的多个第一虚拟沟槽源极构造61的区域。
多个虚拟接触区域73分别具有超过主体区域23的p型杂质浓度的p型杂质浓度。多个虚拟接触区域73的p型杂质浓度也可以为1×10 18cm-3以上且1×1021cm-3以下。多个虚拟接触区域73的p型杂质浓度优选为超过多个阱区域71的p型杂质浓度。多个虚拟接触区域73的p型杂质浓度优选为与多个接触区域70的p型杂质浓度大致相等。
多个虚拟接触区域73在俯视时与各第二虚拟沟槽源极构造63以一对多的对应关系形成。多个虚拟接触区域73在俯视时沿各第二虚拟沟槽源极构造63空出间隔地形成，使各第二虚拟沟槽源极构造63局部地露出。在该方式中，多个虚拟接触区域73在俯视时分别形成为沿第一方向X延伸的带状。多个虚拟接触区域73优选具有超过在第一方向X上相邻的两个虚拟接触区域73之间的距离的长度。
包覆一个第二虚拟沟槽源极构造63的多个虚拟接触区域73与包覆接近的别的第二虚拟沟槽源极构造63的多个虚拟接触区域73在第二方向Y上以一一对应的关系分别对置。也就是，在该方式中，多个虚拟接触区域73在俯视时作为整体在第一方向X以及第二方向Y上空出间隔地排列成行列状。在该方式中，多个虚拟接触区域73在俯视时在第二方向Y上与多个接触区域70对置。
包覆一个第二虚拟沟槽源极构造63的多个虚拟接触区域73也可以相对于包覆接近的别的第二虚拟沟槽源极构造63的多个虚拟接触区域73在第一方向X上偏移半间距量地排列。也就是，多个虚拟接触区域73也可以在俯视时作为整体在第一方向X以及第二方向Y上空出间隔地以交错状排列。该情况下，多个虚拟接触区域73也可以在俯视时在第二方向Y上与多个接触区域70对置。
在该方式中，多个虚拟接触区域73在俯视时与活性面6的周缘(第三连接面8C以及第四连接面8D)空出间隔地形成于多个第二虚拟沟槽源极构造63的内方部。具体而言，多个虚拟接触区域73以第二虚拟沟槽源极构造63的端部以及最外的虚拟接触区域73的距离比在第一方向X上相邻的两个虚拟接触区域73之间的距离大的方式形成于活性面6的内方部。
在该方式中，多个虚拟接触区域73未形成于多个第二虚拟沟槽源极构造63中与多个第二沟槽源极构造51对置的部分。另外，多个虚拟接触区域73未形成于多个第二虚拟沟槽源极构造63中与多个沟槽栅极构造31的端部对置的部分。也就是，多个虚拟接触区域73以与多个接触区域70相同的形态沿第二虚拟沟槽源极构造63形成。
多个虚拟接触区域73从活性面6露出。多个虚拟接触区域73与虚拟沟槽栅极构造62空出间隔地形成于第二虚拟沟槽源极构造63侧。各虚拟接触区域73与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。各虚拟接触区域73在第二半导体区域11(第二浓度区域13)中包覆各第二虚拟沟槽源极构造63的侧壁以及底壁。多个虚拟接触区域73在各第二虚拟沟槽源极构造63的侧壁与主体区域23电连接。
SiC半导体装置1包含形成于第一周缘区域21的活性面6的表层部的多个p型的虚拟阱区域74(a plurality of dummy well regions)。多个虚拟阱区域74(the dummy wellregions)分别具有小于多个虚拟接触区域73的p型杂质浓度的p型杂质浓度。多个虚拟阱区域74的p型杂质浓度优选为超过主体区域23的p型杂质浓度。多个虚拟阱区域74的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。多个虚拟阱区域74的p型杂质浓度优选为与多个阱区域71的p型杂质浓度的大致相等。
多个虚拟阱区域74在第一虚拟构造60A中分别形成于沿多个第一虚拟沟槽源极构造61的区域。多个虚拟阱区域74以与多个第一虚拟沟槽源极构造61一一对应的关系分别形成。具体而言，各虚拟阱区域74与接近的第一虚拟沟槽源极构造61空出间隔地分别包覆对应的第一虚拟沟槽源极构造61。
各虚拟阱区域74在俯视时形成为沿各第一虚拟沟槽源极构造61延伸的带状，且从第三连接面8C以及第四连接面8D露出。各虚拟阱区域74包覆各第一虚拟沟槽源极构造61的侧壁以及底壁。各虚拟阱区域74直接包覆各第一虚拟沟槽源极构造61。各虚拟阱区域74在各第一虚拟沟槽源极构造61的侧壁与主体区域23电连接。
各虚拟阱区域74中包覆各第一虚拟沟槽源极构造61的底壁的部分的厚度优选为超过各虚拟阱区域74中包覆各第一虚拟沟槽源极构造61的侧壁的部分的厚度。各虚拟阱区域74中包覆各第一虚拟沟槽源极构造61的侧壁的部分的厚度为各第一虚拟沟槽源极构造61的侧壁的法线方向的厚度。各虚拟阱区域74中包覆各第一虚拟沟槽源极构造61的底壁的部分的厚度为各第一虚拟沟槽源极构造61的底壁的法线方向的厚度。
在该方式中，多个虚拟阱区域74在第二虚拟构造60B中也分别形成于沿多个第二虚拟沟槽源极构造63的区域。多个虚拟阱区域74以与多个第二虚拟沟槽源极构造63一一对应的关系分别形成。各虚拟阱区域74从虚拟沟槽栅极构造62向第二虚拟沟槽源极构造63侧空出间隔地分别包覆对应的第二虚拟沟槽源极构造63。
各虚拟阱区域74在俯视时形成为沿各第二虚拟沟槽源极构造63延伸的带状，且从第三连接面8C以及第四连接面8D露出。各虚拟阱区域74包覆各第二虚拟沟槽源极构造63的侧壁以及底壁。各虚拟阱区域74隔着多个虚拟接触区域73包覆各第二虚拟沟槽源极构造63。
也就是，各虚拟阱区域74包含隔着多个虚拟接触区域73直接包覆各第二虚拟沟槽源极构造63的部分、以及隔着多个虚拟接触区域73包覆各第二虚拟沟槽源极构造63的部分。各虚拟阱区域74在各第二虚拟沟槽源极构造63的侧壁与主体区域23电连接。
各虚拟阱区域74中包覆各第二虚拟沟槽源极构造63的底壁的部分的厚度优选为超过各虚拟阱区域74中包覆各第二虚拟沟槽源极构造63的侧壁的部分的厚度。各虚拟阱区域74中包覆各第二虚拟沟槽源极构造63的侧壁的部分的厚度为各第二虚拟沟槽源极构造63的侧壁的法线方向的厚度。各虚拟阱区域74中包覆各第二虚拟沟槽源极构造63的底壁的部分的厚度为各第二虚拟沟槽源极构造63的底壁的法线方向的厚度。
各虚拟阱区域74与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。也就是，各虚拟阱区域74与第二半导体区域11(第二浓度区域13)电连接。多个虚拟阱区域74的底部优选相对于多个第一虚拟沟槽源极构造61的底壁以及多个第二虚拟沟槽源极构造63的底壁以大致恒定的深度形成。
多个虚拟阱区域74的底部优选以与多个阱区域71的底部大致相等的深度形成。多个虚拟阱区域74与第二半导体区域11(第二浓度区域13)形成pn接合部，使耗尽层在SiC芯片2的宽度方向以及深度方向上扩展。多个虚拟阱区域74使沟槽绝缘栅极型的MISFET接近pn接合二极管的构造，缓和SiC芯片2内的电场。多个虚拟阱区域74优选以在虚拟沟槽栅极构造62的底壁重叠有耗尽层的方式形成。
SiC半导体装置1包含在活性面6的表层部中分别形成于沿多个虚拟沟槽栅极构造62的区域的多个p型的虚拟栅极阱区域75(a plurality of dummy gate well regions)。多个虚拟栅极阱区域75(the dummy gate well regions)具有超过主体区域23的p型杂质浓度的p型杂质浓度。各虚拟栅极阱区域75的p型杂质浓度优选为超过小于多个虚拟接触区域73的p型杂质浓度。各虚拟栅极阱区域75的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。各虚拟栅极阱区域75的p型杂质浓度优选为与各栅极阱区域72的p型杂质浓度大致相等。
多个虚拟栅极阱区域75以与多个虚拟沟槽栅极构造62一一对应的关系分别形成。各虚拟栅极阱区域75在俯视时形成为沿各虚拟沟槽栅极构造62延伸的带状。各虚拟栅极阱区域75与第二虚拟沟槽源极构造63空出间隔地形成于虚拟沟槽栅极构造62侧。各虚拟栅极阱区域75包覆各虚拟沟槽栅极构造62的侧壁以及底壁。各虚拟栅极阱区域75在各虚拟沟槽栅极构造62的侧壁与主体区域23电连接。
各虚拟栅极阱区域75与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于第一主面3侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各虚拟栅极阱区域75形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各虚拟栅极阱区域75中包覆各虚拟沟槽栅极构造62的底壁的部分的厚度优选为超过各虚拟栅极阱区域75中包覆各虚拟沟槽栅极构造62的侧壁的部分的厚度。各虚拟栅极阱区域75中包覆各虚拟沟槽栅极构造62的侧壁的部分的厚度为各虚拟沟槽栅极构造62的侧壁的法线方向的厚度。各虚拟栅极阱区域75中包覆各虚拟沟槽栅极构造62的底壁的部分的厚度为虚拟沟槽栅极构造62的底壁的法线方向的厚度。
多个虚拟栅极阱区域75的底部相对于多个虚拟阱区域74的底部位于虚拟沟槽栅极构造62的底壁侧。多个虚拟栅极阱区域75的底部优选相对于多个虚拟沟槽栅极构造62的底壁以大致恒定的深度形成。多个虚拟栅极阱区域75的底部优选形成为与多个栅极阱区域72的底部大致相等的深度。
多个虚拟栅极阱区域75与第二半导体区域11(第二浓度区域13)形成pn接合部，使耗尽层在SiC芯片2的宽度方向以及深度方向上扩展。多个虚拟栅极阱区域75使沟槽绝缘栅极型的MISFET接近pn接合二极管的构造，缓和SiC芯片2内的电场。
图22是沿图1所示的XXII-XXII线的剖视图。图23是沿图1所示的XXIII-XXIII线的剖视图。图24是沿图1所示的XXIV-XXIV线的剖视图。图25是沿图1所示的XXV-XXV线的剖视图。图26是沿图1所示的XXVI-XXVI线的剖视图。图27是用于说明第一主面电极120的构造的俯视图。图28是用于说明第二无机绝缘膜150的构造的俯视图。
SiC半导体装置1包含形成于外侧面7的表层部的p型的外部接触区域80。外部接触区域80也可以具有1×1018cm-3以上且1×1021cm-3以下的p型杂质浓度。外部接触区域80具有超过主体区域23的p型杂质浓度的p型杂质浓度。外部接触区域80的p型杂质浓度优选与接触区域70(虚拟接触区域73)的p型杂质浓度大致相等。
外部接触区域80在俯视时与活性面6的周缘(第一～第四连接面8A～8D)以及外侧面7的周缘(第一～第四侧面5A～5D)空出间隔地形成于活性面6的周缘以及外侧面7的周缘之间的区域。外部接触区域80在俯视时沿活性面6(第一～第四连接面8A～8D)以带状延伸。在该方式中，外部接触区域80在俯视时形成为包围活性面6的环状。具体而言，外部接触区域80在俯视时形成为具有与活性面6平行的四边的四边环状。
外部接触区域80与第二半导体区域11的底部空出间隔地形成于外侧面7。具体而言，外部接触区域80与第二浓度区域13的底部空出间隔地形成于外侧面7。外部接触区域80的整体相对于多个沟槽栅极构造31的底壁以及多个虚拟沟槽栅极构造62的底壁位于第二半导体区域11的底部侧。外部接触区域80的底部相对于多个第一沟槽源极构造41的底壁、多个第二沟槽源极构造51的底壁、多个第一虚拟沟槽源极构造61的底壁、以及多个第二虚拟沟槽源极构造63的底壁位于第二半导体区域11的底部侧。
外部接触区域80的底部优选形成于与多个接触区域70的底部以及多个虚拟接触区域73大致相等的深度位置。外部接触区域80在与第二半导体区域11(具体而言第二浓度区域13)之间形成pn接合部。由此，形成将外部接触区域80作为阳极、将第二半导体区域11作为阴极的pn接合二极管。外部接触区域80也可以称为阳极区域。
SiC半导体装置1包含形成于外侧面7的表层部的p型的外部阱区域81。外部阱区域81的p型杂质浓度也可以为1×1016cm-3以上且1×1018cm-3以下。外部阱区域81具有外部接触区域80的p型杂质浓度的p型杂质浓度。外部阱区域81的p型杂质浓度优选与阱区域71(虚拟阱区域74)的p型杂质浓度大致相等。外部阱区域81的p型杂质浓度优选与栅极阱区域72(虚拟栅极阱区域75)的p型杂质浓度大致相等。
外部阱区域81在俯视时形成于活性面6的周缘(第一～第四连接面8A～8D)以及外部接触区域80之间的区域。外部阱区域81在俯视时沿活性面6(第一～第四连接面8A～8D)以带状延伸。在该方式中，外部阱区域81在俯视时形成为包围活性面6(第一～第四连接面8A～8D)的环状(在该方式中为四边环状)。
在该方式中，外部阱区域81形成于第一～第四连接面8A～8D以及外部接触区域80之间的区域的整个区域。外部阱区域81还从外侧面7朝向第一～第四连接面8A～8D延伸，在SiC芯片2内包覆第一～第四连接面8A～8D。外部阱区域81在第一～第四连接面8A～8D的表层部与阱区域71、虚拟阱区域74以及虚拟栅极阱区域75电连接。在外部阱区域81中包覆第一～第四连接面8A～8D的部分也可以视为一体地包含阱区域71、虚拟阱区域74以及虚拟栅极阱区域75的一体阱区域(integral well region)。
外部阱区域81在第一沟槽源极构造41的底壁与外侧面7连通的部分，与阱区域71相连。也就是，外部阱区域81在阱区域71中从包覆第一沟槽源极构造41的底壁的部分朝向外侧面7在面方向上连续地被引出。外部阱区域81在第二沟槽源极构造51的底壁与外侧面7连通的部分，与阱区域71相连。也就是，外部阱区域81在阱区域71中从包覆第二沟槽源极构造51的底壁的部分朝向外侧面7在面方向上连续地被引出。
外部阱区域81在第一虚拟沟槽源极构造61的底壁与外侧面7连通的部分，与虚拟阱区域74相连。也就是，外部阱区域81在虚拟阱区域74中从包覆第一虚拟沟槽源极构造61的底壁的部分朝向外侧面7在面方向上连续地被引出。外部阱区域81在第二虚拟沟槽源极构造63的底壁与外侧面7连通的部分，与虚拟阱区域74相连。也就是，外部阱区域81在虚拟阱区域74中从包覆第二虚拟沟槽源极构造63的底壁的部分朝向外侧面7在面方向上连续地被引出。
外部阱区域81与第二半导体区域11的底部空出间隔地形成于外侧面7。具体而言，外部阱区域81与第二浓度区域13的底部空出间隔地形成于外侧面7。外部阱区域81的整体相对于多个沟槽栅极构造31的底壁以及多个虚拟沟槽栅极构造62的底壁位于第二半导体区域11的底部侧。
外部阱区域81在外侧面7与外部接触区域80电连接。外部阱区域81形成为比外部接触区域80深。外部阱区域81的底部相对于多个第一沟槽源极构造41的底壁、多个第二沟槽源极构造51的底壁、多个第一虚拟沟槽源极构造61的底壁、以及多个第二虚拟沟槽源极构造63的底壁位于第二半导体区域11的底部侧。外部阱区域81的底部优选形成为与阱区域71的底部以及虚拟阱区域74的底部大致相等的深度。
外部阱区域81与外部接触区域80一起在与第二半导体区域11(具体而言第二浓度区域13)之间形成pn接合部。另外，外部阱区域81在沿第一～第四连接面8A～8D的部分与第二半导体区域11形成pn接合部。也就是，在SiC芯片2中，在沿第一～第四连接面8A～8D的部分形成有pn接合部。
SiC半导体装置1包含在外侧面7的表层部中形成于外部接触区域80以及外侧面7的周缘(第一～第四侧面5A～5D)之间的区域的至少一个(优选为两个以上其而二十个以下)的p型的场区域82A～82E。在该方式中，SiC半导体装置1包含五个场区域82A～82E。五个场区域82A～82E包含第一场区域82A、第二场区域82B、第三场区域82C、第四场区域82D、以及第五场区域82E。第一～第五场区域82A～82E从外部接触区域80侧朝向外侧面7的周缘侧依次空出间隔地形成。
场区域82A～82E在外侧面7中缓和电场。场区域82A～82E的个数、宽度、深度、p型杂质浓度等根据应该缓和的电场取得各种值。场区域82A～82E的p型杂质浓度也可以为1×1015cm-3以上且1×10 18cm-3以下。
各场区域82A～82E在俯视时形成为沿活性面6延伸的带状。各场区域82A～82E在俯视时形成为包围活性面6的环状。具体而言，各场区域82A～82E在俯视时形成为具有与活性面6(第一～第四连接面8A～8D)平行的四边的四边环状。各场区域82A～82E也可以称为FLR(Field Limiting Ring)区域。
在该方式中，最内的第一场区域82A与外部接触区域80连接。最内的第一场区域82A同外部接触区域80一起与第二半导体区域11(具体而言第二浓度区域13)形成pn接合部。另一方面，第二～第五场区域82B～82E与外部接触区域80空出间隔地形成为电的浮动状态。各场区域82A～82E形成为比外部接触区域80深。各场区域82A～82E与第二半导体区域11的底部空出间隔地形成于外侧面7。具体而言，各场区域82A～82E与第二浓度区域13的底部空出间隔地形成于外侧面7。
各场区域82A～82E的整体相对于多个沟槽栅极构造31以及多个虚拟沟槽栅极构造62的底壁位于第二半导体区域11的底部侧。各场区域82A～82E的底部相对于多个第一沟槽源极构造41的底壁、多个第二沟槽源极构造51的底壁、多个第一虚拟沟槽源极构造61的底壁、以及多个第二虚拟沟槽源极构造63的底壁位于第二半导体区域11的底部侧。
参照图6～图21中的剖视图，SiC半导体装置1包覆第一主面3的主面绝缘膜90。具体而言，主面绝缘膜90以膜状包覆活性面6、外侧面7以及第一～第四连接面8A～8D。主面绝缘膜90包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在该方式中，主面绝缘膜90具有由氧化硅膜构成的单层构造。具体而言，主面绝缘膜90包含由SiC芯片2的氧化物构成的氧化硅膜。主面绝缘膜90的厚度也可以为50nm以上且500nm以下。
主面绝缘膜90以与多个沟槽栅极构造31的栅极绝缘膜33、多个第一沟槽源极构造41的源极绝缘膜43、多个第二沟槽源极构造51的源极绝缘膜43、多个第一虚拟沟槽源极构造61的源极绝缘膜43、多个虚拟沟槽栅极构造62的栅极绝缘膜33、以及多个第二虚拟沟槽源极构造63的源极绝缘膜43相连的方式包覆活性面6。
也就是，主面绝缘膜90在活性面6中使多个沟槽栅极构造31的栅极电极34、多个第一沟槽源极构造41的源极电极44、多个第二沟槽源极构造51的源极电极44、多个第一虚拟沟槽源极构造61的源极电极44、多个虚拟沟槽栅极构造62的栅极电极34、以及多个第二虚拟沟槽源极构造63的源极电极44露出。
主面绝缘膜90以与多个沟槽栅极构造31的栅极绝缘膜33、多个第一沟槽源极构造41的源极绝缘膜43、多个第二沟槽源极构造51的源极绝缘膜43、多个第一虚拟沟槽源极构造61的源极绝缘膜43、多个虚拟沟槽栅极构造62的栅极绝缘膜33、以及多个第二虚拟沟槽源极构造63的源极绝缘膜43相连的方式包覆第一～第四连接面8A～8D。
也就是，主面绝缘膜90在第一～第四连接面8A～8D中使多个沟槽栅极构造31的栅极电极34、多个第一沟槽源极构造41的源极电极44、多个第二沟槽源极构造51的源极电极44、多个第一虚拟沟槽源极构造61的源极电极44、多个虚拟沟槽栅极构造62的栅极电极34、以及多个第二虚拟沟槽源极构造63的源极电极44露出。主面绝缘膜90与外侧面7的周缘(第一～第四侧面5A～5D)空出间隔地形成于内方，具有使外侧面7的周缘部露出的周端壁。
参照图6以及图8，SiC半导体装置1包含在晶体管区域20中且在第一主面3(具体而言为活性面6)之上(above)包覆沟槽栅极构造31的栅极电极34的多个栅极接触电极91(aplurality of gate contact electrodes)。在图6中，多个栅极接触电极91由粗虚线示出。在该方式中，多个栅极接触电极91(the gate contact electrodes)未形成于第一周缘区域21以及第二周缘区域22。也就是，多个栅极接触电极91未形成于虚拟沟槽栅极构造62的栅极电极34之上。
多个栅极接触电极91分别包覆多个沟槽栅极构造31，分别与对应的栅极电极34电连接。具体而言，多个栅极接触电极91与多个沟槽栅极构造31的内方部空出间隔地分别形成于多个沟槽栅极构造31的两端部。也就是，多个栅极接触电极91在相对于沟槽栅极构造31的内方部而与沟槽栅极构造31的两端部接近的区域分别与对应的栅极电极34电连接。
多个栅极接触电极91从多个沟槽栅极构造31之上分别被引出至主面绝缘膜90之上(on)。多个栅极接触电极91在俯视时与多个第一沟槽源极构造41在第二方向Y上空出间隔地分别形成。多个栅极接触电极91在俯视时与多个第二沟槽源极构造51在第一方向X上空出间隔地分别形成。
多个栅极接触电极91在俯视时以夹入一个第一沟槽源极构造41的形态，在第二方向Y上与多个第一沟槽源极构造41交替地排列。在该方式中，多个栅极接触电极91分别形成为在第一方向X上延伸的带状。多个栅极接触电极91在俯视时形成为在第一方向X上延伸的条纹状。多个栅极接触电极91在俯视时在第二方向Y上不与多个第二沟槽源极构造51对置。
多个栅极接触电极91具有在第一方向X上超过沟槽栅极构造31的第一宽度W1的电极宽度WE(W1＜WE)。电极宽度WE是与栅极接触电极91延伸的方向(第一方向X)正交的方向(第二方向Y)的宽度。多个栅极接触电极91具有在第二方向Y上小于沟槽栅极构造31的长度的长度。
多个栅极接触电极91分别具有沿活性面6延伸的电极面91a。在该方式中，多个栅极接触电极91形成为从活性面6朝向电极面91a而电极宽度WE变窄的尖细形状(四角锥台状)。电极面91a优选形成为在第二方向Y上宽度比栅极电极34的电极面宽。也就是，电极面91a优选包含在法线方向Z上与栅极电极34对置的部分、以及在法线方向Z上与沟槽栅极构造31外的区域(也就是主面绝缘膜90)对置的部分。
各栅极接触电极91优选分别由导电性多晶硅构成。各栅极接触电极91也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。各栅极接触电极91优选分别由与各栅极电极34相同的导电材料构成。在该方式中，各栅极接触电极91由从各栅极电极34被引出至活性面6之上(above)的引出部构成。也就是，多个栅极接触电极91从栅极电极34经由栅极绝缘膜33的第三部分33c被引出至主面绝缘膜90之上。
参照图5～图21中的示出活性面6的周缘的俯视图以及剖视图，SiC半导体装置1包含以包覆第一～第四连接面8A～8D中的至少一个的方式形成于外侧面7之上(above)的侧壁配线100。侧壁配线100作为缓和形成于活性面6以及外侧面7之间的台阶差的侧壁构造(台阶差缓和构造)而形成。具体而言，侧壁配线100形成于主面绝缘膜90之上(on)。
侧壁配线100优选至少包覆第三连接面8C以及第四连接面8D的任一方。在该方式中，侧壁配线100在俯视时形成为沿第一～第四连接面8A～8D延伸的带状。具体而言，侧壁配线100在俯视时形成为包围活性面6的环状(具体而言为四边环状)，包覆第一～第四连接面8A～8D的整个区域。
也就是，侧壁配线100在第一连接面8A侧以及第二连接面8B侧，在沿沟槽栅极构造31、第一沟槽源极构造41、第二沟槽源极构造51、第一虚拟沟槽源极构造61、虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的方向(第一方向X)上延伸。侧壁配线100在第三连接面8C侧以及第四连接面8D侧，在与沟槽栅极构造31、第一沟槽源极构造41、第二沟槽源极构造51、第一虚拟沟槽源极构造61、虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63交叉的方向(第二方向Y)上延伸。
侧壁配线100中包覆活性面6的四个拐角(第一～第四连接面8A～8D的角部)的部分形成为朝向外侧面7侧的弯曲状。因此，在该方式中，侧壁配线100在俯视时作为整体形成为四个拐角弯曲的四边环状。
侧壁配线100包含沿外侧面7以膜状延伸的部分、以及沿第一～第四连接面8A～8D以膜状延伸的部分。侧壁配线100中位于外侧面7之上的部分也可以相对于活性面6在外侧面7侧的区域包覆外侧面7。侧壁配线100中位于外侧面7之上的部分也可以具有小于活性台地9的厚度(第一深度D1)的厚度。
侧壁配线100中位于第一～第四连接面8A～8D之上的部分沿第一～第四连接面8A～8D形成为膜状。侧壁配线100中位于第一～第四连接面8A～8D之上的部分也可以具有从活性面6朝向外侧面7向斜下倾斜的外表面。该情况下，侧壁配线100的外表面皆可以形成为向远离第一～第四连接面8A～8D的方向突出的弯曲状、也可以形成为朝向第一～第四连接面8A～8D侧凹陷的弯曲状。
侧壁配线100在外侧面7之上隔着主面绝缘膜90而与外部阱区域81的一分部对置。侧壁配线100还在外侧面7之上隔着主面绝缘膜90而与外部接触区域80对置。在该方式中，侧壁配线100在俯视时与场区域82A～82E空出间隔地形成于活性面6侧，未隔着主面绝缘膜90而与场区域82A～82E对置。
侧壁配线100在第一～第四连接面8A～8D之上隔着主面绝缘膜90而与SiC芯片2对置。也就是，侧壁配线100在第一～第四连接面8A～8D之上隔着主面绝缘膜90而与沿第一～第四连接面8A～8D的pn接合部(外部阱区域81以及第二半导体区域11的pn接合部)对置。
侧壁配线100还在第一～第四连接面8A～8D之上包覆第一沟槽源极构造41的露出部、第二沟槽源极构造51的露出部、第一虚拟沟槽源极构造61的露出部、虚拟沟槽栅极构造62的露出部以及第二虚拟沟槽源极构造63的露出部。由此，侧壁配线100在第一～第四连接面8A～8D之上与第一沟槽源极构造41、第二沟槽源极构造51、第一虚拟沟槽源极构造61、虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63电连接。
具体而言，侧壁配线100在第一～第四连接面8A～8D之上与第一沟槽源极构造41的源极电极44、第二沟槽源极构造51的源极电极44、第一虚拟沟槽源极构造61的源极电极44、虚拟沟槽栅极构造62的栅极电极34以及第二虚拟沟槽源极构造63的源极电极44电连接。也就是，侧壁配线100作为赋予源极电位的配线而形成于外侧面7之上。
在该方式中，侧壁配线100在第一～第四连接面8A～8D之上与第一沟槽源极构造41的源极电极44、第二沟槽源极构造51的源极电极44、第一虚拟沟槽源极构造61的源极电极44、虚拟沟槽栅极构造62的栅极电极34以及第二虚拟沟槽源极构造63的源极电极44一体地形成。
侧壁配线100具有从第一～第四连接面8A～8D中的至少一个搭接到活性面6的缘部之上的重叠部101。重叠部101在俯视时形成为沿活性面6的缘部延伸的带状。在该方式中，重叠部101从第一～第四连接面8A～8D的全部搭接到活性面6的缘部之上。也就是，重叠部101在俯视时沿活性面6的缘部延伸，形成为包围活性面6的内方部的环状。
重叠部101包含一对第一重叠部101A、以及一对第二重叠部101B。一对第一重叠部101A是重叠部101中沿第一连接面8A以及第二连接面8B延伸的部分。一对第二重叠部101B是重叠部101中沿第三连接面8C以及第四连接面8D延伸的部分。一对第一重叠部101A具有同样的构造，一对第二重叠部101B具有同样的构造。以下，对第一连接面8A侧的第一重叠部101A、以及第三连接面8C侧的第二重叠部101B的构造进行说明。
第一重叠部101A隔着主面绝缘膜90而与活性面6对置，至少包覆位于最外的一个第一虚拟沟槽源极构造61。在该方式中，第一重叠部101A包覆位于最外的一个第一虚拟沟槽源极构造61的整个区域。第一重叠部101A在活性面6之上与最外的第一虚拟沟槽源极构造61的源极电极44电连接。
具体而言，第一重叠部101A在活性面6之上与最外的第一虚拟沟槽源极构造61的源极电极44一体地形成。第一重叠部101A也可以包覆多个第一虚拟沟槽源极构造61。该情况下，由第一重叠部101A包覆的第一虚拟沟槽源极构造61的个数优选小于从第一重叠部101A露出的第一虚拟沟槽源极构造61的个数。
第二重叠部101B隔着主面绝缘膜90而与活性面6对置，包覆第一沟槽源极构造41的端部、第二沟槽源极构造51的端部、第一虚拟沟槽源极构造61的端部、虚拟沟槽栅极构造62的端部、以及第二虚拟沟槽源极构造63的端部。第二重叠部101B在活性面6之上与第一沟槽源极构造41的源极电极44、第二沟槽源极构造51的源极电极44、第一虚拟沟槽源极构造61的源极电极44、虚拟沟槽栅极构造62的栅极电极34、以及第二虚拟沟槽源极构造63的源极电极44电连接。
具体而言，第二重叠部101B在活性面6之上与第一沟槽源极构造41的源极电极44、第二沟槽源极构造51的源极电极44、第一虚拟沟槽源极构造61的源极电极44、虚拟沟槽栅极构造62的栅极电极34、以及第二虚拟沟槽源极构造63的源极电极44一体地形成。
重叠部101具有重叠宽度WO。重叠宽度WO是以第一～第四连接面8A～8D为基准，而与重叠部101延伸的方向正交的方向的宽度。重叠宽度WO优选为小于外侧面7的第一深度D1(WO＜D1)。重叠宽度WO优选为小于第一沟槽源极构造41的第三深度(WO＜D3)。重叠宽度WO既可以为沟槽栅极构造31的第二深度D2以上(WO≥D2)、也可以为小于第二深度D2(WO＜D2)。
侧壁配线100优选由导电性多晶硅构成。侧壁配线100也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。侧壁配线100优选由与栅极电极34相同的导电材料构成。另外，侧壁配线100优选由与源极电极44相同的导电材料构成。
SiC半导体装置1包含形成于主面绝缘膜90之上的第一无机绝缘膜110。第一无机绝缘膜110也可以称为“层间绝缘膜”、“中间绝缘膜”、“上侧绝缘膜”或者“包覆对象”。第一无机绝缘膜110既可以具有包含多个绝缘膜的层叠构造、也可以具有由单一的绝缘膜构成的单层构造。第一无机绝缘膜110优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。第一无机绝缘膜110也可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第一无机绝缘膜110也可以具有将氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少两种以任意的顺序层叠而成的层叠构造。第一无机绝缘膜110也可以具有由氧化硅膜、氮化硅膜或者氮氧化硅膜构成的单层构造。在该方式中，第一无机绝缘膜110具有多个氧化硅膜层叠而成的层叠构造。
具体而言，第一无机绝缘膜110具有层叠构造，该层叠构造包含从主面绝缘膜90侧依次层叠的NSG(Nondoped Silicate Glass)膜以及PSG(Phosphor Silicate Glass)膜。NSG膜由无添加杂质的氧化硅膜构成。PSG膜由添加了磷的氧化硅膜构成。NSG膜的厚度也可以为10nm以上且300nm以下。PSG膜的厚度也可以为50nm以上且500nm以下。第一无机绝缘膜110的厚度优选为超过主面绝缘膜90的厚度。
第一无机绝缘膜110在活性面6之上以膜状包覆晶体管区域20、第一周缘区域21以及第二周缘区域22。第一无机绝缘膜110在晶体管区域20中选择性地包覆多个沟槽栅极构造31、多个第一沟槽源极构造41以及多个第二沟槽源极构造51。第一无机绝缘膜110在第一周缘区域21以及第二周缘区域22中包覆第一虚拟构造60A的整个区域以及第二虚拟构造60B的整个区域。也就是，第一无机绝缘膜110一并包覆多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63。
第一无机绝缘膜110在活性面6以及外侧面7之间的区域中包覆侧壁配线100，从活性面6之上横穿第一～第四连接面8A～8D而被引出至外侧面7之上。第一无机绝缘膜110以膜状包覆侧壁配线100。第一无机绝缘膜110在外侧面7之上以膜状包覆主面绝缘膜90。第一无机绝缘膜110与外侧面7的周缘(第一～第四侧面5A～5D)空出间隔地形成于内方，具有使外侧面7的周缘部露出的周端壁。第一无机绝缘膜110的周端壁与主面绝缘膜90的周端壁一起划分使用外侧面7的周缘部露出的切槽开口111。
参照图6以及图14，第一无机绝缘膜110在活性面6侧具有多个栅极开口112(aplurality of gate openings)。多个栅极开口112(the gate openings)形成于晶体管区域20侧，使多个沟槽栅极构造31的两端部分别露出。多个栅极开口112未形成于第一周缘区域21侧以及第二周缘区域22侧，未使多个虚拟沟槽栅极构造62露出。
在该方式中，多个栅极开口112使多个栅极接触电极91以一一对应的关系分别露出。当然，多个栅极开口112也可以使一个栅极接触电极91以一对多的对应关系分别露出。在该方式中，多个栅极开口112在俯视时与对应的栅极接触电极91的周缘空出间隔地使对应的栅极接触电极91的电极面91a分别露出。
也就是，多个栅极开口112仅使对应的栅极接触电极91的电极面91a分别露出。在该方式中，多个栅极开口112分别形成为在栅极接触电极91延伸的方向(第一方向X)上延伸的带状。多个栅极开口112在俯视时作为整体而形成为条纹状。多个栅极开口112的平面形状是任意的，也可以形成为圆形状。
参照图11，第一无机绝缘膜110在活性面6侧具有多个源极开口113(apluralityof source openings)。多个源极开口113(the source openings)形成于晶体管区域20侧，使多个第一沟槽源极构造41分别露出。多个源极开口113不使多个第二沟槽源极构造51露出。也就是，多个第二沟槽源极构造51由第一无机绝缘膜110包覆。另外，多个源极开口113未形成于第一周缘区域21侧以及第二周缘区域22侧，不使多个第一虚拟沟槽源极构造61以及多个第二虚拟沟槽源极构造63露出。
在该方式中，多个源极开口113以与多个接触区域70一一对应的关系分别形成，使对应的第一沟槽源极构造41从多个部位分别露出。也就是，多个源极开口113根据多个接触区域70的排列，在俯视时在第一方向X以及第二方向Y上空出间隔地以行列状或者交错状的图案排列。
在该方式中，多个源极开口113与多个接触区域70的平面形状对应，分别形成为在第一方向X上延伸的带状。多个源极开口113的平面形状是任意的，也可以形成为圆形状。多个源极开口113除了对应的第一沟槽源极构造41的源极电极44以外，还使对应的源极区域24以及对应的接触区域70分别露出。当然，多个源极开口113也可以使多个第一沟槽源极构造41以一一对应的关系分别露出。该情况下，多个第一沟槽源极构造41优选形成为沿对应的第一沟槽源极构造41延伸的带状。
参照图10、图13以及图14，第一无机绝缘膜110在外侧面7侧至少具有一个侧壁开口114。在该方式中，第一无机绝缘膜110具有一个侧壁开口114。侧壁开口114在俯视时形成为沿侧壁配线100延伸的带状。在该方式中，侧壁开口114在俯视时形成为沿侧壁配线100延伸的环状(具体而言四边环状)。侧壁开口114在侧壁配线100使包覆外侧面7的部分遍及整周地露出。在该方式中，侧壁开口114也使外部接触区域80遍及整周地露出。
参照图22～图28，SiC半导体装置1包含形成于第一无机绝缘膜110之上的第一主面电极120。在该方式中，第一主面电极120仅配置在活性面6之上，未配置在外侧面7之上。第一主面电极120包含栅极主面电极121。栅极主面电极121也可以称为栅极焊盘电极。栅极主面电极121与多个沟槽栅极构造31(栅极电极34)电连接，将从外部输入的栅极电位(栅极信号)赋予多个沟槽栅极构造31(栅极电极34)。
栅极主面电极121在俯视时与第一～第四连接面8A～8D空出间隔地配置在活性面6的周缘部之上。在该方式中，栅极主面电极121在活性面6的周缘部中配置在与第一连接面8A的中央部对置的区域。栅极主面电极121至少与最外的第一虚拟沟槽源极构造61(侧壁配线100)空出间隔地配置在活性面6的内方。栅极主面电极121在俯视时形成为具有与活性面6平行的四边的四边形状。
栅极主面电极121隔着第一无机绝缘膜110而与第一周缘区域21的一部分(第一虚拟构造60A的一部分)对置。栅极主面电极121隔着第一无机绝缘膜110而与至少一个第一虚拟沟槽源极构造61对置。在该方式中，栅极主面电极121横穿多个第一虚拟沟槽源极构造61。栅极主面电极121通过第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61电分离。
栅极主面电极121从第一虚拟构造60A侧向第二虚拟构造60B侧引出，隔着第一无机绝缘膜110而与第二虚拟构造60B的一部分对置。栅极主面电极121隔着第一无机绝缘膜110而与虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的任一方或者双方对置。在该方式中，栅极主面电极121横穿多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63的全部。栅极主面电极121通过第一无机绝缘膜110而与多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63电分离。
栅极主面电极121从第一周缘区域21侧向晶体管区域20侧引出，隔着第一无机绝缘膜110而与晶体管构造30的一部分对置。栅极主面电极121与沟槽栅极构造31以及第一沟槽源极构造41的任一方或者双方对置。在该方式中，栅极主面电极121横穿多个沟槽栅极构造31以及多个第一沟槽源极构造41。栅极主面电极121通过第一无机绝缘膜110而与多个沟槽栅极构造31以及多个第一沟槽源极构造41电分离。栅极主面电极121与多个第二沟槽源极构造51空出间隔地配置，也与多个第二沟槽源极构造51电分离。
栅极主面电极121具有位于第一无机绝缘膜110之上的栅极电极侧壁121a(电极侧壁)。栅极电极侧壁121a形成为从栅极主面电极121的主面向斜下倾斜的锥形形状。栅极电极侧壁121a也可以形成为朝向第一无机绝缘膜110弯曲的弯曲锥形形状。
第一主面电极120包含源极主面电极122。源极主面电极122与栅极主面电极121空出间隔地配置在活性面6之上。源极主面电极122也可以称为源极焊盘电极。源极主面电极122与多个第一沟槽源极构造41(源极电极44)电连接，将从外部输入的源极电位赋予多个第一沟槽源极构造41(源极电极44)。
源极主面电极122在俯视时与第一～第四连接面8A～8D空出间隔地形成于活性面6之上。在该方式中，源极主面电极122在俯视时形成为具有与活性面6(第一～第四连接面8A～8D)平行的四边的四边形状。具体而言，源极主面电极122在俯视时形成为具有朝向活性面6的内方凹陷的凹部的多边形状，以便在沿第一连接面8A的边与栅极主面电极121一致。
源极主面电极122具有超过栅极主面电极121的平面面积的平面面积。源极主面电极122至少与最外的第一虚拟沟槽源极构造61(侧壁配线100)空出间隔地配置活性面6的内方。在该方式中，源极主面电极122在俯视时与第一虚拟构造60A空出间隔地配置在活性面6的内方。
源极主面电极122包含主体部123、第一引出部124、第二引出部125以及第三引出部126。主体部123配置在晶体管区域20之上，在第二方向Y上与栅极主面电极121对置。在该方式中，主体部123与多个沟槽栅极构造31的全部以及多个第一沟槽源极构造41的全部对置。主体部123从第一无机绝缘膜110之上进入多个源极开口113，且与多个源极区域24、多个源极电极44以及多个接触区域70电连接。由此，施加于源极主面电极122的源极电位赋予多个源极电极44、多个源极区域24以及多个接触区域70。
第一引出部124从晶体管区域20之上被引出至第一周缘区域21的一方侧(第三连接面8C侧)之上，且在第一方向X上与栅极主面电极121对置。第二引出部125从晶体管区域20之上被引出至第一周缘区域21的另一方侧(第四连接面8D侧)之上，且在第一方向X上隔着栅极主面电极121而与第一引出部124对置。
第一～第二引出部124～125隔着第一无机绝缘膜110而分别与第二虚拟构造60B的一部分对置。第一～第二引出部124～125分别与虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的任一方或者双方对置。在该方式中，第一～第二引出部124～125分别与虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63这双方对置。
第一～第二引出部124～125也可以分别与多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63对置。第一～第二引出部124～125通过第一无机绝缘膜110而分别与多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63电分离。
在该方式中，第一～第二引出部124～125与第一虚拟构造60A侧空出间隔地配置在第二虚拟构造60B侧。因此，第一～第二引出部124～125未隔着第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61对置。第一～第二引出部124～125通过第一无机绝缘膜110而分别与多个第一虚拟沟槽源极构造61电分离。
当然，第一～第二引出部124～125也可以从第二虚拟构造60B侧向第一虚拟构造60A侧引出，隔着第一无机绝缘膜110而分别与第一虚拟构造60A的一部分对置。该情况下，第一～第二引出部124～125也可以隔着第一无机绝缘膜110而分别与至少一个第一虚拟沟槽源极构造61对置。
第三引出部126从晶体管区域20之上被引出至第二周缘区域22之上，隔着第一无机绝缘膜110而与第二虚拟构造60B的一部分对置。第三引出部126与虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63的任一方或者双方对置。
在该方式中，第三引出部126与虚拟沟槽栅极构造62以及第二虚拟沟槽源极构造63这双方对置。第三引出部126也可以与多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63对置。第三引出部126通过第一无机绝缘膜110而与多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63电分离。
第三引出部126从第二虚拟构造60B侧向第一虚拟构造60A侧引出，隔着第一无机绝缘膜110而分别与第一虚拟构造60A的一部分对置。第三引出部126隔着第一无机绝缘膜110而分别与多个(在该方式中为全部)的第一虚拟沟槽源极构造61对置。第三引出部126通过第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61电分离。
源极主面电极122具有位于第一无机绝缘膜110之上的源极电极侧壁122a(电极侧壁)。源极电极侧壁122a形成为从源极主面电极122的主面向斜下倾斜的锥形形状。源极电极侧壁122a也可以形成为朝向第一无机绝缘膜110弯曲的弯曲锥形形状。
SiC半导体装置1包含形成于第一无机绝缘膜110之上的配线电极130。配线电极130在第一无机绝缘膜110之上被引绕至包含包覆活性面6的区域以及包覆外侧面7的区域的任意的区域。
配线电极130包含栅极配线电极131(栅极配线)。栅极配线电极131也可以称为栅极指电极。栅极配线电极131从栅极主面电极121被引出至第一无机绝缘膜110中包覆活性面6的部分之上。栅极配线电极131形成于活性面6之上，未形成于外侧面7之上。栅极配线电极131将施加于栅极主面电极121的栅极电位传递至其它区域。
栅极配线电极131与第一～第四连接面8A～8D以及源极主面电极122空出间隔从栅极主面电极121向第一～第四连接面8A～8D以及源极主面电极122之间的区域引出。栅极配线电极131形成为沿第一～第四连接面8A～8D延伸的带状。具体而言，栅极配线电极131优选在俯视时以从多个方向与源极主面电极122对置的方式，沿第一～第四连接面8A～8D的至少两个以带状延伸。
在该方式中，栅极配线电极131在俯视时从四个方向与源极主面电极122对置。栅极配线电极131中沿活性面6的四个拐角延伸的部分形成为朝向外侧面7侧的弯曲状。因此，在该方式中，栅极配线电极131在俯视时作为整体而以四个拐角弯曲的带状延伸。栅极配线电极131在第二连接面8B侧具有开放部。开放部的位置、大小是任意的。
栅极配线电极131从栅极主面电极121被引出至第一周缘区域21之上，且沿第一连接面8A以及第三连接面8C延伸。栅极配线电极131在第一周缘区域21侧隔着第一无机绝缘膜110而与第一虚拟构造60A的一部分以及第二虚拟构造60B的一部分对置。
具体而言，栅极配线电极131隔着第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63对置。栅极配线电极131通过第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63电分离。
栅极配线电极131从第一周缘区域21侧向晶体管区域20侧引出，且沿第三连接面8C以及第四连接面8D延伸。栅极配线电极131在晶体管区域20侧隔着第一无机绝缘膜110而与晶体管构造30的一部分对置。栅极配线电极131在晶体管区域20中，在俯视时与多个沟槽栅极构造31以及多个第一沟槽源极构造41交叉(具体而言为正交)。
也就是，栅极配线电极131在与多个沟槽栅极构造31以及多个第一沟槽源极构造41延伸的方向(第一方向X)交叉(具体而言为正交)的方向(第二方向Y)上延伸。换言之，栅极配线电极131在与多个沟槽栅极构造31以及多个第二沟槽源极构造51的对置方向(第一方向X)交叉(具体而言为正交)的方向(第二方向Y)上延伸。
栅极配线电极131以在俯视时横穿沟槽栅极构造31以及第二沟槽源极构造51之间的区域的方式延伸，且与多个沟槽栅极构造31的端部、多个第一沟槽源极构造41的内方部、以及多个第二沟槽源极构造51的端部交叉(具体而言为正交)。栅极配线电极131从第一无机绝缘膜110之上进入多个栅极开口112，且与多个栅极接触电极91电连接。由此，施加于栅极主面电极121的栅极电位经由栅极配线电极131而赋予多个沟槽栅极构造31。
栅极配线电极131从晶体管区域20被引出至第二周缘区域22之上，且沿第三连接面8C以及第二连接面8B延伸。栅极配线电极131在第二周缘区域22侧隔着第一无机绝缘膜110而与第一虚拟构造60A的一部分以及第二虚拟构造60B的一部分对置。
具体而言，栅极配线电极131隔着第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63对置。栅极配线电极131通过第一无机绝缘膜110而与多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62以及多个第二虚拟沟槽源极构造63电分离。
栅极配线电极131具有位于第一无机绝缘膜110之上的栅极配线侧壁131a(配线侧壁)。栅极配线侧壁131a形成为从栅极配线电极131的主面向斜下倾斜的锥形形状。栅极配线侧壁131a也可以形成为朝向第一无机绝缘膜110弯曲的弯曲锥形形状。
配线电极130包含源极配线电极132(源极配线)。源极配线电极132也可以称为源极指电极。源极配线电极132将施加于源极主面电极122的源极电位传递至其它区域。源极配线电极132从源极主面电极122通过栅极配线电极131的开放部，在第一无机绝缘膜110被引出至包覆侧壁配线100的部分之上。源极配线电极132在俯视时形成为与栅极配线电极131空出间隔地沿侧壁配线100延伸的带状。
源极配线电极132形成为沿第一～第四连接面8A～8D延伸的带状。具体而言，源极配线电极132优选在俯视时以从多个方向与源极主面电极122对置的方式，沿第一～第四连接面8A～8D的至少两个以带状延伸。在该方式中，源极配线电极132在俯视时以从四个方向与源极主面电极122对置的方式，形成为沿侧壁配线100延伸的环状(具体而言为四边环状)。也就是，源极配线电极132在俯视时一并包围栅极主面电极121、源极主面电极122以及栅极配线电极131。
源极配线电极132中沿活性面6的四个拐角延伸的部分形成为朝向外侧面7侧的弯曲状。因此，在该方式中，源极配线电极132在俯视时作为整体形成为四个拐角弯曲的环状。在该方式中，源极配线电极132隔着第一无机绝缘膜110包覆侧壁配线100的整个区域。
源极配线电极132还从侧壁配线100之上被引出至第一无机绝缘膜110中包覆外侧面7的部分之上。具体而言，源极配线电极132被引出至外部接触区域80之上，在俯视时形成为沿外部接触区域80延伸的带状。在该方式中，源极配线电极132在俯视时形成为沿外部接触区域80延伸的环状(具体而言为四边环状)。也就是，源极配线电极132遍及整周地包覆外部接触区域80以及侧壁配线100。
源极配线电极132从第一无机绝缘膜110之上进入侧壁开口114，且与侧壁配线100以及外部接触区域80电连接。在该方式中，源极配线电极132遍及整周地与侧壁配线100以及外部接触区域80电连接。由此，施加于源极主面电极122的源极电位经由源极配线电极132而赋予侧壁配线100以及外部接触区域80。
赋予侧壁配线100后的源极电位被赋予多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、以及多个第二虚拟沟槽源极构造63。也就是，源极配线电极132通过经由侧壁配线100，而在与源极主面电极122不同的位置使多个第一沟槽源极构造41与源极主面电极122电连接。
另外，源极配线电极132通过经由侧壁配线100而使在活性面6与源极主面电极122电分离的多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、以及多个第二虚拟沟槽源极构造63从第一～第四连接面8A～8D侧与源极主面电极122电连接。也就是，根据侧壁配线100，在活性面6与第一主面电极120电分离的任意的沟槽构造在活性面6外的区域(第一～第四连接面8A～8D)中与第一主面电极120电连接。
源极配线电极132具有位于第一无机绝缘膜110之上的源极配线侧壁132a(配线侧壁)。源极配线侧壁132a形成为从源极主面电极122的主面向斜下倾斜的锥形形状。源极配线侧壁132a也可以形成为朝向第一无机绝缘膜110弯曲的弯曲锥形形状。
第一主面电极120以及配线电极130分别具有层叠构造，该层叠构造包含从第一无机绝缘膜110侧依次层叠的第一电极膜141以及第二电极膜142。第一电极膜141沿第一无机绝缘膜110形成为膜状。第一电极膜141由金属势垒膜构成。在该方式中，第一电极膜141由Ti系金属膜构成。
第一电极膜141包含钛膜以及氮化钛膜中的至少一种。第一电极膜141也可以具有由钛膜或者氮化钛膜构成的单层构造。在该方式中，第一电极膜141具有层叠构造，该层叠构造包含从第一主面3侧依次层叠的钛膜以及氮化钛膜。第一电极膜141的厚度也可以为10nm以上且500nm以下。
第二电极膜142沿第一电极膜141形成为膜状。第一电极膜141由Cu系金属膜或者Al系金属膜构成。第一电极膜141也可以包含纯Cu膜(纯度为99％以上的Cu膜)、纯Al膜(纯度为99％以上的Al膜)、AlCu合金膜、AlSi合金膜、以及AlSiCu合金膜中的至少一种。在该方式中，第一电极膜141具有由AlCu合金膜构成的单层构造。第二电极膜142的厚度也可以为0.5μm以上且10μm以下。第二电极膜142的厚度优选为2.5μm以上且7.5μm以下。
SiC半导体装置1包含第二无机绝缘膜150。第二无机绝缘膜150由具有比较高的致密度的无机绝缘体构成，具有针对水分(湿气)的势垒性(遮蔽性)。例如，第一主面电极120的氧化物(在该方式中为氧化铝)使第一主面电极120的电的特性下降。另外，第一主面电极120的氧化物成为因热膨胀而引起第一主面电极120、其它构造物的部分的剥离、开裂等的一个主要原因。
第二无机绝缘膜150通过包覆第一无机绝缘膜110以及第一主面电极120的任一方或者双方来遮蔽来自外部的水分(湿气)，保护SiC芯片2、第一主面电极120免受氧化的影响。第二无机绝缘膜150也可以称为钝化膜。
第二无机绝缘膜150既可以具有包含多个绝缘膜的层叠构造、也可以具有由单一的绝缘膜构成的单层构造。第二无机绝缘膜150优选包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。第二无机绝缘膜150也可以具有包含多个氧化硅膜的层叠构造、包含多个氮化硅膜的层叠构造、或者包含多个氮氧化硅膜的层叠构造。
第二无机绝缘膜150也可以具有使氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少两种以任意的顺序层叠的层叠构造。第二无机绝缘膜150也可以具有由氧化硅膜、氮化硅膜或者氮氧化硅膜构成的单层构造。在该方式中，第二无机绝缘膜150具有由氮化硅膜构成的单层构造。也就是，第二无机绝缘膜150由与第一无机绝缘膜110不同的绝缘体构成。
第二无机绝缘膜150的厚度优选为小于第一无机绝缘膜110的厚度。第二无机绝缘膜150的厚度也可以为第一无机绝缘膜110的厚度以上。第二无机绝缘膜150的厚度优选为超过第一电极膜141的厚度。第二无机绝缘膜150的厚度优选为第二电极膜142的厚度以下。第二无机绝缘膜150的厚度特别优选为小于第二电极膜142的厚度。第二无机绝缘膜150的厚度也可以为0.05μm以上且5μm以下。第二无机绝缘膜150的厚度优选为0.1μm以上且2μm以下。
参照图23，在该方式中，第二无机绝缘膜150包含多个内包覆部151(电极包覆部)、外包覆部152(绝缘包覆部)以及除去部153。多个内包覆部151以使第一主面电极120的电极侧壁露出的方式，分别包覆第一主面电极120。具体而言，多个内包覆部151包含包覆栅极主面电极121的栅极内包覆部154、以及包覆源极主面电极122的源极内包覆部155。
第二无机绝缘膜150具有栅极内包覆部154以及源极内包覆部155中的至少一方即可，不需要同时包含栅极内包覆部154以及源极内包覆部155这双方。第二无机绝缘膜150优选具有至少包覆面积比栅极主面电极121的面积大的源极主面电极122的源极内包覆部155。
第二无机绝缘膜150特别优选具有栅极内包覆部154以及源极内包覆部155这双方。另外，第二无机绝缘膜150具有多个内包覆部151以及外包覆部152中的至少一方即可，不需要同时包含多个内包覆部151以及外包覆部152这双方。第二无机绝缘膜150优选至少具有多个内包覆部151。最优选包含多个内包覆部151以及外包覆部152这双方。
第二无机绝缘膜150的栅极内包覆部154以在活性面6之上使栅极电极侧壁121a露出的方式包覆栅极主面电极121。具体而言，栅极内包覆部154以使栅极主面电极121的周缘部露出的方式从栅极电极侧壁121a空出间隔地包覆栅极主面电极121。栅极内包覆部154也使栅极主面电极121的内方部露出。
栅极内包覆部154在俯视时形成为沿栅极电极侧壁121a延伸的带状。在该方式中，栅极内包覆部154在俯视时形成为包围栅极主面电极121的内方部的环状。具体而言，栅极内包覆部154在俯视时形成为具有与栅极电极侧壁121a平行的四边的环状(具体而言为四边环状)。
栅极内包覆部154具有栅极主面电极121的内方部侧的第一内壁部154a、以及栅极电极侧壁121a侧的第一外壁部154b。在该方式中，第一内壁部154a在俯视时形成为具有与栅极电极侧壁121a平行的四边的四边形状。第一内壁部154a形成为从第二无机绝缘膜150的主面朝向栅极主面电极121的内方部向斜下倾斜的锥形形状。第一内壁部154a划分使栅极主面电极121的内方部露出的第一栅极开口156。
第一外壁部154b以使栅极主面电极121的周缘部露出的方式，与栅极电极侧壁121a空出间隔地形成于栅极主面电极121之上。在该方式中，第一外壁部154b在俯视时形成为具有与栅极电极侧壁121a平行的四边的四边形状。第一外壁部154b形成为从第二无机绝缘膜150的主面朝向栅极主面电极121的栅极电极侧壁121a向斜下倾斜的锥形形状。
第二无机绝缘膜150的源极内包覆部155在活性面6之上以使源极电极侧壁122a露出的方式包覆源极主面电极122。具体而言，源极内包覆部155以使源极主面电极122的周缘部露出的方式，与源极电极侧壁122a空出间隔地包覆源极主面电极122。源极内包覆部155也使源极主面电极122的内方部露出。
源极内包覆部155在俯视时形成为沿源极电极侧壁122a延伸的带状。在该方式中，源极内包覆部155在俯视时形成为包围源极主面电极122的内方部的环状。源极内包覆部155具有在俯视时以沿形成源极电极侧壁122a的凹部的部分的方式朝向源极主面电极122的内方以凹状凹陷的部分。由此，源极内包覆部155在俯视时形成为具有与源极电极侧壁122a平行的边的环状(具体而言为多边环状)。
源极内包覆部155具有源极主面电极122的内方部侧的第二内壁部155a、以及源极主面电极122的源极电极侧壁122a侧的第二外壁部155b。在该方式中，第二内壁部155a在俯视时形成为具有与源极电极侧壁122a平行的边的多边形状。第二内壁部155a形成为从第二无机绝缘膜150的主面朝向源极主面电极122的内方部向斜下倾斜的锥形形状。第二内壁部155a划分使源极主面电极122的内方部露出的第一源极开口157。
第二外壁部155b以使源极主面电极122的周缘部露出的方式，与源极电极侧壁122a空出间隔地形成于源极主面电极122之上。在该方式中，第二外壁部155b在俯视时形成为具有与源极电极侧壁122a平行的边的多边形状。第二外壁部155b形成为从第二无机绝缘膜150的主面朝向源极主面电极122的源极电极侧壁122a向斜下倾斜的锥形形状。
第二无机绝缘膜150的外包覆部152以使栅极电极侧壁121a以及源极电极侧壁122a露出的方式，从栅极主面电极121以及源极主面电极122向第一主面3的周缘侧空出间隔地包覆第一无机绝缘膜110。外包覆部152以使栅极配线侧壁131a露出的方式，与栅极配线电极131空出间隔地形成于第一主面3的周缘。外包覆部152以使源极配线侧壁132a露出的方式，与源极配线电极132空出间隔地形成于第一主面3的周缘。外包覆部152与侧壁配线100空出间隔地形成于第一主面3的周缘。
外包覆部152在俯视时形成为沿活性面6(第一～第四连接面8A～8D)延伸的带状。外包覆部152在俯视时形成为包围活性面6的环状。具体而言，外包覆部152在俯视时形成为具有与活性面6平行的四边的四边环状。外包覆部152在在俯视时包围侧壁配线100、栅极主面电极121、源极主面电极122、栅极配线电极131以及源极配线电极132。
外包覆部152隔着第一无机绝缘膜110而与至少一个场区域82A～82E对置。在该方式中，外包覆部152在俯视时与最内的第一场区域82A空出间隔地形成于第一主面3的周缘侧，且隔着第一无机绝缘膜110而与第二～第五场区域82B～82E对置。当然，外包覆部152也可以隔着第一无机绝缘膜110而与第一～第五场区域82A～82E的全部对置。
在该方式中，外包覆部152从第一无机绝缘膜110之上被引出至从切槽开口111露出的外侧面7的周缘部之上。第一无机绝缘膜110(外包覆部152)在与第一主面3的周缘之间划分外侧面7的周缘部露出的切割道158。切割道158划分为沿第一主面3的周缘延伸的四边环状。切割道158的宽度也可以为5μm以上且25μm以下。切割道158的宽度是与切割道158延伸的方向正交的方向的宽度。
外包覆部152具有活性面6侧的第三内壁部152a、以及第一主面3的周缘侧的第三外壁部152b。第三内壁部152a在外侧面7之上以使第一无机绝缘膜110露出的方式，与侧壁开口114空出间隔地形成于第一无机绝缘膜110之上。具体而言，第三内壁部152a以使第一无机绝缘膜110露出的方式，与源极配线电极132的源极配线侧壁132a空出间隔地形成于第一无机绝缘膜110之上。
在该方式中，第三内壁部152a在俯视时形成为具有与源极配线电极132(源极配线侧壁132a)平行的四边的四边形状。第三内壁部152a一并包围侧壁配线100、栅极主面电极121、源极主面电极122、栅极配线电极131以及源极配线电极132。第三内壁部152a从第二无机绝缘膜150的主面朝向第一无机绝缘膜110向斜下倾斜的锥形形状。
第三外壁部152b在俯视时形成于切槽开口111以及外侧面7的周缘之间的区域，使外侧面7的周缘部露出。第三外壁部152b形成为从第二无机绝缘膜150的主面朝向外侧面7向斜下倾斜的锥形形状。第三外壁部152b在与外侧面7的周缘之间划分切割道158。
栅极内包覆部154(第一外壁部154b)以及外包覆部152(第三内壁部152a)之间、源极内包覆部155(第二外壁部155b)以及外包覆部152(第三内壁部152a)之间、以及栅极内包覆部154(第一外壁部154b)以及源极内包覆部155(第二外壁部155b)之间划分第二无机绝缘膜150的除去部153。
在该方式中，除去部153在俯视时形成为沿第一～第四连接面8A～8D、第一外壁部154b以及第二外壁部155b延伸的带状。在该方式中，除去部153在俯视时一体地包含沿第一外壁部154b延伸的环状部、以及沿第二外壁部155b(第一～第四连接面8A～8D)延伸的环状部。
除去部153使活性面6以及外侧面7之间的台阶差部(也就是第一～第四连接面8A～8D)遍及整周地露出的同时，使栅极电极侧壁121a、源极电极侧壁122a、栅极配线侧壁131a以及源极配线侧壁132a遍及整周地露出。也就是，除去部153使栅极配线电极131的整个区域、源极配线电极132的整个区域、以及介于栅极配线电极131以及源极配线电极132之间的侧壁配线100的整个区域露出。
在第二无机绝缘膜150中，栅极内包覆部154形成于平坦的栅极主面电极121之上，源极内包覆部155形成于平坦的源极主面电极122之上，外包覆部152形成于平坦的第一无机绝缘膜110之上。因此，在第二无机绝缘膜150中，侧壁配线100、栅极主面电极121、源极主面电极122、栅极配线电极131以及源极配线电极132所引起的台阶差由除去部153去除。
SiC半导体装置1包含第一无机绝缘膜110、第二无机绝缘膜150以及选择性地包覆第一主面电极120的有机绝缘膜160。有机绝缘膜160具有比第二无机绝缘膜150的硬度低的硬度。换言之，有机绝缘膜160具有比第二无机绝缘膜150的弹性率小的弹性率，作为针对外力的缓冲材料(保护膜)发挥功能。有机绝缘膜160保护SiC芯片2、第一主面电极120、第二无机绝缘膜150等免受外力的影响。
有机绝缘膜160优选包含感光性树脂。感光性树脂也可以为负型或者正型。有机绝缘膜160也可以包含聚酰亚胺膜、聚酰胺膜以及聚苯并恶唑膜中的至少一个。在该方式中，有机绝缘膜160包含聚酰亚胺膜。
有机绝缘膜160的厚度可以为1μm以上且50μm以下。有机绝缘膜160的厚度优选为5μm以上且20μm以下。有机绝缘膜160的厚度优选为超过第二无机绝缘膜150的厚度。有机绝缘膜160的厚度特别优选为超过第一主面电极120的厚度。
有机绝缘膜160在活性面6之上包覆栅极主面电极121的栅极电极侧壁121a。具体而言，有机绝缘膜160遍及栅极主面电极121的整周地包覆栅极电极侧壁121a。有机绝缘膜160在栅极电极侧壁121a中包覆第一电极膜141以及第二电极膜142。有机绝缘膜160包覆栅极主面电极121的缘部。
也就是，有机绝缘膜160从栅极电极侧壁121a朝向栅极内包覆部154延伸，包覆从栅极电极侧壁121a以及栅极内包覆部154之间露出的栅极主面电极121的周缘部。有机绝缘膜160还从栅极主面电极121的周缘部朝向栅极内包覆部154之上延伸，包覆栅极内包覆部154。
有机绝缘膜160以使栅极主面电极121的内方部露出的方式包覆栅极内包覆部154。具体而言，有机绝缘膜160以使栅极内包覆部154的第一内壁部154a露出的方式包覆栅极内包覆部154。更具体而言，有机绝缘膜160从第一内壁部154a向第一外壁部154b侧空出间隔地包覆栅极内包覆部154，使栅极主面电极121的内方部以及栅极内包覆部154的缘部露出。
有机绝缘膜160在活性面6之上包覆源极主面电极122的源极电极侧壁122a。具体而言，有机绝缘膜160遍及源极主面电极122的整周地包覆源极电极侧壁122a。有机绝缘膜160在源极电极侧壁122a中包覆第一电极膜141以及第二电极膜142。有机绝缘膜160包覆源极主面电极122的缘部。
也就是，有机绝缘膜160从源极电极侧壁122a朝向源极内包覆部155侧延伸，包覆从源极电极侧壁122a以及源极内包覆部155之间露出的源极主面电极122的周缘部。有机绝缘膜160还从源极主面电极122的周缘部朝向源极内包覆部155之上延伸，包覆源极内包覆部155。
有机绝缘膜160以使源极主面电极122的内方部露出的方式包覆源极内包覆部155。具体而言，有机绝缘膜160以使源极内包覆部155的第二内壁部155a露出的方式包覆源极内包覆部155。更具体而言，有机绝缘膜160从第二内壁部155a向第二外壁部155b侧空出间隔地包覆源极内包覆部155，使源极主面电极122的内方部以及源极内包覆部155的缘部露出。
有机绝缘膜160在活性面6之上包覆栅极配线电极131的栅极配线侧壁131a。具体而言，有机绝缘膜160遍及栅极配线电极131的整周地包覆栅极配线侧壁131a。有机绝缘膜160在栅极配线侧壁131a中包覆第一电极膜141以及第二电极膜142。有机绝缘膜160从栅极配线侧壁131a延伸至栅极配线电极131之上，包覆栅极配线电极131的整个区域。
有机绝缘膜160在活性面6以及外侧面7之间的区域中隔着源极配线电极132以及第一无机绝缘膜110包覆侧壁配线100。有机绝缘膜160遍及源极配线电极132的整周地包覆源极配线侧壁132a。有机绝缘膜160在源极配线侧壁132a中包覆第一电极膜141以及第二电极膜142。有机绝缘膜160从源极配线侧壁132a延伸至源极配线电极132之上，包覆源极配线电极132的整个区域。也就是，有机绝缘膜160隔着源极配线电极132以及第一无机绝缘膜110包覆侧壁配线100的整个区域。
有机绝缘膜160从源极配线电极132之上被引出至第二无机绝缘膜150的外包覆部152之上，包覆外包覆部152。有机绝缘膜160以使外侧面7的周缘部露出的方式包覆外包覆部152。具体而言，有机绝缘膜160以使外包覆部152的第三外壁部152b露出的方式包覆外包覆部152。更具体而言，有机绝缘膜160从第三外壁部152b向第三内壁部152a侧空出间隔地包覆外包覆部152，在俯视时使外侧面7的周缘部以及外包覆部152的周缘部露出。
有机绝缘膜160具有栅极主面电极121侧的第四内壁部160a。第四内壁部160a沿栅极内包覆部154的第一内壁部154a(第一栅极开口156)延伸。在该方式中，第四内壁部160a在俯视时形成为具有与第一内壁部154a平行的四边的四边形状。
具体而言，第四内壁部160a从第一内壁部154a向第一外壁部154b侧空出间隔地形成于栅极内包覆部154之上，使栅极主面电极121的内方部以及栅极内包覆部154的缘部露出。也就是，第二栅极开口161使栅极主面电极121的内方部以及栅极内包覆部154的缘部露出。第四内壁部160a划分使栅极主面电极121的内方部露出的第二栅极开口161。
第四内壁部160a(第二栅极开口161)与第一内壁部154a(第一栅极开口156)连通，形成第一内壁部154a(第一栅极开口156)和一个栅极焊盘开口162。第四内壁部160a(第二栅极开口161)形成为从有机绝缘膜160的主面朝向第一内壁部154a向斜下倾斜的锥形形状。在该方式中，第四内壁部160a形成为朝向栅极内包覆部154弯曲的弯曲锥形形状。
有机绝缘膜160具有源极主面电极122侧的第五内壁部160b。第五内壁部160b沿源极内包覆部155的第二内壁部155a(第一源极开口157)延伸。在该方式中，第五内壁部160b在俯视时形成为具有与源极内包覆部155的第二内壁部155a平行的边的多边形状。
具体而言，第五内壁部160b从源极内包覆部155的第二内壁部155a向第二外壁部155b侧空出间隔地形成于源极内包覆部155之上，使源极主面电极122的内方部以及源极内包覆部155的缘部露出。也就是，第二源极开口163使源极主面电极122的内方部以及源极内包覆部155的缘部露出。第五内壁部160b划分使源极主面电极122的内方部露出的第二源极开口163。
第五内壁部160b(第二源极开口163)与源极内包覆部155的第二内壁部155a(第一源极开口157)连通，形成第二内壁部155a(第一源极开口157)和一个源极焊盘开口164。第五内壁部160b(第二源极开口163)形成为从有机绝缘膜160的主面朝向第二内壁部155a向斜下倾斜的锥形形状。在该方式中，第五内壁部160b形成为朝向源极内包覆部155弯曲的弯曲锥形形状。
有机绝缘膜160具有第四外壁部160c。第四外壁部160c以使外侧面7的周缘部露出的方式，与外侧面7的周缘(第一～第四侧面5A～5D)空出间隔地形成于外包覆部152侧。具体而言，第四外壁部160c以使外包覆部152的第三外壁部152b露出的方式形成于第三外壁部152b之上。
在该方式中，第四外壁部160c在俯视时形成为具有与活性面6平行的四边的四边形状。第四外壁部160c形成为从有机绝缘膜160的主面朝向外包覆部152的第三外壁部152b向斜下倾斜的锥形形状。在该方式中，第四外壁部160c形成为朝向外包覆部152弯曲的弯曲锥形形状。第四外壁部160c与第三外壁部152b一起划分出切割道158。
这样，有机绝缘膜160在活性面6之上包覆栅极主面电极121的缘部、源极主面电极122的缘部、栅极配线电极131的整个区域、以及第二无机绝缘膜150的多个内包覆部151。有机绝缘膜160在活性面6之上包覆在第一无机绝缘膜110中从栅极主面电极121、栅极配线电极131、源极主面电极122以及源极配线电极132露出的部分。
有机绝缘膜160在活性面6以及外侧面7之间包覆源极配线电极132(侧壁配线100)的整个区域。有机绝缘膜160包覆第二无机绝缘膜150的外包覆部152。有机绝缘膜160在外侧面7之上包覆在第一无机绝缘膜110中从源极配线电极132以及第二无机绝缘膜150露出的部分。
另外，有机绝缘膜160跨越第二无机绝缘膜150的多个内包覆部151以及外包覆部152而形成，在多个内包覆部151以及外包覆部152之间的除去部153内包覆源极配线电极132(侧壁配线100)的整个区域、栅极配线电极131的整个区域、栅极主面电极121的缘部、以及源极主面电极122的缘部。
也就是，有机绝缘膜160在除去部153内填埋由第一无机绝缘膜110、源极配线电极132(侧壁配线100)、第二无机绝缘膜150、栅极主面电极121、源极主面电极122、栅极配线电极131以及源极配线电极132形成的凹凸。在有机绝缘膜160中位于除去部153内的部分的台阶差由侧壁配线100缓和。
SiC半导体装置1包含包覆第二主面4的第二主面电极170。第二主面电极170也可以称为漏极电极。第二主面电极170包覆第二主面4的整个区域，且与第一主面3的周缘(第一～第四侧面5A～5D)相连。第二主面电极170与第一半导体区域10(第二主面4)电连接。具体而言，第二主面电极170与第一半导体区域10(第二主面4)形成欧姆接触。
在该方式中，第二主面电极170包含Ti膜、Ni膜、Pd膜、Au膜以及Ag膜中的至少一个。第二主面电极170至少包含Ti膜即可，Ni膜、Pd膜、Au膜以及Ag膜的有无、层叠顺序是任意的。作为一个例子，第二主面电极170也可以包含从第二主面4侧依次层叠的Ti膜、Ni膜、Pd膜以及Au膜。作为另一个例子，第二主面电极170也可以具有包含Ti膜、Ni膜以及Au膜的层叠构造。
图29A～图29V是表示图1所示的SiC半导体装置1的制造方法的一例的剖视图。参照图29A，准备成为第一半导体区域10的基体的SiC晶片201(晶片/半导体晶片)。接着，根据外延成长法，使半导体晶体(在该方式中为SiC)从SiC晶片201的一方面成长为晶体长度。由此，具有预定的n型杂质浓度的第三半导体区域14以及具有预定的n型杂质浓度的第二半导体区域11依次形成于SiC晶片201之上。在该方式中，第三半导体区域14以及第二半导体区域11分别由SiC外延层构成。
以下，将包含第一半导体区域10(SiC晶片201)、第三半导体区域14(SiC外延层)以及第二半导体区域11(SiC外延层)的晶片构造物称为SiC磊晶片202。SiC磊晶片202具有一方侧的第一晶片主面203以及另一方侧的第二晶片主面204。第一晶片主面203以及第二晶片主面204分别与SiC芯片2的第一主面3以及第二主面4对应。
接着，在第一晶片主面203设定划分多个设备区域205、以及多个设备区域205的切断预定线206。多个设备区域205例如在俯视时在第一方向X以及第二方向Y上空出间隔地设定为行列状。切断预定线206设定为在俯视时与多个设备区域205的排列相应的格子状。在图29A中，示出了一个设备区域205的一部分，用单点划线示出切断预定线206(以下，在图29B～图29V中相同。)。
以下，参照图29B，在第一晶片主面203的表层部形成p型的主体区域23以及n型的源极区域24(未图示)。在该工序中，主体区域23形成于第一晶片主面203的表层部的整个区域。主体区域23通过对第一晶片主面203导入p型杂质而形成。在该工序中，源极区域24形成于第一晶片主面203的表层部的整个区域。源极区域24通过对第一晶片主面203导入n型杂质而形成。源极区域24优选在主体区域23的形成工序后实施，但是也可以在主体区域23的形成工序前实施。
接着，参照图29C，在第一晶片主面203之上形成硬掩模207。硬掩模207也可以包含氧化硅。硬掩模207也可以通过CVD(chemical vapor deposition)法或者热氧化处理法而形成。在该工序中，硬掩模207通过热氧化处理法而形成。
接着，参照图29D，在硬掩模207之上形成具有预定图案的第一抗蚀剂掩模208。第一抗蚀剂掩模208使应该形成多个栅极沟槽209、多个源极沟槽210以及外侧面7的区域露出，并包覆它们以外的区域。多个栅极沟槽209包含多个沟槽栅极构造31的栅极沟槽32、以及多个虚拟沟槽栅极构造62的栅极沟槽32(以下相同)。多个源极沟槽210包含多个第一沟槽源极构造41的源极沟槽42、多个第二沟槽源极构造51的源极沟槽42、多个第一虚拟沟槽源极构造61的源极沟槽42、以及多个第二虚拟沟槽源极构造63的源极沟槽42(以下相同)。
接着，通过经由第一抗蚀剂掩模208而蚀刻法(例如干式蚀刻法)，除去硬掩模207的不需要的部分。由此，在硬掩模207形成与多个栅极沟槽209、多个源极沟槽210、以及外侧面7对应的露出图案。之后，除去第一抗蚀剂掩模208。
接着，参照图29E，通过经由硬掩模207的蚀刻法(例如干式蚀刻法)，除去、SiC磊晶片202的不需要的部分。在该工序中，除去第二半导体区域11的不需要的部分。由此，在第一晶片主面203形成多个栅极沟槽209、多个源极沟槽210以及外侧面7。另外，在第一晶片主面203形成活性台地9。活性台地9包含活性面6、外侧面7以及第一～第四连接面8A～8D。
接着，参照图29F，在硬掩模207之上形成具有预定图案的第二抗蚀剂掩模211。第二抗蚀剂掩模211以埋入多个栅极沟槽209的形态分别包覆多个栅极沟槽209，且使多个源极沟槽210以及外侧面7露出。
也就是，第二抗蚀剂掩模211使多个第一虚拟沟槽源极构造61的源极沟槽42的全部(也就是第一虚拟构造60A的整个区域)露出，多个第二虚拟沟槽源极构造63的全部(也就是第二虚拟构造60B的一部分)露出。第一虚拟构造60A以及第二虚拟构造60B(尤其是第一虚拟构造60A)在活性面6的周缘部抑制活性面6以及外侧面7之间的台阶差所引起的第二抗蚀剂掩模211的倾斜，保护晶体管构造30免受该第二抗蚀剂掩模211的倾斜所引起的形状不良的影响。
接着，参照图29G，通过经由第二抗蚀剂掩模211的蚀刻法，除去SiC磊晶片202的不需要的部分。蚀刻法优选为各向异性的干式蚀刻法(例如RIE(Reactive Ion Etching)法)。在该工序中，除去第二半导体区域11的不需要的部分。由此，进一步向SiC磊晶片202的厚度方向(第二晶片主面204侧)下挖多个源极沟槽210、以及外侧面7。之后，除去第二抗蚀剂掩模211。
接着，参照图29H，通过蚀刻法除去硬掩模207。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。
接着，参照图29I，在第一晶片主面203之上形成具有预定图案的第三抗蚀剂掩模212。第三抗蚀剂掩模212使应该形成多个阱区域213的区域露出，并包覆它们以外的区域。多个阱区域213包含多个阱区域71、多个栅极阱区域72、多个虚拟阱区域74、多个虚拟栅极阱区域75、以及外部阱区域81。接着，经由第三抗蚀剂掩模212向第一晶片主面203的表层部导入p型杂质。由此，在第一晶片主面203的表层部形成多个阱区域213。之后，除去第三抗蚀剂掩模212。
接着，参照图29J，在第一晶片主面203之上形成具有预定图案的第四抗蚀剂掩模214。第四抗蚀剂掩模214使应该形成多个场区域82A～82E的区域露出，并包覆它们以外的区域。接着，经由第四抗蚀剂掩模214向第一晶片主面203的表层部导入p型杂质。由此，在第一晶片主面203的表层部形成多个场区域82A～82E。之后，除去第四抗蚀剂掩模214。
接着，参照图29K，在第一晶片主面203之上形成具有预定图案的第五抗蚀剂掩模215。第五抗蚀剂掩模215使应该形成多个接触区域216的区域露出，并包覆它们以外的区域。多个接触区域216包含多个接触区域70、多个虚拟接触区域73、以及外部接触区域80。
具体而言，第五抗蚀剂掩模215以埋入多个栅极沟槽209的形态分别包覆多个栅极沟槽209。另外，第五抗蚀剂掩模215以埋入多个第一虚拟沟槽源极构造61的源极沟槽42的形态分别包覆多个第一虚拟沟槽源极构造61。另外，第五抗蚀剂掩模215使多个第一沟槽源极构造41的源极沟槽42、多个第二沟槽源极构造51的源极沟槽42、多个第二虚拟沟槽源极构造63的源极沟槽42、以及外侧面7的一部分露出。
第五抗蚀剂掩模215包覆多个第一虚拟沟槽源极构造61的全部(第一虚拟构造60A的整个区域)。第一虚拟构造60A以及第二虚拟构造60B(尤其是第二虚拟构造60B)在活性面6的周缘部抑制活性面6以及外侧面7之间的台阶差所引起的第五抗蚀剂掩模215的倾斜，保护晶体管构造30免受该第五抗蚀剂掩模215的倾斜所引起的p型杂质的导入不良的影响。
接着，经由第五抗蚀剂掩模215向第一晶片主面203的表层部导入p型杂质。由此，在第一晶片主面203的表层部形成多个接触区域216。之后，除去第五抗蚀剂掩模215。
接着，参照图29L，形成有包覆第一晶片主面203的基体绝缘膜217。基体绝缘膜217成为栅极绝缘膜33、源极绝缘膜43以及主面绝缘膜90的基体。基体绝缘膜217也可以通过CVD(chemical vapor deposition)法或者热氧化处理法而形成。在该工序中，基体绝缘膜217通过热氧化处理法而形成。也就是，基体绝缘膜217包含由SiC磊晶片202的氧化物构成的氧化膜。
在该工序中，在基体绝缘膜217中包覆栅极沟槽209的侧壁的部分以及包覆源极沟槽210的侧壁的部分形成为比其它部分薄。另外，在该工序中，在基体绝缘膜217中包覆栅极沟槽209的开口边缘部的部分以及包覆源极沟槽210的开口边缘部的部分形成为比其它部分厚。
接着，参照图29M，在第一晶片主面203之上形成第一基体电极膜218。第一基体电极膜218成为多个栅极电极34、多个源极电极44、多个栅极接触电极91、以及侧壁配线100的基体。第一基体电极膜218填埋多个栅极沟槽209以及多个源极沟槽210并包覆第一晶片主面203(活性面6、外侧面7以及第一～第四连接面8A～8D)。在该工序中，第一基体电极膜218包含多晶硅膜。第一基体电极膜218也可以通过CVD法而形成。CVD法优选为LP－CVD(LowPressure-CVD)法。
接着，参照图29N，在第一基体电极膜218之上形成具有预定图案的第六抗蚀剂掩模219。第六抗蚀剂掩模219包覆应该形成多个栅极接触电极91以及侧壁配线100的区域，并使它们以外的区域露出。接着，通过经由第六抗蚀剂掩模219的蚀刻法，除去第一基体电极膜218的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。除去第一基体电极膜218的不需要的部分直到基体绝缘膜217露出。
由此，形成有多个栅极电极34、多个源极电极44、多个栅极接触电极91、以及侧壁配线100。另外，形成有多个沟槽栅极构造31、多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、以及多个第二虚拟沟槽源极构造63。之后，除去第六抗蚀剂掩模219。
接着，参照图29O，在第一晶片主面203之上形成第一无机绝缘膜110。第一无机绝缘膜110在第一晶片主面203之上一并包覆多个沟槽栅极构造31、多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、多个第二虚拟沟槽源极构造63、以及侧壁配线100。在该方式中，第一无机绝缘膜110由氧化硅膜构成。第一无机绝缘膜110也可以通过CVD法而形成。
接着，参照图29P，在第一无机绝缘膜110之上形成具有预定图案的第七抗蚀剂掩模220。第七抗蚀剂掩模220使应该形成切槽开口111、多个栅极开口112、多个源极开口113、以及侧壁开口114的区域露出，并包覆它们以外的区域。
接着，通过经由第六抗蚀剂掩模219的蚀刻法，除去第一无机绝缘膜110的不需要的部分、以及基体绝缘膜217的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在第一无机绝缘膜110形成有切槽开口111、多个栅极开口112、多个源极开口113、以及侧壁开口114。
接着，参照图29Q，在第一晶片主面203之上形成成为第一主面电极120的基体的第二基体电极膜221。第二基体电极膜221在第一晶片主面203之上包覆第一无机绝缘膜110的整个区域。第二基体电极膜221具有层叠构造，该层叠构造包含从第一晶片主面203侧依次层叠的第一电极膜141以及第二电极膜142。
在该方式中，第一电极膜141由Ti系金属膜构成。在该方式中，第二电极膜142由Al系金属膜构成。第一电极膜141以及第二电极膜142也可以通过溅射法、蒸镀法以及镀敷法中的至少一个方法而形成。在该方式中，第一电极膜141以及第二电极膜142分别通过溅射法而形成。
接着，参照图29R，在第二基体电极膜221之上形成具有预定图案的第八抗蚀剂掩模222。第八抗蚀剂掩模222在第二基体电极膜221中包覆形成第一主面电极120(栅极主面电极121以及源极主面电极122)、以及配线电极130(栅极配线电极131以及源极配线电极132)的区域，且具有使它们以外的区域露出的开口。
接着，通过经由第八抗蚀剂掩模222的蚀刻法来除去第二基体电极膜221的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，形成有第一主面电极120以及配线电极130。之后，除去第八抗蚀剂掩模222。
接着，参照图29S，以包覆第一无机绝缘膜110以及第一主面电极120的方式，在第一晶片主面203之上形成第二无机绝缘膜150。在该方式中，第二无机绝缘膜150由氮化硅膜构成。第二无机绝缘膜150也可以通过CVD法而形成。
接着，参照图29T，在第二无机绝缘膜150之上形成具有预定图案的第九抗蚀剂掩模223。第九抗蚀剂掩模223包覆在第二无机绝缘膜150中成为多个内包覆部151以及外包覆部152的部分，且使在第二无机绝缘膜150中成为除去部153以及切割道158的部分露出。
接着，通过经由第九抗蚀剂掩模223的蚀刻法来除去第二无机绝缘膜150的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，形成具有多个内包覆部151、外包覆部152以及除去部153的第二无机绝缘膜150。第二无机绝缘膜150的外包覆部152在第一晶片主面203之上划分出使切断预定线206露出的切割道158。之后，除去第九抗蚀剂掩模223。
接着，参照图29U，以包覆第一主面电极120、第一无机绝缘膜110以及第二无机绝缘膜150的方式，在第一晶片主面203之上形成有机绝缘膜160。有机绝缘膜160通过在第一晶片主面203之上涂敷感光性树脂而形成。在该方式中，有机绝缘膜160由聚酰亚胺膜构成。
接着，参照图29V，有机绝缘膜160在以与第二栅极开口161、第二源极开口163以及切割道158对应的图案露光之后显影。由此，在有机绝缘膜160形成有第二栅极开口161、第二源极开口163以及切割道158。
接着，通过针对第二晶片主面204的研磨将SiC磊晶片202薄化，直至成为所希望的厚度。研磨工序也可以通过CMP(Chemical Mechanical Polishing)法来实施。由此，在第二晶片主面204形成有研磨痕。第二晶片主面204的研磨工序并非必须实施，也可以根据必要而省略。
但是，第一半导体区域10的薄化在削减SiC芯片2的电阻值的方面有效。也可以在第二晶片主面204的研磨工序后，对第二晶片主面204实施退火处理。退火处理也可以通过激光照射法来实施。由此，第二晶片主面204(第二主面4)成为具有研磨痕以及激光照射痕的欧姆面。
接着，在第二晶片主面204之上形成第二主面电极170。第二主面电极170与第二晶片主面204形成欧姆接触。第二主面电极170也可以包含Ti膜、Ni膜、Pd膜、Au膜以及Ag膜中的至少一个。Ti膜、Ni膜、Pd膜、Au膜以及Ag膜也可以通过溅射法、蒸镀法以及镀敷法中的至少一个方法(在该方式中为溅射法)而形成。
接着，沿切断预定线206切断SiC磊晶片202。SiC磊晶片202的切断工序也可以包含切割刀片的切削工序。该情况下，沿着由切割道158划分出的切断预定线206切断SiC磊晶片202。切割刀片优选具有小于切割道158的宽度的刀片宽度。由于第一无机绝缘膜110、第二无机绝缘膜150以及有机绝缘膜160未位于切断预定线206上，因此避免切割刀片的切削。
SiC磊晶片202的切断工序也可以包含利用了激光照射法的劈开工序。该情况下，从激光照射装置(未图示)经由切割道158向SiC磊晶片202的内部照射激光。优选从没有第二主面电极170的第一晶片主面203侧向SiC磊晶片202的内部以脉冲状照射激光。激光的集光部(焦点)设定在SiC磊晶片202的内部(厚度方向途中部)，激光的照射位置沿切割道158(具体而言为切断预定线206)移动。
由此，在俯视时沿切割道158以格子状延伸的改性层形成于SiC磊晶片202的内部。改性层优选在SiC磊晶片202的内部与第一晶片主面203空出间隔地形成。改性层优选在SiC磊晶片202的内部形成于由第一半导体区域10(SiC晶片201)构成的部分。改性层特别优选与第二半导体区域11(SiC外延层)空出间隔度形成于第一半导体区域10(SiC晶片201)。改性层最优选形成于第二半导体区域11(SiC外延层)。
改性层的形成工序后，向SiC磊晶片202施加外力，以改性层为起点将SiC磊晶片202劈开。外力优选从第二晶片主面204侧施加于SiC磊晶片202。第二主面电极170与SiC磊晶片202的劈开同时劈开。由于第一无机绝缘膜110、第二无机绝缘膜150以及有机绝缘膜160未位于切断预定线206上，因此避免劈开。经由包含以上的工序，制造出SiC半导体装置1。
图30与图5对应，是表示第一参考实施方式(first reference preferredembodiment)的SiC半导体装置301的俯视图。参照图30，第一参考实施方式(the firstreference embodiment)的SiC半导体装置301在活性面6的整个区域具有晶体管构造30，不具有第一虚拟构造60A以及第二虚拟构造60B。
也就是，在SiC半导体装置301中，在活性面6的周缘部(第一周缘区域21以及第二周缘区域22)也形成有具有多个沟槽栅极构造31、多个第一沟槽源极构造41以及多个第二沟槽源极构造51的晶体管构造30。第一参考实施方式的SiC半导体装置301的其它构造与SiC半导体装置1的构造大致相同。省略对SiC半导体装置301的其它构造的说明。
图31A～图31D是表示第一参考实施方式的SiC半导体装置301的制造方法的一例的剖视图。在图31A～图31D中，示出了活性面6的周缘部(第一周缘区域21)的剖面。
参照图31A，在SiC半导体装置301的制造方法中，在下挖多个源极沟槽210以及外侧面7的工序中，在硬掩模207之上形成具有预定图案的第二抗蚀剂掩模211(也一并参照图29F)。第二抗蚀剂掩模211以埋入多个栅极沟槽209的形态分别包覆多个栅极沟槽209，且使多个源极沟槽210以及外侧面7露出。在该工序中，第二抗蚀剂掩模211中填埋形成于活性面6的周缘部的多个栅极沟槽209的部分有时因活性面6以及外侧面7之间的台阶差而斜向地倾斜。
接着，参照图31B，通过经由第二抗蚀剂掩模211的蚀刻法来除去SiC磊晶片202的不需要的部分(也一并参照图29G)。蚀刻法优选为各向异性的干式蚀刻法(例如RIE法)。在该工序中，除去第二半导体区域11的不需要的部分。由此，进一步向SiC磊晶片202的厚度方向(第二晶片主面204侧)下挖多个源极沟槽210、以及外侧面7。
接着，参照图31C，除去第二抗蚀剂掩模211。此时，在活性面6的周缘部中，第二抗蚀剂掩模211的除去因第二抗蚀剂掩模211的倾斜而变得不充分。其结果，第二抗蚀剂掩模211的一部分作为残渣物而残留在栅极沟槽209内。
接着，参照图31D，硬掩模207通过蚀刻法来除去。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。在活性面6的周缘部，经由第二抗蚀剂掩模211的残渣物而局部地除去栅极沟槽209的内壁。因此，在栅极沟槽209的内壁中从第二抗蚀剂掩模211的残渣物露出的部分相对于由该残渣物包覆的部分被进一步下挖。之后，经由与SiC半导体装置1的制造工序相同的工序，形成SiC半导体装置301。
在第一参考实施方式的SiC半导体装置301中，在活性面6的周缘部形成具有产生形状不良的内壁的栅极沟槽32。形状不良的栅极沟槽32使SiC半导体装置301的电的特性下降。作为一例，形状不良的栅极沟槽32成为SiC半导体装置1的耐压(击穿电压)的下降、栅极阈值电压的变动的一个主要原因。
因此，在第一实施方式中，采用了具有SiC芯片2、晶体管构造30以及第一虚拟构造60A(虚拟构造60)的SiC半导体装置1。SiC芯片2包含第一主面3。第一主面3包含活性面6(第一面)、外侧面7(第二面)以及第一～第四连接面8A～8D。外侧面7在活性面6外在厚度方向上以第一深度D1凹陷。第一～第四连接面8A～8D连接活性面6以及外侧面7。活性面6、外侧面7以及第一～第四连接面8A～8D在第一主面3中划分出活性台地9(台地)。
晶体管构造30形成于活性面6的内方部。晶体管构造30包含沟槽栅极构造31以及第一沟槽源极构造41。沟槽栅极构造31具有小于第一深度D1的第二深度D2(D2＜D1)。第一沟槽源极构造41具有超过第二深度D2的第三深度D3(D2＜D3)，在一方方向(第二方向Y)上与沟槽栅极构造31相邻。第一虚拟构造60A形成于活性面6的周缘部。第一虚拟构造60A分别具有第三深度D3(D2＜D3)，且具有在一方方向(第二方向Y)上相邻的多个第一虚拟沟槽源极构造61。
根据该构造，晶体管构造30形成于活性面6的内方部，未作为晶体管构造30发挥功能的第一虚拟构造60A形成于活性面6的周缘部。因此，能够抑制活性面6的周缘部的形状不良所引起的晶体管构造30的电的特性的变动。因而，能够提供能够提高可靠性的SiC半导体装置1。
具体而言，多个第一虚拟沟槽源极构造61以彼此相邻的方式空出间隔地连续地排列。另外，多个第一虚拟沟槽源极构造61不隔着具有小于第三深度D3的深度的沟槽构造而是彼此空出间隔地排列。在沟槽栅极构造31赋予栅极电位。在第一沟槽源极构造41赋予源极电位。优选在第一虚拟沟槽源极构造61赋予源极电位。
多个第一沟槽源极构造41优选从第三连接面8C以及第四连接面8D中的任一方或者双方露出。多个第一虚拟沟槽源极构造61优选从第三连接面8C以及第四连接面8D中的任一方或者双方露出。
沟槽栅极构造31优选与第三连接面8C以及第四连接面8D空出间隔地形成于活性面6的内方。该情况下，晶体管构造30优选包含至少一个第二沟槽源极构造51，该至少一个第二沟槽源极构造51具有第三深度D3(D2＜D3)，在与沟槽栅极构造31以及第一沟槽源极构造41的对置方向(第二方向Y)正交的方向(第一方向X)上与沟槽栅极构造31对置。
至少一个第二沟槽源极构造51优选形成于活性面6的周缘以及沟槽栅极构造31之间的区域。第二沟槽源极构造51既可以形成于第三连接面8C以及沟槽栅极构造31之间的区域、也可以形成于第四连接面8D以及沟槽栅极构造31之间的区域。第二沟槽源极构造51优选从第三连接面8C或者第四连接面8D露出。
SiC半导体装置1优选包含第二虚拟构造60B，该第二虚拟构造60B在活性面6的周缘部中形成于晶体管构造30以及第一虚拟构造60A之间的区域。第二虚拟构造60B包含具有第二深度D2(D2＜D3)的虚拟沟槽栅极构造62、以及具有第三深度D3(D2＜D3)且在一方方向(第二方向Y)上与虚拟沟槽栅极构造62相邻的第二虚拟沟槽源极构造63。
根据该构造，具有与晶体管构造30相同的形态而未作为晶体管构造30发挥功能的第二虚拟构造60B在活性面6的周缘部形成于晶体管构造30以及第一虚拟构造60A之间的区域。也就是，在活性面6采用从活性面6的周缘朝向内方以第一虚拟构造60A、第二虚拟构造60B以及晶体管构造30的顺序排列的分级构造。
根据该构造，能够适当地抑制活性面6的周缘部的形状不良所引起的晶体管构造30的电的特性的变动。因而，能够提供能够提高可靠性的SiC半导体装置1。优选在虚拟沟槽栅极构造62赋予源极电位。另外，优选在第二虚拟沟槽源极构造63赋予源极电位。
SiC半导体装置1优选包含侧壁配线100(侧壁构造)，该侧壁配线100(侧壁构造)以包覆第一～第四连接面8A～8D中的至少一个的方式形成于外侧面7之上。根据该构造，能够缓和活性面6以及外侧面7之间的台阶差。
SiC半导体装置1优选包含第一无机绝缘膜110，该第一无机绝缘膜110在活性面6之上包覆晶体管构造30以及第一虚拟构造60A。SiC半导体装置1优选包含形成于第一无机绝缘膜110之上的栅极主面电极121。SiC半导体装置1优选包含从栅极主面电极121被引出至第一无机绝缘膜110之上的栅极配线电极131。栅极配线电极131优选贯通第一无机绝缘膜110而与沟槽栅极构造31电连接，且隔着第一无机绝缘膜110而与第一沟槽源极构造41对置。
SiC半导体装置1优选包含源极主面电极122，该源极主面电极122从栅极主面电极121以及栅极配线电极131分离地形成于第一无机绝缘膜110之上。源极主面电极122优选贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接，且隔着第一无机绝缘膜110而与沟槽栅极构造31对置。源极主面电极122优选在俯视时从第一虚拟构造60A分离地形成于第一无机绝缘膜110之上。
SiC半导体装置1优选包含源极配线电极132，该源极配线电极132从源极主面电极122被引出至第一无机绝缘膜110之上。源极配线电极132优选在与源极主面电极122不同的位置贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接。源极配线电极132优选贯通第一无机绝缘膜110而与第一虚拟沟槽源极构造61电连接。
为了解决图31A～图31D所示的课题，也可以采用包含SiC芯片2、晶体管构造30以及第二虚拟构造60B(虚拟构造60)的SiC半导体装置1。SiC芯片2包含第一主面3。第一主面3包含活性面6(第一面)、外侧面7(第二面)以及第一～第四连接面8A～8D。外侧面7在活性面6外向厚度方向以第一深度D1凹陷。第一～第四连接面8A～8D连接活性面6以及外侧面7。活性面6、外侧面7以及第一～第四连接面8A～8D在第一主面3划分出活性台地9(台地)。
晶体管构造30形成于活性面6的内方部。晶体管构造30包含沟槽栅极构造31以及第一沟槽源极构造41。沟槽栅极构造31具有小于第一深度D1的第二深度D2(D2＜D1)。第一沟槽源极构造41具有超过第二深度D2的第三深度D3(D2＜D3)，在一方方向(第二方向Y)上与沟槽栅极构造31相邻。第一虚拟构造60A形成于活性面6的周缘部。第二虚拟构造60B包含具有第二深度D2(D2＜D1)的虚拟沟槽栅极构造62、以及具有第三深度D3(D2＜D3)且在一方方向(第二方向Y)上与虚拟沟槽栅极构造62相邻的第二虚拟沟槽源极构造63。
根据该构造，晶体管构造30形成于活性面6的内方部，未作为晶体管构造30发挥功能的第二虚拟构造60B形成于活性面6的周缘部。因此，能够抑制活性面6的周缘部的形状不良所引起的晶体管构造30的电的特性的变动。因而，能够提供能够提高可靠性的SiC半导体装置1。
根据第一实施方式，在具有形成于活性台地9的沟槽构造的构造中，也能够提供具有对设计规则赋予灵活性的配线构造的SiC半导体装置1。即，SiC半导体装置1包含SiC芯片2、第一沟槽源极构造41(沟槽构造)以及侧壁配线100。
SiC芯片2包含第一主面3。第一主面3包含活性面6(第一面)、外侧面7(第二面)以及第一～第四连接面8A～8D。外侧面7在活性面6外向厚度方向以第一深度D1凹陷。第一～第四连接面8A～8D连接活性面6以及外侧面7。活性面6、外侧面7以及第一～第四连接面8A～8D在第一主面3中划分出活性台地9(台地)。
第一沟槽源极构造41以从第一～第四连接面8A～8D中的至少一个露出的方式形成于活性面6。侧壁配线100以与第一沟槽源极构造41电连接的方式在外侧面7之上包覆第一～第四连接面8A～8D中的至少一个。根据该构造，在第一～第四连接面8A～8D侧，能够将第一沟槽源极构造41以及侧壁配线100电连接。因而，能够提供具有通过侧壁配线100而对设计规则赋予灵活性的新的配线构造的SiC半导体装置1。
在该构造中，多个第一沟槽源极构造41优选空出间隔地形成于活性面6。该情况下，侧壁配线100优选在第一～第四连接面8A～8D中的至少一个中与多个第一沟槽源极构造41电连接。
第一沟槽源极构造41优选包含形成于活性面6的源极沟槽42、包覆源极沟槽42的内壁的源极绝缘膜43、以及隔着源极绝缘膜43埋设于源极沟槽42的源极电极44。该情况下，侧壁配线100优选与源极电极44电连接。
SiC半导体装置1优选包含主面绝缘膜90，该主面绝缘膜90包覆外侧面7以及第一～第四连接面8A～8D，且与源极绝缘膜43相连。该情况下，侧壁配线100优选形成于主面绝缘膜90之上。
SiC半导体装置1优选包含在SiC芯片2的内部中形成于沿第一～第四连接面8A～8D的区域的pn接合部(阱区域71以及/或者外部阱区域81)。该情况下，侧壁配线100优选在第一～第四连接面8A～8D隔着主面绝缘膜90而与pn接合部对置。
侧壁配线100优选与源极电极44一体地形成。源极沟槽42的底壁优选与外侧面7连通。侧壁配线100优选包含包覆活性面6的周缘部的重叠部101。第一沟槽源极构造41优选在俯视时在一方方向(第一方向X)上延伸。该情况下，侧壁配线100优选在俯视时在与一方方向(第一方向X)交叉的交叉方向(第二方向Y)上延伸。
SiC半导体装置1优选包含包覆侧壁配线100的第一无机绝缘膜110。根据该构造，能够由第一无机绝缘膜110保护侧壁配线100。在该构造中，第一无机绝缘膜110优选横穿侧壁配线100并包覆活性面6以及外侧面7。
作为其它的看法，SiC半导体装置1包含SiC芯片2、沟槽栅极构造31、第一沟槽源极构造41以及侧壁配线100。SiC芯片2包含第一主面3。第一主面3包含活性面6(第一面)、外侧面7(第二面)以及第一～第四连接面8A～8D。外侧面7在活性面6外向厚度方向以第一深度D1凹陷。第一～第四连接面8A～8D连接活性面6以及外侧面7。活性面6、外侧面7以及第一～第四连接面8A～8D在第一主面3中划分出活性台地9(台地)。
沟槽栅极构造31与第一～第四连接面8A～8D空出间隔地形成于活性面6。第一沟槽源极构造41以从第一～第四连接面8A～8D中的至少一个露出的方式形成于活性面6。侧壁配线100以与第一沟槽源极构造41电连接的方式包覆第一～第四连接面8A～8D中的至少一个，且形成于外侧面7之上。
根据该构造，能够在第一～第四连接面8A～8D侧将第一沟槽源极构造41以及侧壁配线100电连接。因而，能够提供具有由侧壁配线100对设计规则赋予灵活性的新的配线构造的SiC半导体装置1。
第一沟槽源极构造41优选形成为比沟槽栅极构造31深。多个沟槽栅极构造31优选形成于活性面6。该情况下，多个第一沟槽源极构造41优选与多个沟槽栅极构造31交替地形成于活性面6。另外，该情况下，侧壁配线100优选与多个第一沟槽源极构造41电连接，且与多个沟槽栅极构造31电分离。
SiC半导体装置1优选包含第二沟槽源极构造51，该第二沟槽源极构造51在活性面6中形成于第一～第四连接面8A～8D以及沟槽栅极构造31之间的区域。在该构造中，第二沟槽源极构造51优选从第一～第四连接面8A～8D中的至少一个露出。在该构造中，侧壁配线100优选与第一沟槽源极构造41以及第二沟槽源极构造51电连接。
SiC半导体装置1优选包含第一无机绝缘膜110，该第一无机绝缘膜110在第一主面3之上包覆沟槽栅极构造31、第一沟槽源极构造41以及侧壁配线100。根据该构造，能够由第一无机绝缘膜110保护沟槽栅极构造31、第一沟槽源极构造41以及侧壁配线100。
SiC半导体装置1优选包含形成于第一无机绝缘膜110之上的栅极主面电极121。SiC半导体装置1优选包含栅极配线电极131，该栅极配线电极131从栅极主面电极121被引出至第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与沟槽栅极构造31电连接，且隔着第一无机绝缘膜110而与第一沟槽源极构造41对置。
SiC半导体装置1优选包含源极主面电极122，该源极主面电极122形成于第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接，且隔着第一无机绝缘膜110而与沟槽栅极构造31对置。SiC半导体装置1优选包含源极配线电极132，该源极配线电极132从源极主面电极122被引出至第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与侧壁配线100电连接。源极配线电极132优选在与源极主面电极122不同的位置贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接。
图32与图6对应，是表示第二参考实施方式(second reference preferredembodiment)的SiC半导体装置311的俯视图。图33是沿图32所示的XXXIII-XXXIII线的剖视图。以下，对于与对SiC半导体装置1叙述的构造对应的构造标注相同的参照符号并省略说明。
在第二参考实施方式(the second reference embodiment)的SiC半导体装置311中，多个第一沟槽源极构造41在俯视时与第一～第四连接面8A～8D空出间隔地形成于活性面6的内方部。多个第一沟槽源极构造41在俯视时未从第二方向Y侧在第一方向X上横穿各沟槽栅极构造31的端部。在该方式中，多个第一沟槽源极构造41在第一方向X上具有与多个沟槽栅极构造31的长度大致相等的长度。
SiC半导体装置311的晶体管构造30包含形成于活性面6的多个第二沟槽栅极构造321(a plurality of second trench gate structures)。在多个第二沟槽栅极构造321(the second trench gate structures)赋予栅极电位。
多个第二沟槽栅极构造321以在第一方向X上与多个第一沟槽源极构造41相邻、在第二方向Y上与多个沟槽栅极构造31相邻的方式，与第一～第四连接面8A～8D空出间隔地分别形成于活性面6。具体而言，多个第二沟槽栅极构造321在活性面6中与各沟槽栅极构造31空出间隔地分别形成于接近的两个沟槽栅极构造31之间的区域，且在第一方向X上分别与多个第一沟槽源极构造41相邻。
更具体而言，多个第二沟槽栅极构造321在俯视时分别形成为在第一方向X上延伸的带状，且以夹入一个沟槽栅极构造31的形态在第二方向Y上空出间隔地形成。多个第二沟槽栅极构造321在俯视时形成为在第一方向X上延伸的条纹状。
多个第二沟槽栅极构造321分别具有第三宽度W3。第三宽度W3是与各第二沟槽栅极构造321延伸的方向正交的方向(也就是第二方向Y)的宽度。第三宽度W3也可以为0.1μm以上且3μm以下。第三宽度W3优选为0.5μm以上且1.5μm以下。第三宽度W3既可以超过第一宽度W1(W1＜W3)、也可以为第一宽度W1以下(W1≥W3)。在该方式中，第三宽度W3与第一宽度W1大致相等(W1≈W3)。第三宽度W3优选具有第一宽度W1的值的±10％以内的范围的值。
各第二沟槽栅极构造321具有第四深度D4。第四深度D4超过沟槽栅极构造31的第二深度D2(D2＜D4)。第四深度D4优选为第二深度D2的1.5倍以上且3倍以下。在该方式中，第四深度D4与外侧面7的第一深度D1大致相等(D1≈D4)。另外，第四深度D4与第一沟槽源极构造41的第三深度D3大致相等(D3≈D4)。第四深度D4优选为具有第三深度D3的值的±10％以内的范围的值。
第四深度D4也可以为0.5μm以上且10μm以下。第四深度D4优选为5μm以下。第四深度D4特别优选为2.5μm以下。各第二沟槽栅极构造321的纵横比D4/W3优选为1以上且5以下。纵横比D4/W3是第四深度D4相对于第三宽度W3的比。纵横比D4/W3特别优选为2以上。
多个第二沟槽栅极构造321与多个沟槽栅极构造31在第二方向Y上空出第五间隔P5地排列。第五间隔P5是在第二方向Y上接近的一个沟槽栅极构造31以及一个第二沟槽栅极构造321之间的距离。第五间隔P5优选为多个沟槽栅极构造31的第一间隔P1的四分之一以上而且第一间隔P1以下(1/4×P1≤P5＜P1)。第五间隔P5优选为第一间隔P1的二分之一以下(P5≤1/2×P1)。
第五间隔P5也可以为0.1μm以上且2.5μm以下。第五间隔P5优选为0.5μm以上且1.5μm以下。第五间隔P5优选为与沟槽栅极构造31以及第一沟槽源极构造41的第二间隔P2大致相等(P2≈P5)。第五间隔P5优选为具有第二间隔P2的值的±10％以内的范围的值。
多个第二沟槽栅极构造321与多个第一沟槽源极构造41在第一方向X上空出第六间隔P6地排列。第六间隔P6是在第一方向X上接近的一个第一沟槽源极构造41以及一个第二沟槽栅极构造321之间的距离。第六间隔P6优选为多个沟槽栅极构造31的第一间隔P1的四分之一以上而且第一间隔P1以下(1/4×P1≤P6＜P1)。第六间隔P6优选为第一间隔P1的二分之一以下(P6≤1/2×P1)。
第六间隔P6也可以为0.1μm以上且2.5μm以下。第六间隔P6优选为0.5μm以上且1.5μm以下。第六间隔P6优选为与沟槽栅极构造31以及第一沟槽源极构造41的第二间隔P2大致相等(P2≈P6)。第六间隔P6优选为具有第二间隔P2的值的±10％以内的范围的值。
各第二沟槽栅极构造321包含侧壁以及底壁。各第二沟槽栅极构造321的形成长边的侧壁由SiC单晶的a面形成。各第二沟槽栅极构造321的形成短边的侧壁由SiC单晶的m面形成。各第二沟槽栅极构造321的底壁由SiC单晶的c面形成。
各第二沟槽栅极构造321也可以形成为具有大致恒定的开口宽度的垂直形状。各第二沟槽栅极构造321也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。各第二沟槽栅极构造321的底壁优选形成为朝向第二主面4的弯曲形状。当然，各第二沟槽栅极构造321的底壁也可以具有与活性面6平行的平坦面。
各第二沟槽栅极构造321以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，各第二沟槽栅极构造321与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，各第二沟槽栅极构造321形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
各第二沟槽栅极构造321的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。各第二沟槽栅极构造321的底壁与第二半导体区域11相接。在该方式中，各第二沟槽栅极构造321形成为比各沟槽栅极构造31深。也就是，各第二沟槽栅极构造321的底壁相对于各沟槽栅极构造31的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
多个第二沟槽栅极构造321分别包含第二栅极沟槽322、第二栅极绝缘膜323以及第二栅极电极324。第二栅极沟槽322形成第二沟槽栅极构造321的侧壁以及底壁。侧壁以及底壁形成第二栅极沟槽322的壁面(内壁以及外壁)。
第二栅极沟槽322的开口边缘部从活性面6朝向第二栅极沟槽322向斜下倾斜。开口边缘部是活性面6以及第二栅极沟槽322的侧壁的连接部。在该方式中，开口边缘部形成为朝向SiC芯片2凹陷的弯曲状。开口边缘部也可以形成为朝向第二栅极沟槽322的内方的弯曲状。
第二栅极绝缘膜323在第二栅极沟槽322的内壁形成为膜状，在第二栅极沟槽322内划分凹部空间。第二栅极绝缘膜323在第二栅极沟槽322的内壁包覆第二半导体区域11、主体区域23以及源极区域24。第二栅极绝缘膜323包含氧化硅膜、氮化硅膜以及氮氧化硅膜中的至少一个。在该方式中，第二栅极绝缘膜323具有由氧化硅膜构成的单层构造。
第二栅极绝缘膜323包含第一部分323a、第二部分323b以及第三部分323c。第一部分323a包覆第二栅极沟槽322的侧壁。具体而言，第一部分323a在活性面6的内方部侧从第二栅极沟槽322的开口端向底壁侧空出间隔地包覆第二栅极沟槽322的侧壁，使第一主面3的表层部从第二栅极沟槽322的开口端露出。第一部分323a在活性面6的周缘部侧包覆第二栅极沟槽322的侧壁的整个区域。
第二部分323b包覆第二栅极沟槽322的底壁。第三部分323c与活性面6的内方部空出间隔地形成于活性面6的周缘部侧，且包覆第二栅极沟槽322的开口边缘部。在该方式中，第三部分323c在开口边缘部朝向第二栅极沟槽322的内方以弯曲状鼓出。
第一部分323a的厚度也可以为10nm以上且100nm以下。第二部分323b也可以具有超过第一部分323a的厚度的厚度。第二部分323b的厚度也可以为50nm以上且200nm以下。第三部分323c具有超过第一部分323a的厚度的厚度。第三部分323c的厚度也可以为50nm以上且200nm以下。当然，也可以形成具有均匀的厚度的第二栅极绝缘膜323。
第二栅极电极324隔着第二栅极绝缘膜323埋设于第二栅极沟槽322。第二栅极电极324隔着第二栅极绝缘膜323而与第二半导体区域11、主体区域23以及源极区域24对置。第二栅极电极324具有从第二栅极沟槽322露出的电极面。第二栅极电极324的电极面形成为朝向第二栅极沟槽322的底壁凹陷的弯曲状。
第二栅极电极324的电极面在活性面6的周缘部侧通过绝缘膜的第三部分323c而变窄。在第二栅极电极324施加有栅极电位。第二栅极电极324优选由导电性多晶硅构成。第二栅极电极324也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。第二栅极电极324优选包含与栅极电极34相同的导电材料。
这样，在SiC半导体装置311中，具有与第一沟槽源极构造41对应的构造的第二沟槽栅极构造321形成于活性面6。第二沟槽栅极构造321也可以被视为是从第一沟槽源极构造41分离的部分。
在SiC半导体装置311中，多个第二沟槽源极构造51以在第一方向X上以一一对应的关系分别与多个沟槽栅极构造31以及多个第二沟槽栅极构造321对置的方式，在第二方向Y上空出第三间隔P3地形成。也就是，多个第二沟槽源极构造51从第一方向X的两侧夹入一个沟槽栅极构造31。另外，多个第二沟槽源极构造51在与多个第一沟槽源极构造41之间从第一方向X的两侧夹入多个第二沟槽栅极构造321。多个第二沟槽源极构造51的其它构造与SiC半导体装置1的多个第二沟槽源极构造51相同。
多个接触区域70未形成于第一主面3的表层部中沿多个第二沟槽栅极构造321的区域。在该方式中，多个栅极阱区域72除了多个沟槽栅极构造31以外还分别形成沿多个第二沟槽栅极构造321的区域。多个栅极阱区域72以与多个第二沟槽栅极构造321一一对应的关系分别形成。
各栅极阱区域72在俯视时形成为沿各第二沟槽栅极构造321延伸的带状。各栅极阱区域72与沟槽栅极构造31以及第一沟槽源极构造41空出间隔地形成于第二沟槽栅极构造321侧，且使沟槽栅极构造31以及第一沟槽源极构造41露出。各栅极阱区域72包覆各第二沟槽栅极构造321的侧壁的整个区域以及底壁。各栅极阱区域72在各第二沟槽栅极构造321的侧壁与主体区域23电连接。
包覆各第二沟槽栅极构造321的各栅极阱区域72的底部相对于包覆各沟槽栅极构造31的各栅极阱区域72的底部位于第二半导体区域11(第二浓度区域13)的底部侧的区域。包覆各第二沟槽栅极构造321的各栅极阱区域72的底部形成为与包覆各第一沟槽源极构造41的各阱区域71的底部大致相等的深度。
包覆各第二沟槽栅极构造321的各栅极阱区域72与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。也就是，包覆各第二沟槽栅极构造321的各栅极阱区域72与第二半导体区域11(第二浓度区域13)电连接。
各栅极阱区域72中包覆各第二沟槽栅极构造321的底壁的部分的厚度优选为超过各栅极阱区域72中包覆各第二沟槽栅极构造321的侧壁的部分的厚度。各栅极阱区域72中包覆各第二沟槽栅极构造321的侧壁的部分的厚度为各第二沟槽栅极构造321的侧壁的法线方向的厚度。各栅极阱区域72中包覆各第二沟槽栅极构造321的底壁的部分的厚度为各第二沟槽栅极构造321的底壁的法线方向的厚度。
多个栅极阱区域72的底部优选相对于多个第二沟槽栅极构造321的底壁以大致恒定的深度形成。多个栅极阱区域72与第二半导体区域11(第二浓度区域13)形成pn接合部，使耗尽层在SiC芯片2的宽度方向以及深度方向上扩展。多个栅极阱区域72使沟槽绝缘栅极型的MISFET接近pn接合二极管的构造，缓和SiC芯片2内的电场。
SiC半导体装置311包含多个栅极接触电极91。多个栅极接触电极91包含第三连接面8C侧的栅极接触电极91、以及第四连接面8D侧的栅极接触电极91。以下，对第三连接面8C侧的栅极接触电极91进行说明。栅极接触电极91与多个第一沟槽源极构造41以及多个第二沟槽源极构造51空出间隔地包覆多个沟槽栅极构造31以及多个第二沟槽栅极构造321。
栅极接触电极91与多个沟槽栅极构造31的栅极电极34以及多个第二沟槽栅极构造321的第二栅极电极324连接。栅极接触电极91在俯视时以横穿多个沟槽栅极构造31的端部、以及多个第二沟槽栅极构造321的内方部的方式形成为在第二方向Y上延伸的带状。
栅极接触电极91具有沿活性面6延伸的电极面91a。在该方式中，栅极接触电极91形成为从活性面6朝向电极面91a而宽度变窄的尖细形状(四角锥台状)。电极面91a包含在法线方向Z上与栅极电极34对置的部分、以及在法线方向Z上与沟槽栅极构造31外的区域(也就是主面绝缘膜90)对置的部分。
栅极接触电极91优选由导电性多晶硅构成。栅极接触电极91也可以包含添加了n型杂质的n型多晶硅、以及/或者添加了p型杂质的p型多晶硅。栅极接触电极91优选分别由与各栅极电极34相同的导电材料构成。
在该方式中，各栅极接触电极91由从栅极电极34以及第二栅极电极324被引出至活性面6之上(above)的引出部构成。也就是，多个栅极接触电极91从栅极电极34经由栅极绝缘膜33的第三部分33c被引出至主面绝缘膜90之上，从第二栅极电极324经由第二栅极绝缘膜323的第三部分323c被引出至主面绝缘膜90之上。
在该方式中，多个栅极开口112以使多个栅极接触电极91分别露出的方式形成为沿多个栅极接触电极91延伸的带状。栅极配线电极131从第一无机绝缘膜110之上进入多个栅极开口112，且与多个栅极接触电极91电连接。由此，施加于栅极配线电极131的栅极电位经由栅极配线电极131而赋予多个沟槽栅极构造31以及多个第二沟槽栅极构造321。
第二参考实施方式的SiC半导体装置311包含SiC芯片2、沟槽栅极构造31、第二沟槽栅极构造321、第一无机绝缘膜110、栅极主面电极121以及栅极配线电极131。沟槽栅极构造31以第二深度D2形成于第一主面3。第二沟槽栅极构造321具有超过第二深度D2的第四深度D4，且以与沟槽栅极构造31相邻的方式形成于第一主面3。
第一无机绝缘膜110在第一主面3之上包覆沟槽栅极构造31以及第二沟槽栅极构造321。栅极主面电极121形成于第一无机绝缘膜110之上。栅极配线电极131从栅极主面电极121被引出至第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与沟槽栅极构造31以及第二沟槽栅极构造321电连接。根据该构造，抑制耐压的下降的同时，能够对沟槽栅极构造31赋予栅极电位。
第二参考实施方式的SiC半导体装置311优选包含在SiC芯片2的表层部中形成于沿沟槽栅极构造31的区域的栅极阱区域72。根据该构造，能够适当地抑制耐压(击穿电压)的下降。SiC半导体装置311优选还包含在SiC芯片2的表层部中形成于沿第二沟槽栅极构造321的区域的第二栅极阱区域72。根据该构造，能够更加适当地抑制耐压的下降。
第二参考实施方式的SiC半导体装置311优选还包含在第一主面3之上包覆栅极电极34以及第二栅极电极324的栅极接触电极91。该情况下，优选第一无机绝缘膜110包覆栅极接触电极91，栅极配线电极131贯通第一无机绝缘膜110而与栅极接触电极91电连接。
根据该构造，能够经由栅极接触电极91使栅极配线电极131同时与栅极电极34以及第二栅极电极324这双方电连接。另外，根据该构造，能够通过栅极接触电极91来缓和栅极配线电极131相对于栅极电极34以及第二栅极电极324的对准裕量。也就是，能够通过栅极接触电极91来补偿栅极配线电极131相对于栅极电极34以及第二栅极电极324的位置偏移。
由此，能够使栅极配线电极131与栅极电极34以及第二栅极电极324适当地电连接。在该构造中，栅极接触电极91优选局部地包覆栅极电极34以及第二栅极电极324。另外，栅极主面电极121优选在俯视时与栅极接触电极91空出间隔地形成于第一无机绝缘膜110之上。
在第二参考实施方式的SiC半导体装置311中，在栅极配线电极131的下方的区域中形成有第二沟槽栅极构造321，该第二沟槽栅极构造321具有超过沟槽栅极构造31的第二深度D2的第四深度D4。因此，由于工艺误差，有时第二沟槽栅极构造321的第二栅极绝缘膜323的厚度偏离沟槽栅极构造31的栅极绝缘膜33的厚度。该情况下，在对第二沟槽栅极构造321赋予栅极电位的情况下，存在因针对第二沟槽栅极构造321的电场集中而耐压下降的可能性。
因此，在第一实施方式中，参照图1～图28，采用了包含SiC芯片2、沟槽栅极构造31、第一沟槽源极构造41、第一无机绝缘膜110、栅极主面电极121以及栅极配线电极131的SiC半导体装置1。沟槽栅极构造31形成于第一主面3。第一沟槽源极构造41在一方方向(第二方向Y)上与沟槽栅极构造31分离地形成于第一主面3。
第一无机绝缘膜110在第一主面3之上包覆沟槽栅极构造31以及第一沟槽源极构造41。栅极主面电极121形成于第一无机绝缘膜110之上。栅极配线电极131以在一方方向(第二方向Y)上横穿沟槽栅极构造31以及第一沟槽源极构造41的方式，从栅极主面电极121被引出至第一无机绝缘膜110之上，贯穿第一无机绝缘膜110而与沟槽栅极构造31电连接，且隔着第一无机绝缘膜110而与第一沟槽源极构造41对置。
根据该构造，能够避免在形成比沟槽栅极构造31深的第二沟槽栅极构造321的情况所产生的耐压下降，另一方面，能够在栅极配线电极131的下方的区域中获得第一沟槽源极构造41带来的耐压加强效果。因而，能够提供能够提高电的特性的SiC半导体装置1。
在该构造中，优选沟槽栅极构造31以第二深度D2形成于第一主面3，第一沟槽源极构造41以超过第二深度D2的第三深度D3(D2＜D3)形成于第一主面3。根据该构造，能够获得较深的第一沟槽源极构造41带来的耐压加强效果。
SiC半导体装置1优选包含源极主面电极122，该源极主面电极122与栅极主面电极121以及栅极配线电极131分离地形成于第一无机绝缘膜110之上。源极主面电极122贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接，隔着第一无机绝缘膜110而与沟槽栅极构造31对置。
SiC半导体装置1优选包含源极配线电极132，该源极配线电极132从源极主面电极122被引出至第一无机绝缘膜110之上。源极配线电极132优选在与源极主面电极122不同的位置贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接。该情况下，源极配线电极132优选在俯视时与沟槽栅极构造31空出间隔地形成。
SiC半导体装置1优选包含第二沟槽源极构造51，该第二沟槽源极构造51在与一方方向(第二方向Y)交叉的交叉方向(第一方向X)上与沟槽栅极构造31空出间隔地形成于第一主面3。根据该构造，能够获得第二沟槽源极构造51带来的耐压加强效果。第二沟槽源极构造51优选在一方方向(第一方向X)上与沟槽栅极构造31，在交叉方向(第二方向Y)上与第一沟槽源极构造41对置。
该情况下，源极主面电极122优选在俯视时与第二沟槽源极构造51、栅极主面电极121以及栅极配线电极131分离地形成于第一无机绝缘膜110之上。另外，源极主面电极122优选贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接，且隔着第一无机绝缘膜110而与沟槽栅极构造31对置。
该情况下，源极配线电极132优选从源极主面电极122被引出至第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与第二沟槽源极构造51电连接。源极配线电极132特别优选在与源极主面电极122不同的位置贯通第一无机绝缘膜110而与第一沟槽源极构造41电连接。源极配线电极132优选在俯视时与沟槽栅极构造31空出间隔地形成。
SiC半导体装置1优选包含在SiC芯片2的内部形成于沿第一沟槽源极构造41的区域的源极侧pn接合部(阱区域71)。根据该构造，利用第一沟槽源极构造41，能够提高SiC半导体装置1的耐压。在该构造中，栅极配线电极131优选在俯视时与第一沟槽源极构造41侧的源极侧pn接合部(阱区域71)对置。
SiC半导体装置1优选包含在SiC芯片2的内部形成于沿第二沟槽源极构造51的区域的源极侧pn接合部(阱区域71)。根据该构造，利用第二沟槽源极构造51，能够提高SiC半导体装置1的耐压。在该构造中，栅极配线电极131优选在俯视时与第二沟槽源极构造51侧的源极侧pn接合部(阱区域71)对置。
SiC半导体装置1优选包含在SiC芯片2的内部形成于至少沿沟槽栅极构造31的端部的区域的栅极侧pn接合部(栅极阱区域72)。根据该构造，利用沟槽栅极构造31，能够提高SiC半导体装置1的耐压。在该构造中，栅极配线电极131优选在俯视时与栅极侧pn接合部(栅极阱区域72)对置。
SiC半导体装置1优选包含在第一主面3之上包覆栅极电极34的栅极接触电极91。该情况下，优选第一无机绝缘膜110包覆栅极接触电极91，栅极配线电极131贯通第一无机绝缘膜110而与栅极接触电极91电连接。根据该构造，能够通过栅极接触电极91来缓和栅极配线电极131相对于栅极电极34的对准裕量。
也就是，能够通过栅极接触电极91来补偿栅极配线电极131相对于栅极电极34的位置偏移。由此，能够使栅极配线电极131与栅极电极34适当地电连接。在该构造中，栅极接触电极91优选局部地包覆栅极电极34。另外，栅极主面电极121优选在俯视时与栅极接触电极91空出间隔地形成于第一无机绝缘膜110之上。
也可以采用包含SiC芯片2、沟槽栅极构造31、第二沟槽源极构造51、第一无机绝缘膜110、源极配线电极132、以及栅极配线电极131的SiC半导体装置1。沟槽栅极构造31形成于第一主面3，在俯视时在一方方向(第一方向X)上延伸。第二沟槽源极构造51在一方方向(第一方向X)上与沟槽栅极构造31空出间隔地形成于第一主面3，在俯视时在一方方向(第一方向X)上延伸。
第一无机绝缘膜110包覆沟槽栅极构造31以及第二沟槽源极构造51。栅极配线电极131形成于第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与沟槽栅极构造31电连接。源极配线电极132与栅极配线电极131空出间隔地形成于第一无机绝缘膜110之上，贯通第一无机绝缘膜110而与第二沟槽源极构造51电连接。根据该构造，能够在栅极配线电极131的下方获得第二沟槽源极构造51带来的耐压加强效果。
多个沟槽栅极构造31优选在与一方方向(第一方向X)交叉的交叉方向(第二方向Y)上空出间隔地排列在第一主面3。该情况下，多个第二沟槽源极构造51优选以在一方方向(第一方向X)上与多个沟槽栅极构造31一一对应的关系对置的方式在交叉方向(第二方向Y)空出间隔地排列。另外，在该构造中，源极配线电极132优选在俯视时与沟槽栅极构造31空出间隔地形成。
图34与图6对应，是表示本发明的第二实施方式的SiC半导体装置331的俯视图。图35是沿图34所示的XXXV-XXXV线的剖视图。图36是沿图34所示的XXXVI-XXXVI线的剖视图。图37是沿图34所示的XXXVII-XXXVII线的剖视图。
以下，对于与对SiC半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。另外，第四连接面8D侧的构造与第三连接面8C侧的构造大致相同，因此以下以第三连接面8C侧的构造为例进行说明。第四连接面8D侧的具体的构造通过在以下的说明中将“第三连接面8C”置换成“第四连接面8D”来得到。
参照图34～图37，在该方式中，SiC半导体装置331的多个第二沟槽源极构造51分别包含在第一方向X上活性面6的内方部侧的较浅的第一沟槽部332、以及活性面6的周缘部侧(第三连接面8C侧)的较深的第二沟槽部333。多个第二沟槽源极构造51在第一沟槽部332以及第二沟槽部333之间具有从第一沟槽部332朝向第二沟槽部333凹陷的沟槽台阶部334。以下，对一个第二沟槽源极构造51进行说明。
第一沟槽部332形成于沟槽栅极构造31侧，在俯视时形成为在第一方向X上延伸的带状。第一沟槽部332在第一方向X上与沟槽栅极构造31空出第三间隔P3地形成，且在第一方向X上与沟槽栅极构造31对置。另外，第一沟槽部332在第二方向Y上与第一沟槽源极构造41空出第二间隔P2地形成，且在第二方向Y上与第一沟槽源极构造41对置。
第一沟槽部332具有第一沟槽深度DT1。第一沟槽深度DT1小于外侧面7的第一深度D1(DT1＜D3)。第一沟槽深度DT1小于第一沟槽源极构造41的第三深度D3(DT1＜D3)。第一沟槽深度DT1优选为与沟槽栅极构造31的第二深度D2大致相等(DT1≈D2)。第一沟槽深度DT1优选为具有第二深度D2的值的±10％以内的范围的值。第一沟槽部332缓和与活性面6之间的台阶差。另外，第一沟槽部332使第二沟槽源极构造51的内方部侧的构造接近沟槽栅极构造31。
第一沟槽深度DT1优选为0.1μm以上且3μm以下。第一沟槽深度DT1优选为0.5μm以上且2μm以下。第一沟槽部332的纵横比DT1/W2优选为1以上且5以下。纵横比DT1/W2是第一沟槽深度DT1相对于第二宽度W2的比。纵横比DT1/W2特别优选为1.5以上。
第一沟槽部332包含侧壁以及底壁。形成第一沟槽部332的长边的侧壁由SiC单晶的a面形成。形成第一沟槽部332的短边的侧壁由SiC单晶的m面形成。第一沟槽部332的底壁由SiC单晶的c面形成。
第一沟槽部332也可以形成为具有大致恒定的开口宽度的垂直形状。第一沟槽部332也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。第一沟槽部332的底壁优选形成为朝向第二主面4的弯曲形状。当然，第一沟槽部332的底壁也可以具有与活性面6平行的平坦面。
第一沟槽部332以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，第一沟槽部332与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，第一沟槽部332形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
第一沟槽部332的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。第一沟槽部332的底壁与第二半导体区域11相接。在该方式中，第一沟槽部332形成为比第一沟槽源极构造41浅。也就是，第一沟槽部332的底壁相对于第一沟槽源极构造41的底壁位于活性面6侧。
第二沟槽部333形成于第一沟槽部332以及第三连接面8C之间。第二沟槽部333以与第一沟槽部332连通且贯通第三连接面8C的方式形成为在第一方向X上延伸的带状。第二沟槽部333与第一沟槽源极构造41在第二方向Y上空出第二间隔P2地形成，且在第二方向Y上与第一沟槽源极构造41对置。
第二沟槽部333具有超过第一沟槽深度DT1的第二沟槽深度DT2(DT1＜DT2)。第二沟槽深度DT2超过沟槽栅极构造31的第二深度D2(D2＜DT2)。第二沟槽深度DT2优选为第一沟槽深度DT1的1.5倍以上且3倍以下。
在该方式中，第二沟槽深度DT2与第一沟槽源极构造41的第三深度D3大致相等(D3≈DT2)。另外，第二沟槽深度DT2与外侧面7的第一深度D1大致相等(D1≈DT2)。也就是，第二沟槽部333与外侧面7以及第三连接面8C连通。第二沟槽深度DT2优选具有第一深度D1(第三深度D3)的值的±10％以内的范围的值。第二沟槽部333缓和第一沟槽部332以及外侧面7之间的台阶差。
第二沟槽深度DT2也可以为0.5μm以上且10μm以下。第二沟槽深度DT2优选为5μm以下。第二沟槽深度DT2特别优选为2.5μm以下。第二沟槽部333的纵横比DT2/W2优选为1以上且5以下。纵横比DT2/W2是第二沟槽深度DT2相对于第二宽度W2的比。纵横比DT2/W2特别优选为2以上。
第二沟槽部333包含侧壁以及底壁。第二沟槽部333的形成长边的侧壁由SiC单晶的a面形成。第二沟槽部333的形成长边的侧壁与第一沟槽部332的侧壁以及第三连接面8C连通。第二沟槽部333的形成短边的侧壁由SiC单晶的m面形成。第二沟槽部333的形成短边的侧壁与第一沟槽部332的底壁连通。由此，在第一沟槽部332以及第二沟槽部333之间形成有沟槽台阶部334。第二沟槽部333的底壁由SiC单晶的c面形成。第二沟槽部333的底壁与外侧面7连通。
第二沟槽部333也可以形成为具有大致恒定的开口宽度的垂直形状。第二沟槽部333也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。第二沟槽部333的底壁优选形成为朝向第二主面4的弯曲形状。当然，第二沟槽部333的底壁也可以具有与活性面6平行的平坦面。
第二沟槽部333以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，第二沟槽部333与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，第二沟槽部333形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
第二沟槽部333的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。第二沟槽部333的底壁与第二半导体区域11相接。在该方式中，第二沟槽部333形成为比第一沟槽部332(沟槽栅极构造31)深。也就是，第二沟槽部333的底壁相对于第一沟槽部332的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
第二沟槽部333在第二沟槽源极构造51中所占的比率(第一方向X的长度)是任意的。第二沟槽部333在第二沟槽源极构造51中所占的比率既可以是第一沟槽部332在第二沟槽源极构造51中所占的比率以上、也可以是小于第一沟槽部332在第二沟槽源极构造51中所占的比率。在获得第二沟槽源极构造51所引起的耐压构造的方面，优选第二沟槽部333在第二沟槽源极构造51中所占的比率超过第一沟槽部332在第二沟槽源极构造51中所占的比率。也就是，优选在第一方向X上，第二沟槽部333的第一方向X的长度超过第一沟槽部332的第一方向X的长度。
各第二沟槽源极构造51包含源极沟槽42、源极绝缘膜43以及源极电极44。源极沟槽42形成第一沟槽部332的侧壁及底壁、以及第二沟槽部333的侧壁及底壁。源极绝缘膜43的第一部分43a包覆第一沟槽部332的侧壁的整个区域以及第二沟槽部333的侧壁的整个区域。
源极绝缘膜43的第二部分43b包覆第一沟槽部332的底壁、以及第二沟槽部333的底壁。源极绝缘膜43的第三部分43c包覆源极沟槽42的开口边缘部的整个区域。源极电极44隔着源极绝缘膜43一体地埋设于源极沟槽42中形成第一沟槽部332的部分以及形成第二沟槽部333的部分。
各阱区域71经由沟槽台阶部334而包覆第一沟槽部332以及第二沟槽部333。也就是，各阱区域71包覆第一沟槽部332的侧壁及底壁、以及第二沟槽部333的侧壁及底壁。各阱区域71直接包覆第一沟槽部332以及第二沟槽部333。各阱区域71在第一沟槽部332的侧壁以及第二沟槽部333的侧壁与主体区域23电连接。
各阱区域71中包覆各第一沟槽部332的底壁的部分的厚度优选为超过各阱区域71中包覆各第一沟槽部332的侧壁的部分的厚度。各阱区域71中包覆各第一沟槽部332的侧壁的部分的厚度为各第一沟槽部332的侧壁的法线方向的厚度。各阱区域71中包覆各第一沟槽部332的底壁的部分的厚度为各第一沟槽部332的底壁的法线方向的厚度。
各阱区域71中包覆各第二沟槽部333的底壁的部分的厚度优选为超过各阱区域71中包覆各第二沟槽部333的侧壁(包含沟槽台阶部334)的部分的厚度。各阱区域71中包覆各第二沟槽部333的侧壁的部分的厚度为各第二沟槽部333的侧壁的法线方向的厚度。各阱区域71中包覆各第二沟槽部333的底壁的部分的厚度为各第二沟槽部333的底壁的法线方向的厚度。
各阱区域71中包覆各第二沟槽部333的底壁的部分相对于各阱区域71中包覆各第一沟槽部332的底壁的部分位于第二半导体区域11(第二浓度区域13)的底部侧。各阱区域71中包覆各第二沟槽部333的底壁的部分形成为与各阱区域71中包覆各第一沟槽源极构造41的底壁的部分大致相等的深度。
在该方式中，各栅极阱区域72中包覆各沟槽栅极构造31的底壁的部分形成为与各阱区域71中包覆各第一沟槽部332的底壁的部分大致相等的深度。
图38与图16对应，是表示图34所示的SiC半导体装置331的俯视图。图39是沿图38所示的XXXIX-XXXIX线的剖视图。图40是沿图38所示的XL-XL线的剖视图。图41是沿图38所示的XLI-XLI线的剖视图。
参照图38～图41，在该方式中，SiC半导体装置331的多个虚拟沟槽栅极构造62分别包含在第一方向X上活性面6的内方部侧的较浅的第一虚拟沟槽部335、以及活性面6的周缘部侧(第三连接面8C侧)的较深的第二虚拟沟槽部336。多个虚拟沟槽栅极构造62在第一虚拟沟槽部335以及第二虚拟沟槽部336之间具有从第一虚拟沟槽部335朝向第二虚拟沟槽部336凹陷的虚拟沟槽台阶部337。以下，对一个虚拟沟槽栅极构造62进行说明。
第一虚拟沟槽部335形成于活性面6的内方部侧，在俯视时形成为在第一方向X上延伸的带状。第一虚拟沟槽部335至少形成于在第二方向Y上与沟槽栅极构造31对置的部分。在该方式中，第一虚拟沟槽部335在俯视时从第二方向Y侧在第一方向X上横穿沟槽栅极构造31的端部。第一虚拟沟槽部335包含与第三连接面8C以及各沟槽栅极构造31的端部之间的区域在第二方向Y上对置的部分。
也就是，第一虚拟沟槽部335在第二方向Y上与沟槽栅极构造31、第一沟槽源极构造41以及第二沟槽源极构造51对置。第一虚拟沟槽部335在第三连接面8C以及各沟槽栅极构造31的端部之间的区域中，至少在第二方向Y上与第二沟槽源极构造51的第一沟槽部332对置。第一虚拟沟槽部335也可以在第二方向Y上与第二沟槽源极构造51的第二沟槽部333对置。
第一虚拟沟槽部335具有第一虚拟沟槽深度DD1。第一虚拟沟槽深度DD1小于外侧面7的第一深度D1(DD1＜D1)。第一虚拟沟槽深度DD1小于第一沟槽源极构造41(第一虚拟沟槽源极构造61)的第三深度D3(DD1＜D3)。第一虚拟沟槽深度DD1优选与沟槽栅极构造31的第二深度D2大致相等(DD1≈D2)。第一虚拟沟槽深度DD1优选具有第二深度D2的值的±10％以内的范围的值。
第一虚拟沟槽深度DD1也可以为0.1μm以上且3μm以下。第一虚拟沟槽深度DD1优选为0.5μm以上且2μm以下。第一虚拟沟槽部335的纵横比DD1/W2优选为1以上且5以下。纵横比DD1/W2是第一虚拟沟槽深度DD1相对于第二宽度W2的比。纵横比DD1/W2特别优选为1.5以上。
第一虚拟沟槽部335包含侧壁以及底壁。第一虚拟沟槽部335的侧壁由SiC单晶的a面形成。第一虚拟沟槽部335的底壁由SiC单晶的c面形成。
第一虚拟沟槽部335也可以形成为具有大致恒定的开口宽度的垂直形状。第一虚拟沟槽部335也可以形成为具有朝向底壁而变窄的开口宽度的尖细形状。第一虚拟沟槽部335的底壁优选形成为朝向第二主面4的弯曲形状。当然，第一虚拟沟槽部335的底壁也可以具有与活性面6平行的平坦面。
第一虚拟沟槽部335以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，第一虚拟沟槽部335与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，第一虚拟沟槽部335形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
第一虚拟沟槽部335的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。第一虚拟沟槽部335的底壁与第二半导体区域11相接。在该方式中，第一虚拟沟槽部335形成为比第一虚拟沟槽源极构造61(第一沟槽源极构造41)浅。也就是，第一虚拟沟槽部335的底壁相对于第一虚拟沟槽源极构造61的底壁位于活性面6侧。
第二虚拟沟槽部336形成于第一虚拟沟槽部335以及第三连接面8C之间。第二虚拟沟槽部336以与第一虚拟沟槽部335连通且贯通第三连接面8C的方式形成为在第一方向X上延伸的带状。第二虚拟沟槽部336在俯视时在第三连接面8C以及各沟槽栅极构造31的端部之间的区域，至少在第二方向Y上与第二沟槽源极构造51的第二沟槽部333对置。第二虚拟沟槽部336也可以在第二方向Y上与第二沟槽源极构造51的第一沟槽部332对置。
第二虚拟沟槽部336具有超过第一虚拟沟槽深度DD1的第二虚拟沟槽深度DD2(DD1＜DD2)。第二虚拟沟槽深度DD2超过沟槽栅极构造31的第二深度D2(D2＜DD2)。第二虚拟沟槽深度DD2优选为第二深度D2的1.5倍以上且3倍以下。在该方式中，第二虚拟沟槽深度DD2与第一沟槽源极构造41的第三深度D3大致相等(D3≈DD2)。
另外，第二虚拟沟槽深度DD2与外侧面7的第一深度D1大致相等(D1≈DD2)。也就是，第二虚拟沟槽部336与外侧面7以及第三连接面8C连通。第二虚拟沟槽深度DD2优选具有第一深度D1(第三深度D3)的值的±10％以内的范围的值。第二虚拟沟槽部336缓和第一虚拟沟槽部335以及外侧面7之间的台阶差。
第二虚拟沟槽深度DD2也可以为0.5μm以上且10μm以下。第二虚拟沟槽深度DD2优选为5μm以下。第二虚拟沟槽深度DD2特别优选为2.5μm以下。第二虚拟沟槽部336的纵横比DD2/W2优选为1以上且5以下。纵横比DD2/W2是第二虚拟沟槽深度DD2相对于第二宽度W2的比。纵横比DD2/W2特别优选为2以上。
第二虚拟沟槽部336包含侧壁以及底壁。第二虚拟沟槽部336的形成长边的侧壁由SiC单晶的a面形成。第二虚拟沟槽部336的形成长边的侧壁与第一虚拟沟槽部335的侧壁以及第三连接面8C连通。第二虚拟沟槽部336的形成短边的侧壁由SiC单晶的m面形成。第二虚拟沟槽部336的形成短边的侧壁与第一虚拟沟槽部335的底壁连通。由此，在第一虚拟沟槽部335以及第二虚拟沟槽部336之间形成有虚拟沟槽台阶部337。第二虚拟沟槽部336的底壁由SiC单晶的c面形成。第二虚拟沟槽部336的底壁与外侧面7连通。
第二虚拟沟槽部336也可以形成为具有大致恒定的开口宽度的垂直形状。第二虚拟沟槽部336也可以形成具有朝向底壁而变窄的开口宽度的尖细形状。第二虚拟沟槽部336的底壁优选形成为朝向第二主面4的弯曲形状。当然，第二虚拟沟槽部336的底壁也可以具有与活性面6平行的平坦面。
第二虚拟沟槽部336以横穿主体区域23以及源极区域24而到达第二半导体区域11的方式形成于活性面6。具体而言，第二虚拟沟槽部336与第二半导体区域11的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。在该方式中，第二虚拟沟槽部336形成于第二浓度区域13，且隔着第二浓度区域13的一部分而与第一浓度区域12对置。
第二虚拟沟槽部336的侧壁与第二半导体区域11、主体区域23以及源极区域24相接。第二虚拟沟槽部336的底壁与第二半导体区域11相接。在该方式中，第二虚拟沟槽部336形成为比第一虚拟沟槽部335(沟槽栅极构造31)深。也就是，第二虚拟沟槽部336的底壁相对于第一虚拟沟槽部335的底壁位于第二半导体区域11(第二浓度区域13)的底部侧。
第二虚拟沟槽部336在虚拟沟槽栅极构造62中所占的比率(第一方向X的长度)小于第一虚拟沟槽部335在虚拟沟槽栅极构造62中所占的比率。也就是，在第一方向X上，第二虚拟沟槽部336的第一方向X的长度小于第一虚拟沟槽部335的第一方向X的长度。
各虚拟沟槽栅极构造62包含栅极沟槽32、栅极绝缘膜33以及栅极电极34。栅极沟槽32形成第一虚拟沟槽部335的侧壁及底壁、以及第二虚拟沟槽部336的侧壁及底壁。栅极绝缘膜33的第一部分33a包覆第一虚拟沟槽部335的侧壁的整个区域以及第二虚拟沟槽部336的侧壁的整个区域。
栅极绝缘膜33的第二部分33b包覆第一虚拟沟槽部335的底壁、以及第二虚拟沟槽部336的底壁。栅极绝缘膜33的第三部分33c包覆栅极沟槽32的开口边缘部的整个区域。源极电极44隔着栅极绝缘膜33一体地埋设于栅极沟槽32中形成第一虚拟沟槽部335的部分以及形成第二虚拟沟槽部336的部分。
各虚拟栅极阱区域75经由虚拟沟槽台阶部337包覆第一虚拟沟槽部335以及第二虚拟沟槽部336。也就是，各虚拟栅极阱区域75包覆第一虚拟沟槽部335的侧壁及底壁、以及第二虚拟沟槽部336的侧壁及底壁。各虚拟栅极阱区域75直接包覆第一虚拟沟槽部335以及第二虚拟沟槽部336。各虚拟栅极阱区域75在第一虚拟沟槽部335的侧壁以及第二虚拟沟槽部336的侧壁与主体区域23电连接。
各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的底壁的部分的厚度优选超过各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的侧壁的部分的厚度。各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的侧壁的部分的厚度为各第一虚拟沟槽部335的侧壁的法线方向的厚度。各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的底壁的部分的厚度优选为各第一虚拟沟槽部335的底壁的法线方向的厚度。
各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的底壁的部分的厚度优选超过各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的侧壁(包含沟槽台阶部334的)的部分的厚度。各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的侧壁的部分的厚度为各第二虚拟沟槽部336的侧壁的法线方向的厚度。各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的底壁的部分的厚度为各第二虚拟沟槽部336的底壁的法线方向的厚度。
各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的底壁的部分相对于各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的底壁的部分位于第二半导体区域11(第二浓度区域13)的底部侧。各虚拟栅极阱区域75中包覆各第一虚拟沟槽部335的底壁的部分形成为与各栅极阱区域72中包覆各沟槽栅极构造31的底壁的部分大致相等的深度。
各虚拟栅极阱区域75中包覆各第二虚拟沟槽部336的底壁的部分形成为与各阱区域71中包覆各第一沟槽源极构造41的底壁(各第二沟槽源极构造51的底壁)的部分、以及各虚拟阱区域74中包覆各第一虚拟沟槽源极构造61的底壁的部分大致相等的深度。
各虚拟栅极阱区域75与第二半导体区域11(第二浓度区域13)的底部空出间隔地形成于活性面6侧，且隔着第二半导体区域11的一部分而与第一半导体区域10(第三半导体区域14)对置。也就是，各虚拟栅极阱区域75与第二半导体区域11(第二浓度区域13)电连接。
外部阱区域81在第二沟槽源极构造51的第二沟槽部333的底壁与外侧面7连通的部分与阱区域71相连。也就是，外部阱区域81在阱区域71中从包覆第二沟槽部333的底壁的部分朝向外侧面7在面方向上连续地被引出。
外部阱区域81在虚拟沟槽栅极构造62的第二虚拟沟槽部336的底壁与外侧面7连通的部分与虚拟栅极阱区域75相连。也就是，外部阱区域81在虚拟栅极阱区域75中从包覆第二虚拟沟槽部336的底壁的部分朝向外侧面7在面方向上连续地被引出。
在该方式中，侧壁配线100在第一～第四连接面8A～8D之上与第一沟槽源极构造41、第二沟槽源极构造51的第二沟槽部333、第一虚拟沟槽源极构造61、虚拟沟槽栅极构造62的第二虚拟沟槽部336以及第二虚拟沟槽源极构造63电连接。侧壁配线100与从第二沟槽源极构造51的第二沟槽部333露出的源极电极44、以及从虚拟沟槽栅极构造62的第二虚拟沟槽部336露出的栅极电极34一体地形成。
在该方式中，侧壁配线100的重叠部101在俯视时至少与第二沟槽源极构造51的第二沟槽部333、以及虚拟沟槽栅极构造62的第二虚拟沟槽部336对置。重叠部101也可以在俯视时横穿沟槽台阶部334以及虚拟沟槽台阶部337而向活性面6的内方侧引出。该情况下，重叠部101也可以在俯视时与第二沟槽源极构造51的第一沟槽部332及第二沟槽部333、以及虚拟沟槽栅极构造62的第一虚拟沟槽部335及第二虚拟沟槽部336对置。
在该方式中，栅极配线电极131在俯视时至少与第二沟槽源极构造51的第一沟槽部332、以及虚拟沟槽栅极构造62的第一虚拟沟槽部335对置。栅极配线电极131也可以在俯视时横穿沟槽台阶部334以及虚拟沟槽台阶部337向活性面6的周缘侧引出。该情况下，栅极配线电极131也可以在俯视时与第二沟槽源极构造51的第一沟槽部332及第二沟槽部333、以及虚拟沟槽栅极构造62的第一虚拟沟槽部335及第二虚拟沟槽部336对置。
在该方式中，源极配线电极132在俯视时至少与第二沟槽源极构造51的第二沟槽部333、以及虚拟沟槽栅极构造62的第二虚拟沟槽部336对置。源极配线电极132也可以根据栅极配线电极131的布局(引绕形态)，在俯视时横穿沟槽台阶部334以及虚拟沟槽台阶部337而向活性面6的内方侧引出。该情况下，源极配线电极132也可以在俯视时与第二沟槽源极构造51的第一沟槽部332及第二沟槽部333、以及虚拟沟槽栅极构造62的第一虚拟沟槽部335及第二虚拟沟槽部336对置。
以上，根据SiC半导体装置331，也能够起到与对SiC半导体装置1叙述的效果相同的效果。SiC半导体装置331的第二沟槽源极构造51以及虚拟沟槽栅极构造62仅通过变更SiC半导体装置1的制造方法中利用的第二抗蚀剂掩模211的布局(参照图29F)来形成。SiC半导体装置331的第二沟槽源极构造51的构造以及虚拟沟槽栅极构造62的构造也能够应用于第一参考实施方式以及第二参考实施方式。
本发明的实施方式还能够以其它方式来实施。
在上述的各实施方式中，也可以采用由SiC以外的WBG(Wide Band Gap)半导体构成的WBG半导体芯片来代替SiC芯片2。WBG半导体也可以是具有超过Si(硅)的带隙的带隙的半导体。作为WBG半导体，例示了GaN(氮化镓)、金刚石。当然，在上述的各实施方式中，也可以采用Si(硅)芯片来代替SiC芯片2。
在上述的各实施方式中，对多个虚拟接触区域73未形成于沿第一虚拟构造60A的多个第一虚拟沟槽源极构造61的区域的形态进行了说明。但是，多个虚拟接触区域73也可以以与第二虚拟构造60B侧的排列图案相同的排列图案，形成于沿第一虚拟构造60A的多个第一虚拟沟槽源极构造61的一部分或者全部的区域。
在上述的各实施方式中，在不重视栅极配线电极131(栅极开口112)的对准裕量的情况下，也可以采用不具有多个栅极接触电极91的构造。也就是，栅极配线电极131也可以经由栅极开口112与栅极电极34直接连接。该情况下，栅极配线电极131也可以与栅极绝缘膜33以及主面绝缘膜90中的至少一方相接。
在上述的各实施方式中，也可以采用侧壁配线100与多个沟槽栅极构造31连接的形态。该情况下，多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、以及多个第二虚拟沟槽源极构造63与第一～第四连接面8A～8D空出间隔地形成于活性面6的内方，多个沟槽栅极构造31与第一～第四连接面8A～8D中的至少一个(例如第三连接面8C以及第四连接面8D)连通。另外，该情况下，也可以代替源极配线电极132，将栅极主面电极121以及/或者栅极配线电极131与侧壁配线100电连接。
这种构造也能够应用于不具有第一虚拟构造60A以及第二虚拟构造60B的SiC半导体装置1。另外，这种构造也能够应用于具有多个沟槽栅极构造31、而不具有多个第一沟槽源极构造41、多个第二沟槽源极构造51、多个第一虚拟沟槽源极构造61、多个虚拟沟槽栅极构造62、以及多个第二虚拟沟槽源极构造63中的至少一种的构造。
在上述的各实施方式中，对第一方向X是SiC单晶的m轴方向、第二方向Y是SiC单晶的a轴方向的例子进行了说明，但也可以是第一方向X是SiC单晶的a轴方向、第二方向Y是SiC单晶的m轴方向。也就是，第一侧面5A以及第二侧面5B由SiC单晶的m面形成，第三侧面5C以及第四侧面5D由SiC单晶的a面形成。该情况下，偏离方向也可以是SiC单晶的a轴方向。该情况的具体的结构通过在上述的说明以及附图中将第一方向X的m轴方向置换成a轴方向、将第二方向Y的a轴方向置换成m轴方向来得到。
在上述的各实施方式中，对第一导电型为n型、第二导电型为p型的例子进行了说明，但也可以是第一导电型为p型、第二导电型为n型。该情况的具体的结构通过在上述的说明以及附图中将n型区域置换成p型区域、将p型区域置换成n型区域来得到。
以下示出从该说明书以及附图提取出的特征的例子。以下的[A1]～[A22]提供能够提高可靠性的半导体装置。
[A1]一种半导体装置，包括：半导体芯片2，其具有主面3，该主面3包含第一面6、在上述第一面6外向厚度方向以第一深度D1凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地9；晶体管构造30，其包含具有小于上述第一深度D1的第二深度D2的沟槽栅极构造31、以及具有超过上述第二深度D2的第三深度D3且与上述沟槽栅极构造31在一方方向Y上相邻的沟槽源极构造41，并形成于上述第一面6的内方部；以及虚拟构造60、60A，其包含分别具有上述第三深度D3且在上述一方方向Y上相邻的多个虚拟沟槽源极构造61，并形成于上述第一面6的周缘部。
[A2]根据A1所记载的半导体装置，多个上述虚拟沟槽源极构造61以彼此相邻的方式空出间隔地连续地排列。
[A3]根据A1或A2所记载的半导体装置，多个上述虚拟沟槽源极构造61不隔着具有小于上述第三深度D3的深度的沟槽构造而是彼此空出间隔地排列。
[A4]根据A1～A3任一项中所记载的半导体装置，在上述沟槽栅极构造31赋予栅极电位，在上述沟槽源极构造41赋予源极电位，在上述虚拟沟槽源极构造61赋予源极电位。
[A5]根据A1～A4任一项中所记载的半导体装置，上述晶体管构造30包含在上述一方方向Y上空出间隔地排列的多个上述沟槽栅极构造31、以及在上述一方方向Y上与上述沟槽栅极构造31交替地空出间隔地排列的多个上述沟槽源极构造41。
[A6]根据A1～A5任一项中所记载的半导体装置，多个上述虚拟沟槽源极构造61从上述连接面8A～8D露出。
[A7]根据A1～A6任一项中所记载的半导体装置，上述沟槽源极构造41从上述连接面8A～8D露出。
[A8]根据A1～A7任一项中所记载的半导体装置，上述沟槽栅极构造31与上述连接面8A～8D空出间隔地形成于上述第一面6的内方。
[A9]根据A8所记载的半导体装置，上述晶体管构造30包含第二沟槽源极构造51，该第二沟槽源极构造51具有上述第三深度D3，且在与上述一方方向Y交叉的交叉方向X上与上述沟槽栅极构造31相邻。
[A10]根据A9所记载的半导体装置，上述第二沟槽源极构造51在上述第一面6中形成于上述沟槽栅极构造31以及上述连接面8A～8D之间的区域。
[A11]根据A9或A10所记载的半导体装置，上述第二沟槽源极构造51从上述连接面8A～8D露出。
[A12]根据A1～A11任一项中所记载的半导体装置，还包含第二虚拟构造60、60B，该第二虚拟构造60、60B包含具有上述第二深度D2的虚拟沟槽栅极构造62、以及具有上述第三深度D3且在上述一方方向Y上与上述虚拟沟槽栅极构造62相邻的第二虚拟沟槽源极构造63，在上述第一面6的周缘部形成于上述晶体管构造30以及上述虚拟构造60、60A之间的区域。
[A13]根据A12所记载的半导体装置，在上述虚拟沟槽栅极构造62赋予源极电位，在上述第二虚拟沟槽源极构造63赋予源极电位。
[A14]根据A1～A13任一项中所记载的半导体装置，还包含侧壁构造100，该侧壁构造100以包覆上述连接面8A～8D的方式形成于上述第二面7之上。
[A15]根据A1～A14任一项中所记载的半导体装置，还包括：绝缘膜110，其在上述第一面6之上包覆上述晶体管构造30以及上述虚拟构造60、60A；栅极主面电极121，其形成于上述绝缘膜110之上；以及栅极配线131，其从上述栅极主面电极121被引出至上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽栅极构造31电连接，且隔着上述绝缘膜110而与上述沟槽源极构造41对置。
[A16]根据A15所记载的半导体装置，还包含源极主面电极122，该源极主面电极122从上述栅极主面电极121以及上述栅极配线131分离地形成于上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽源极构造41电连接，且隔着上述绝缘膜110而与上述沟槽栅极构造31对置。
[A17]根据A16所记载的半导体装置，上述源极主面电极122在俯视时从上述虚拟构造60、60A分离地形成于上述绝缘膜110之上。
[A18]根据A16或A17所记载的半导体装置，还包含源极配线132，该源极配线132从上述源极主面电极122被引出至上述绝缘膜110之上，在与上述源极主面电极122不同的位置贯通上述绝缘膜110而与上述沟槽源极构造41电连接。
[A19]根据A18所记载的半导体装置，上述源极配线132贯通上述绝缘膜110而与上述虚拟沟槽源极构造61电连接。
[A20]根据A1～A19任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
[A21]一种半导体装置，包括：半导体芯片2，其具有主面3，该主面3包含第一面6、在上述第一面6外向厚度方向以第一深度D1凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地9；晶体管构造30，其包含具有小于上述第一深度D1的第二深度D2的沟槽栅极构造31、以及具有超过上述第二深度D2的第三深度D3且与上述沟槽栅极构造31在一方方向Y上相邻的沟槽源极构造41，并形成于上述第一面6的内方部；以及虚拟构造60、60A，其包含具有上述第二深度D2的虚拟沟槽栅极构造62、以及具有上述第三深度D3且与上述虚拟沟槽栅极构造62在上述一方方向Y上相邻的虚拟沟槽源极构造61，并形成于上述第一面6的周缘部。
[A22]根据A21所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
以下的[B1]～[B22]以及[C1]～[C10]提供一种具有新的配线构造的半导体装置。以下的[B1]～[B22]以及[C1]～[C10]尤其是提供一种具有对设计规则赋予灵活性的配线构造的半导体装置。
[B1]一种半导体装置，包括：半导体芯片2，其具有主面3，该主面3包含第一面6、在上述第一面6外向厚度方向凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地；沟槽构造41，其以从上述连接面8A～8D露出的方式形成于上述第一面6；以及侧壁配线100，其以包覆上述连接面8A～8D的方式形成于上述第二面7之上，且与上述沟槽构造41电连接。
[B2]根据B1所记载的半导体装置，多个上述沟槽构造41空出间隔地形成于上述第一面6，上述侧壁配线100在上述连接面8A～8D中与多个上述沟槽构造41电连接。
[B3]根据B1或B2所记载的半导体装置，上述沟槽构造41包含形成于上述第一面6的沟槽42、包覆上述沟槽42的内壁的绝缘膜43、以及隔着上述绝缘膜43埋设于上述沟槽42的电极44，上述侧壁配线100与上述电极44电连接。
[B4]根据B3所记载的半导体装置，还包含主面绝缘膜90，该主面绝缘膜90包覆上述第二面7以及上述连接面8A～8D，且与上述绝缘膜43相连，上述侧壁配线100形成于上述主面绝缘膜90之上。
[B5]根据B4所记载的半导体装置，还包含pn接合部，该pn接合部在上述半导体芯片2的内部形成于沿上述连接面8A～8D的区域，上述侧壁配线100在上述连接面8A～8D中隔着上述主面绝缘膜90而与上述pn接合部对置。
[B6]根据B3～B5任一项中所记载的半导体装置，上述侧壁配线100与上述电极44一体地形成。
[B7]根据B1～B6任一项中所记载的半导体装置，上述沟槽构造41的底壁与上述第二面7连通。
[B8]根据B1～B7任一项中所记载的半导体装置，上述侧壁配线100包含包覆上述第一面6的周缘部的重叠部101。
[B9]根据B1～B8任一项中所记载的半导体装置，上述沟槽构造41在俯视时在一方方向X上延伸，上述侧壁配线100在俯视时在与上述一方方向X交叉的交叉方向Y上延伸。
[B10]根据B1～B9任一项中所记载的半导体装置，还包含包覆上述侧壁配线100的上侧绝缘膜110。
[B11]根据B10所记载的半导体装置，上述上侧绝缘膜110横穿上述侧壁配线100并包覆上述第一面6以及上述第二面7。
[B12]根据B1～B11任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
[B13]一种半导体装置，包括：半导体芯片2，其具有主面，该主面包含第一面6、在上述第一面6外向厚度方向凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地9；沟槽栅极构造31，其从上述连接面8A～8D空出间隔地形成于上述第一面6；沟槽源极构造41，其以从上述连接面8A～8D露出的方式形成于上述第一面6；以及侧壁配线100，其以包覆上述连接面8A～8D的方式形成于上述第二面7之上，且与上述沟槽源极构造41电连接。
[B14]根据B12所记载的半导体装置，上述沟槽源极构造41形成为比上述沟槽栅极构造31深。
[B15]根据B12或B13所记载的半导体装置，多个上述沟槽栅极构造31形成于上述第一面6，多个上述沟槽源极构造41与多个上述沟槽栅极构造31交替地形成于上述第一面6，上述侧壁配线100与多个上述沟槽源极构造41电连接。
[B16]根据B12～B14任一项中所记载的半导体装置，还包含中间沟槽源极构造51，该中间沟槽源极构造51在上述第一面6中形成于上述连接面8A～8D以及上述沟槽栅极构造31之间的区域。
[B17]根据B15所记载的半导体装置，上述中间沟槽源极构造51从上述连接面8A～8D露出，上述侧壁配线100与上述中间沟槽源极构造51以及上述沟槽源极构造41电连接。
[B18]根据B12～B16任一项中所记载的半导体装置，还包含上侧绝缘膜110，该上侧绝缘膜110在上述主面之上包覆上述沟槽栅极构造31、上述沟槽源极构造41以及上述侧壁配线100。
[B19]根据B17所记载的半导体装置，还包括：栅极主面电极121，其形成于上述上侧绝缘膜110之上；以及栅极配线131，其从上述栅极主面电极121被引出至上述上侧绝缘膜110之上，贯通上述上侧绝缘膜110而与上述沟槽栅极构造31电连接，且隔着上述上侧绝缘膜110而与上述沟槽源极构造41对置。
[B20]根据B17或B18所记载的半导体装置，还包括：源极主面电极122，其形成于上述上侧绝缘膜110之上，贯通上述上侧绝缘膜110而与上述沟槽源极构造41电连接，且隔着上述上侧绝缘膜110而与上述沟槽栅极构造31对置；以及源极配线132，其从上述源极主面电极122被引出至上述上侧绝缘膜110之上，贯通上述上侧绝缘膜110而与上述侧壁配线100电连接。
[B21]根据B19所记载的半导体装置，上述源极配线132在与上述源极主面电极122不同的位置贯通上述上侧绝缘膜110而与上述沟槽源极构造41电连接。
[B22]根据B13～B21任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
[C1]一种半导体装置，包括：半导体芯片2，其具有主面，该主面包含第一面6、在上述第一面6外向厚度方向凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地9；沟槽栅极构造31，其以从上述连接面8A～8D露出的方式形成于上述第一面6；以及侧壁配线100，其以包覆上述连接面8A～8D的方式形成于上述第二面7之上，且与上述沟槽栅极构造31电连接。
[C2]根据C1所记载的半导体装置，多个上述沟槽栅极构造31空出间隔地形成于上述第一面6，上述侧壁配线100在上述连接面8A～8D中与多个上述沟槽栅极构造31电连接。
[C3]根据C1或C2所记载的半导体装置，上述沟槽栅极构造31包含形成于上述第一面6的栅极沟槽32、包覆上述栅极沟槽32的内壁的绝缘膜33、以及隔着上述绝缘膜33埋设于上述栅极沟槽32的栅极电极34，上述侧壁配线100与上述栅极电极34电连接。
[C4]根据C3所记载的半导体装置，还包含主面绝缘膜90，该主面绝缘膜90包覆上述第二面7以及上述连接面8A～8D，且与上述绝缘膜33相连，上述侧壁配线100形成于上述主面绝缘膜90之上。
[C5]根据C3或C4所记载的半导体装置，上述侧壁配线100与上述栅极电极34一体地形成。
[C6]根据C1～C5任一项中所记载的半导体装置，上述沟槽栅极构造31在俯视时在一方方向X上延伸，上述侧壁配线100在俯视时在与上述一方方向X交叉的交叉方向Y上延伸。
[C7]根据C1～C6任一项中所记载的半导体装置，还包括：上侧绝缘膜110，其包覆上述侧壁配线100；以及栅极主面电极121，其配置在上述上侧绝缘膜110之上，且与上述栅极电极34电连接。
[C8]根据C1～C7任一项中所记载的半导体装置，上述第二面7在俯视时形成为包围上述第一面6的环状。
[C9]根据C1～C8任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
[C10]根据C1～C9任一项中所记载的半导体装置，上述半导体芯片2由SiC芯片构成。
以下的[D1]～[D22]提供一种能够提高可靠性的半导体装置。
[D1]一种半导体装置，包括：半导体芯片2，其具有主面3；沟槽栅极构造31，其形成于上述主面3；沟槽源极构造41，其在一方方向Y上与上述沟槽栅极构造31分离地形成于上述主面3；绝缘膜110，其在上述主面3之上包覆上述沟槽栅极构造31以及上述沟槽源极构造41；栅极主面电极121，其形成于上述绝缘膜110之上；以及栅极配线131，其在上述一方方向Y上以横穿上述沟槽栅极构造31以及上述沟槽源极构造41的方式，从上述栅极主面电极121被引出至上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽栅极构造31电连接，且隔着上述绝缘膜110而与上述沟槽源极构造41对置。
[D2]根据D1所记载的半导体装置，上述沟槽源极构造41形成为比上述沟槽栅极构造31深。
[D3]根据D1或D2所记载的半导体装置，还包含源极主面电极122，该源极主面电极122从上述栅极主面电极121以及上述栅极配线131分离地形成于上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽源极构造41电连接，且隔着上述绝缘膜110而与上述沟槽栅极构造31对置。
[D4]根据D3所记载的半导体装置，还包含源极配线132，该源极配线132从上述源极主面电极122被引出至上述绝缘膜110之上，在与上述源极主面电极122不同的位置贯通上述绝缘膜110而与上述沟槽源极构造41电连接。
[D5]根据D4所记载的半导体装置，上述源极配线132在俯视时从上述沟槽栅极构造31空出间隔地形成。
[D6]根据D1或D2所记载的半导体装置，还包括：中间沟槽源极构造51，其在与上述一方方向Y交叉的交叉方向X上从上述沟槽栅极构造31空出间隔地形成于上述主面3；以及源极主面电极122，其在俯视时从上述栅极主面电极121以及上述栅极配线131分离地形成于上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽源极构造41电连接，且隔着上述绝缘膜110而与上述沟槽栅极构造31对置。
[D7]根据D6所记载的半导体装置，上述源极主面电极122在俯视时从上述中间沟槽源极构造51分离地形成于上述绝缘膜110之上。
[D8]根据D6或D7所记载的半导体装置，上述中间沟槽源极构造51在上述交叉方向X上与上述沟槽栅极构造31对置，在上述一方方向Y上与上述沟槽源极构造41对置。
[D9]根据D6～D8任一项中所记载的半导体装置，还包含源极配线132，该源极配线132从上述源极主面电极122被引出至上述绝缘膜110之上，贯通上述绝缘膜110而与上述中间沟槽源极构造51电连接。
[D10]根据D9所记载的半导体装置，上述源极配线132在与上述源极主面电极122不同的位置贯通上述绝缘膜110而与上述沟槽源极构造41电连接。
[D11]根据D9或D10所记载的半导体装置，上述源极配线132在俯视时从上述沟槽栅极构造31空出间隔地形成。
[D12]根据D1～D11任一项中所记载的半导体装置，还包含源极侧pn接合部，该源极侧pn接合部在上述半导体芯片2的内部形成于沿上述沟槽源极构造41的区域，上述栅极配线131在俯视时与上述源极侧pn接合部对置。
[D13]根据D1～D12任一项中所记载的半导体装置，还包含栅极侧pn接合部，该栅极侧pn接合部在上述半导体芯片2的内部形成于沿上述沟槽栅极构造31的区域，上述栅极配线131在俯视时与上述栅极侧pn接合部对置。
[D14]根据D1～D13任一项中所记载的半导体装置，上述沟槽栅极构造31包含形成于上述主面3的栅极沟槽32、包覆上述栅极沟槽32的内壁的栅极绝缘膜33、以及隔着上述栅极绝缘膜33埋设于上述栅极沟槽32的栅极电极34，上述沟槽源极构造41包含形成于上述主面3的源极沟槽42、包覆上述源极沟槽42的内壁的源极绝缘膜43、以及隔着上述源极绝缘膜43埋设于上述源极沟槽42的源极电极44。
[D15]根据D14所记载的半导体装置，还包含栅极接触电极91，该栅极接触电极91在上述主面3之上包覆上述栅极电极34，上述绝缘膜110包覆上述栅极接触电极91，上述栅极配线131贯通上述绝缘膜110而与上述栅极接触电极91电连接。
[D16]根据D15所记载的半导体装置，上述栅极接触电极91局部地包覆上述栅极电极34，上述栅极主面电极121在俯视时从上述栅极接触电极91空出间隔地形成于上述绝缘膜110之上。
[D17]根据D1～D16任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
[D18]一种半导体装置包括：包括：半导体芯片2，其具有主面3；沟槽栅极构造31，其形成于上述主面3，在俯视时在一方方向X上延伸；中间沟槽源极构造51，其在上述一方方向X上从上述沟槽栅极构造31空出间隔地形成于上述主面3，在俯视时在上述一方方向X上延伸；绝缘膜110，其包覆上述沟槽栅极构造31以及上述中间沟槽源极构造51；栅极配线131，其形成于上述绝缘膜110之上，贯通上述绝缘膜110而与上述沟槽栅极构造31电连接；以及源极配线132，其从上述栅极配线131空出间隔地形成于上述绝缘膜110之上，贯通上述绝缘膜110而与上述中间沟槽源极构造51电连接。
[D19]根据D18所记载的半导体装置，多个上述沟槽栅极构造31在与上述一方方向X交叉的交叉方向Y上空出间隔地排列在上述主面3，多个上述中间沟槽源极构造51以在上述一方方向X上与多个上述沟槽栅极构造31一一对应的关系的对置方式在上述交叉方向Y上空出间隔地排列。
[D20]根据D18或D19所记载的半导体装置，还包含pn接合部，该pn接合部在上述半导体芯片2的内部形成于沿上述中间沟槽源极构造51的区域，上述栅极配线131在俯视时与上述pn接合部对置。
[D21]根据D18～D20任一项中所记载的半导体装置，还包含栅极侧pn接合部，该栅极侧pn接合部在上述半导体芯片2的内部形成于沿上述沟槽栅极构造31的区域，上述栅极配线131在俯视时与上述栅极侧pn接合部对置。
[D22]D18～D21任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
以下的[E1]～[E20]提供一种具有新的配线构造的半导体装置。以下的[E1]～[E20]尤其是提供一种具有对设计规则赋予灵活性的配线构造的半导体装置。
[E1]一种半导体装置，包括：半导体芯片2，其具有主面，该主面包含第一面6、在上述第一面6外向厚度方向凹陷的第二面7、以及连接上述第一面6及上述第二面7的连接面8A～8D，且由上述第一面6、上述第二面7以及上述连接面8A～8D划分出台地9；沟槽构造51、62，其包含在上述第一面6的内方部侧以第一深度DT1、DD1形成的第一沟槽部332、335、以及在上述第一面6的周缘部侧以从上述连接面8A～8D露出的方式以超过上述第一深度DT1、DD1的第二深度DT2、DD2形成的第二沟槽部333、336；以及侧壁配线100，其以包覆上述连接面8A～8D的方式形成于上述第二面7之上，且与上述沟槽构造51、62的上述第二沟槽部333、336电连接。
[E2]根据E1所记载的半导体装置，上述第一沟槽部332、335相对于上述第二面7在上述第一面6侧空出间隔地形成。
[E3]根据E1或E2所记载的半导体装置，上述沟槽构造51、62在上述第一沟槽部332、335以及上述第二沟槽部333、336之间具有从第一沟槽部332、335的底壁朝向上述第二沟槽部333、336的底壁凹陷的沟槽台阶部334、337。
[E4]根据E1～E3任一项中所记载的半导体装置，多个上述沟槽构造51、62空出间隔地形成于上述第一面6，上述侧壁配线100在上述连接面8A～8D中与多个上述沟槽构造51、62的上述第二沟槽部333、336电连接。
[E5]根据E1～E4任一项中所记载的半导体装置，上述沟槽构造51、62包含形成于上述第一面6的沟槽32、42、包覆上述沟槽32、42的内壁的绝缘膜33、43、以及隔着上述绝缘膜33、43埋设于上述沟槽32、42的电极34、44，上述侧壁配线100与上述电极34、44电连接。
[E6]根据E5所记载的半导体装置，还包含主面绝缘膜90，该主面绝缘膜90包覆上述第二面7以及上述连接面8A～8D，且与上述绝缘膜33、43相连，上述侧壁配线100形成于上述主面绝缘膜90之上。
[E7]根据E6所记载的半导体装置，还包含pn接合部，该pn接合部在上述半导体芯片2的内部形成于沿上述连接面8A～8D的区域，上述侧壁配线100在上述连接面8A～8D隔着上述主面绝缘膜90而与上述pn接合部对置。
[E8]根据E5～E7任一项中所记载的半导体装置，上述侧壁配线100与上述电极34、44一体地形成。
[E9]根据E1～E8任一项中所记载的半导体装置，上述第二沟槽部333、336与上述第二面7连通。
[E10]根据E1～E9任一项中所记载的半导体装置，上述侧壁配线100包含包覆上述第一面6的周缘部的重叠部101。
[E11]根据E10所记载的半导体装置，上述重叠部101在俯视时至少与上述第二沟槽部333、336对置。
[E12]根据E1～E11任一项中所记载的半导体装置，上述沟槽构造51、62在俯视时在一方方向X上延伸，上述侧壁配线100在俯视时在与上述一方方向X交叉的交叉方向Y上延伸。
[E13]根据E1～E12任一项中所记载的半导体装置，还包含包覆上述侧壁配线100的上侧绝缘膜110。
[E14]根据E13所记载的半导体装置，上述上侧绝缘膜110横穿上述侧壁配线100并包覆上述第一面6以及上述第二面7。
[E15]根据E13或E14所记载的半导体装置，还包含配线电极132，该配线电极132形成于上述上侧绝缘膜110之上，隔着上述上侧绝缘膜110而与上述侧壁配线对置。
[E16]根据E15所记载的半导体装置，上述配线电极132在俯视时至少与上述第二沟槽部333、336对置。
[E17]根据E15或E16所记载的半导体装置，上述配线电极132贯通上述上侧绝缘膜而与上述侧壁配线电连接。
[E18]根据E15～E17任一项中所记载的半导体装置，上述配线电极包含金属材料。
[E19]根据E1～E18任一项中所记载的半导体装置，上述侧壁配线包含导电性多晶硅。
[E20]根据E1～E19任一项中所记载的半导体装置，上述半导体芯片2由宽带隙半导体芯片构成。
对本发明的实施方式进行了详细说明，这只不过是为了明确本发明的技术的内容而使用的具体例，本发明不应解释为限定于上述的具体例，本发明的范围由添附的技术方案限定。
符号的说明
1—SiC半导体装置，2—SiC芯片，3—第一主面，6—活性面，7—外侧面，8A—第一连接面，8B—第二连接面，8C—第三连接面，8D—第四连接面，9—活性台地，30—晶体管构造，31—沟槽栅极构造，32—栅极沟槽，33—栅极绝缘膜，34—栅极电极，41—第一沟槽源极构造，42—源极沟槽，43—源极绝缘膜，44—源极电极，51—第二沟槽源极构造，60A—第一虚拟构造，60B—第二虚拟构造，61—第一虚拟沟槽源极构造，62—虚拟沟槽栅极构造，63—第二虚拟沟槽源极构造，90—主面绝缘膜，100—侧壁配线，101—重叠部，110—第一无机绝缘膜，121—栅极主面电极，122—源极主面电极，131—栅极配线电极，132—源极配线电极，301—SiC半导体装置，311—SiC半导体装置，331—SiC半导体装置，D1—第一深度，D2—第二深度，D3—第三深度，X—第一方向，Y—第二方向。

Claims (20)

1.一种SiC半导体装置，其特征在于，包括：
SiC芯片，其具有主面，该主面包含第一面、在上述第一面外向厚度方向凹陷的第二面、以及连接上述第一面及上述第二面的连接面，且由上述第一面、上述第二面以及上述连接面划分出台地；
沟槽构造，其以从上述连接面露出的方式形成于上述第一面；以及
侧壁配线，其以包覆上述连接面的方式形成于上述第二面之上，且与上述沟槽构造电连接。
2.根据权利要求1所述的SiC半导体装置，其特征在于，
多个上述沟槽构造空出间隔地形成于上述第一面，
上述侧壁配线在上述连接面中与多个上述沟槽构造电连接。
3.根据权利要求1或2所述的SiC半导体装置，其特征在于，
上述沟槽构造包含形成于上述第一面的沟槽、包覆上述沟槽的内壁的绝缘膜、以及隔着上述绝缘膜埋设于上述沟槽的电极，
上述侧壁配线与上述电极电连接。
4.根据权利要求3所述的SiC半导体装置，其特征在于，
还包含主面绝缘膜，该主面绝缘膜包覆上述第二面以及上述连接面，且与上述绝缘膜相连，
上述侧壁配线形成于上述主面绝缘膜之上。
5.根据权利要求4所述的SiC半导体装置，其特征在于，
还包含pn接合部，该pn接合部在上述SiC芯片的内部形成于沿上述连接面的区域，
上述侧壁配线在上述连接面中隔着上述主面绝缘膜而与上述pn接合部对置。
6.根据权利要求3～5任一项中所述的SiC半导体装置，其特征在于，
上述侧壁配线与上述电极一体地形成。
7.根据权利要求1～6任一项中所述的SiC半导体装置，其特征在于，
上述沟槽构造与上述第二面连通。
8.根据权利要求1～7任一项中所述的SiC半导体装置，其特征在于，
上述侧壁配线包含包覆上述第一面的周缘部的重叠部。
9.根据权利要求1～8任一项中所述的SiC半导体装置，其特征在于，
上述沟槽构造在俯视时在一方方向上延伸，
上述侧壁配线在俯视时在与上述一方方向交叉的交叉方向上延伸。
10.根据权利要求1～9任一项中所述的SiC半导体装置，其特征在于，
还包含包覆上述侧壁配线的上侧绝缘膜。
11.根据权利要求10所述的SiC半导体装置，其特征在于，
上述上侧绝缘膜横穿上述侧壁配线并包覆上述第一面以及上述第二面。
12.一种SiC半导体装置，其特征在于，包括：
SiC芯片，其具有主面，该主面包含第一面、在上述第一面外向厚度方向凹陷的第二面、以及连接上述第一面及上述第二面的连接面，且由上述第一面、上述第二面以及上述连接面划分出台地；
沟槽栅极构造，其从上述连接面空出间隔地形成于上述第一面；
沟槽源极构造，其以从上述连接面露出的方式形成于上述第一面；以及
侧壁配线，其以包覆上述连接面的方式形成于上述第二面之上，且与上述沟槽源极构造电连接。
13.根据权利要求12所述的SiC半导体装置，其特征在于，
上述沟槽源极构造形成为比上述沟槽栅极构造更深。
14.根据权利要求12或13所述的SiC半导体装置，其特征在于，
多个上述沟槽栅极构造形成于上述第一面，
多个上述沟槽源极构造与多个上述沟槽栅极构造交替地形成于上述第一面，
上述侧壁配线与多个上述沟槽源极构造电连接。
15.根据权利要求12～14任一项中所述的SiC半导体装置，其特征在于，
还包含中间沟槽源极构造，该中间沟槽源极构造在上述第一面中形成于上述连接面以及上述沟槽栅极构造之间的区域。
16.根据权利要求15所述的SiC半导体装置，其特征在于，
上述中间沟槽源极构造从上述连接面露出，
上述侧壁配线与上述中间沟槽源极构造以及上述沟槽源极构造电连接。
17.根据权利要求12～16任一项中所述的SiC半导体装置，其特征在于，
还包含上侧绝缘膜，该上侧绝缘膜在上述主面之上包覆上述沟槽栅极构造、上述沟槽源极构造以及上述侧壁配线。
18.根据权利要求17所述的SiC半导体装置，其特征在于，还包括：
栅极主面电极，其形成于上述上侧绝缘膜之上；以及
栅极配线，其从上述栅极主面电极被引出至上述上侧绝缘膜之上，贯通上述上侧绝缘膜而与上述沟槽栅极构造电连接，且隔着上述上侧绝缘膜而与上述沟槽源极构造对置。
19.根据权利要求17或18所述的SiC半导体装置，其特征在于，还包括：
源极主面电极，其形成于上述上侧绝缘膜之上，贯通上述上侧绝缘膜而与上述沟槽源极构造电连接，且隔着上述上侧绝缘膜而与上述沟槽栅极构造对置；以及
源极配线，其从上述源极主面电极被引出至上述上侧绝缘膜之上，贯通上述上侧绝缘膜而与上述侧壁配线电连接。
20.根据权利要求19所述的SiC半导体装置，其特征在于，
上述源极配线在与上述源极主面电极不同的位置贯通上述上侧绝缘膜而与上述沟槽源极构造电连接。
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JP2016213421A (ja) * 2015-05-13 2016-12-15 株式会社豊田中央研究所 半導体装置
JP7280666B2 (ja) * 2017-05-17 2023-05-24 ローム株式会社 半導体装置およびその製造方法
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