CN107017164A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开实施例提供一种半导体装置及其制造方法，该半导体装置包括鳍结构、第一栅极结构、第二栅极结构、源极/漏极区、源极/漏极接触、分隔物和接触源极/漏极接触的介层孔插塞和接触介层孔插塞的导线。鳍结构突出于隔绝绝缘层且以第一方向延伸。第一栅极结构和第二栅极结构，形成于鳍结构上方且以交叉于第一方向的第二方向延伸。源/漏极区设置于第一栅极结构和第二栅极结构之间。层间绝缘层设置于鳍结构、第一栅极结构、第二栅极结构和源/漏极区上方。源极/漏极接触层，设置于源/漏极区上。分隔物设置相邻于源极/漏极接触。第一栅极结构的末端、第二栅极结构的末端和源极/漏极接触的末端接触分隔物的相同面。

Description

半导体装置及其制造方法
技术领域
本公开实施例涉及一种半导体装置及其制造方法，特别涉及一种位于源极/漏极区上方的自对准接触结构(self-align contact structure)及其制造方法。
背景技术
随着半导体元件尺寸的缩小，自对准接触(以下简称SAC)被广泛地使用于工艺中，例如配置接近于一场效晶体管(FET)的栅极结构的源极/漏极(S/D)接触。通常来说，利用图案化层间介电层(ILD)制造的自对准接触，在层间介电层下方，会于具有侧壁间隙壁的一栅极结构上方形成接触蚀刻停止层(contact etch-stop layer，CESL)。层间介电层的初始蚀刻会停止在接触蚀刻停止层，然后蚀刻接触蚀刻停止层以形成自对准接触。当元件密度增加时(意即缩小半导体元件尺寸)，侧壁间隙壁的厚度会变得更薄，其可能会导致源极/漏极(S/D)接触和栅极之间产生短路(short circuit)。并且，两个相邻的源极/漏极接触之间的间隔变得更窄。因此，有需要提供一种自对准接触结构(self-align contact structure)及其制造方法，以改善源极/漏极接触之间的电性隔绝。
发明内容
依据本公开一些实施例，提供一种半导体装置的制造方法。上述半导体装置的制造方法包括于一第一鳍结构的一部分和一第二鳍结构的一部分上方形成一第一栅极结构和一第二栅极结构，上述第一鳍结构的上述部分和上述第二鳍结构的上述部分设置一基板上方，以一第一方向延伸，以交叉于上述第一方向的一第二方向配置，上述第一鳍结构的上述部分和上述第二鳍结构的上述部分彼此平行且突出于一隔绝绝缘层。上述第一栅极结构和上述第二栅极结构以上述第二方向延伸且以上述第一方向配置，上述第一栅极结构和上述第二栅极结构彼此平行。于上述第一栅极结构和上述第二栅极结构上方形成一层间绝缘层。于上述层间绝缘层上方形成具有一第一开口的一第一掩模层。上述第一开口位于上述第一栅极结构和上述第二栅极结构上方。穿过上述第一开口切割上述第一栅极结构和上述第二栅极结构，且穿过上述第一开口蚀刻设置上述第一栅极结构和上述第二栅极结构之间的上述隔绝绝缘层和上述层间介电层，以形成一第一凹陷。于上述第一凹陷中形成一绝缘层。形成具有一第二开口的一第二掩模层以暴露位于上述第一凹陷中的上述绝缘层的一部分和上述层间介电层的一部分。上述第二开口位于上述第一鳍结构上方。穿过上述第二开口蚀刻上述层间介电层的上述暴露部分，以于上述第一鳍结构上方形成至少一个第二凹陷。于至少上述个第二凹陷中形成一导电材料，以形成一第一源极/漏极接触层。
依据本公开一些实施例，提供一种半导体装置。上述半导体装置包括一第一鳍结构、一第二鳍结构、一第一鳍式场效晶体管、一第二鳍式场效晶体管、一第一源极/漏极区、一层间绝缘层、一第一源极/漏极接触层和一分离绝缘层。上述第二鳍结构通过一隔绝绝缘层与上述第一鳍结构隔绝。上述第一鳍结构和上述第二鳍结构以一第一方向延伸。上述第一鳍式场效晶体管和上述第二鳍式场效晶体管，两者形成于上述第一鳍结构上方。上述第一鳍式场效晶体管包括一第一栅极，上述第二鳍式场效晶体管包括一第二栅极。上述第一栅极和上述第二栅极以与上述第一方向交叉的一第二方向延伸。上述第一源极/漏极区，被上述第一鳍式场效晶体管和上述第二鳍式场效晶体管共用且设置于上述第一鳍式场效晶体管和上述第二鳍式场效晶体管之间。上述层间绝缘层，设置于上述第一鳍结构、上述第二鳍结构、上述第一鳍式场效晶体管、上述第二鳍式场效晶体管和上述第一源极/漏极区上方。上述第一源极/漏极接触层，设置于上述第一源极/漏极区上，且朝着上述第二鳍结构延伸，使上述第一源极/漏极接触层的一部分位于上述隔绝绝缘层上方。上述分离绝缘层，设置相邻于上述第一源极/漏极接触层。上述第一源极/漏极接触层的一末端接触上述分离绝缘层。上述分离绝缘层由不同于上述隔绝绝缘层和上述层间绝缘层的一绝缘材料形成，其中上述分离绝缘层的上述绝缘材料为氮化硅。
本公开一些实施例涉及一种半导体装置。上述半导体装置包括一第一鳍结构、一第一栅极结构、一第二栅极结构、一第一源极/漏极区、一层间绝缘层、一第一源极/漏极接触层、一分离绝缘层和接触上述第一源极/漏极接触层的一第一介层孔插塞。上述第一鳍结构，突出于一隔绝绝缘层，上述第一鳍结构设置于一基板上方，且以一第一方向延伸。上述第一栅极结构和上述第二栅极结构，两者形成于上述第一鳍结构上方，上述第一栅极结构和上述第二栅极结构以交叉于上述第一方向的一第二方向延伸。上述第一源/漏极区，设置于上述第一栅极结构和上述第二栅极结构之间。上述层间绝缘层，设置于上述第一鳍结构、上述第一栅极结构、上述第二栅极结构和上述第一源/漏极区上方。上述第一源极/漏极接触层，设置于上述第一源/漏极区上。上述分离绝缘层，设置相邻于上述第一源极/漏极接触层。上述第一介层孔插塞，接触上述第一源极/漏极接触层。上述第一栅极结构的一末端、上述第二栅极结构的一末端和上述第一源极/漏极接触层的一末端接触上述分离绝缘层的一相同面。
附图说明
根据以下的详细说明并配合所附附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A-图8D显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同工艺阶段。
图9和图10显示依据本公开的一实施例的一半导体装置的例示布局结构。
图11A-图15D显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同工艺阶段。
图16A-图20D显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同工艺阶段。
图21A-图21D显示依据本公开的一实施例的一半导体装置的一例示结构。
附图标记说明：
10～基板；
11～界面介电层；
13～栅极介电层；
15～功函数调整层；
17～金属栅极；
19～绝缘盖层；
20～鳍结构；
20A～第一鳍结构；
20B～第二鳍结构；
25A、25B～源极/漏极区；
26A，26B、45、75、75A、75B～开口；
30～隔绝绝缘层；
40～栅极结构；
40A、410～第一栅极；
40B、420～第二栅极；
40C、430～第三栅极；
40D、440～第四栅极；
41A、42A、43A、44A、45A、46A、47A、48A、41B、42B、43B、44B、45B、46B、47B、48B～栅极结构；
42～侧壁间隙壁；
50～第一层间介电层；
70～掩模图案；
60～分隔物；
80、80A、80B～源极/漏极接触层；
80C～第一源极/漏极接触层；
80D～第二源极/漏极接触层；
85～第二层间介电层；
90～第一介层孔插塞；
90C～第一介层孔插塞；
90D～第二介层孔插塞；
95～第三层间介电层；
100～第一金属导线；
100C～第一金属导线；
100D～第二金属导线；
210～第一鳍结构；
220～第二鳍结构；
310～第一源极/漏极区；
320～第二源极/漏极区；
610～分隔物；
810～第一源极/漏极接触层；
910～第一介层孔插塞；
1010～金属导线层；
D1～深度；
W1～宽度；
TR1～第一晶体管；
TR2～第二晶体管；
TR3～第三晶体管；
TR4～第四晶体管；
Ca、Cb、Cc～标准晶胞；
Vdd、Vss～电源供应线；
A、B、C、D～封闭区域；
TR10～第一鳍式场效晶体管；
TR20～第二鳍式场效晶体管；
TR30～第三鳍式场效晶体管；
TR40～第四鳍式场效晶体管。
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“下方的”、“上方”、“上方的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
图1A-图8D显示依据本公开的一实施例的一半导体装置的一例示连续制造方法的不同工艺阶段。可以理解可于图1A-图8D显示的工艺之前、之中或之后提供额外的操作，并且对于额外的方法实施例，以下描述操作中的一些操作可被替换或消除。操作/工艺的顺序可以互换。
图1A-图1C显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图1A显示一平面(俯视)图，图1B显示沿图1A的一切线X1-X1的一剖面图，且图1C显示沿图1A的一切线Y1-Y1的一剖面图。
图1A-图1C显示形成栅极结构之后的一半导体装置的一结构。在图1A-图1C中，于例如一鳍结构20的一部分的一通道层的上方形成一栅极结构40，通道层形成于一基板10的上方。上述栅极结构40设置在Z方向上的上述鳍结构20上方。多个栅极结构40，以Y方向延伸且彼此平行配置。上述多个栅极结构40在X方向上彼此隔开。上述多个鳍结构20以X方向延伸且彼此平行配置。如图1A所示，上述多个鳍结构20在Y方向上彼此隔开。在本公开一些实施例中，栅极结构40的厚度(高度H1)范围约为15nm至50nm。在本公开的一实施例中，上述栅极结构40为一金属栅极结构，其包括，由一层或多层介电材料形成的一栅极介电层(请参考图1D)和由一层或多层导电材料形成的一金属栅极(请参考图1D)。在本公开一些实施例中，上述金属栅极结构40还包括一绝缘盖层，设置上述金属栅极上方。依据本公开一些实施例，利用一取代栅极工艺(gate replacement technology)制造上述栅极结构40(如图1D所示)。在本公开一些实施例中，上述栅极结构40包括一栅极介电层和一多晶硅栅极。在本公开一些实施例中，上述栅极结构40的宽度范围约为5nm至15nm。
如图1B所示，侧壁间隙壁42(图1A是省略不显示)形成于栅极结构40的两侧壁上。在本公开一些实施例中，侧壁间隙壁42在侧壁间隙壁底部的薄膜厚度范围约为1nm至10nm。在本公开其他实施例中，侧壁间隙壁42在侧壁间隙壁底部的薄膜厚度范围约为2nm至8nm。
如图1B和图1C所示，一隔绝绝缘层30，形成于基板10上方。鳍结构20的一底部内嵌于隔绝绝缘层30，且鳍结构20的一上部(通道层)突出于隔绝绝缘层30。栅极结构40也形成于隔绝绝缘层30上方。
图1A-图1C中显示两个栅极结构40和四个鳍结构20。然而，栅极结构40的数量和鳍结构20的数量并非分别限制为两个和四个。
图1D显示金属栅极结构40的一例示结构。上述金属栅极结构40包括一栅极介电层13和一金属栅极17。上述金属栅极17包括一层或多层金属材料，金属材料例如为Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他导电材料。上述栅极介电层13设置于鳍结构20的通道层和金属栅极17之间，且包括例如一高介电常数(high-k)金属氧化物的一层或多层金属氧化物。用于高介电常数(high-k)介电质的金属氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述材料的混合物。在本公开一些实施例中，例如由二氧化硅(SiO2)形成的一界面介电层11形成于通道层和栅极介电层之间。
在本公开一些实施例中，一层或多层功函数调整层(work function adjustmentlayer)15插入栅极介电层13和金属栅极17之间。上述功函数调整层可由一导电材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一单一层，或者为上述材料的两个或多个形成的多层(multilayer)。对于N型通道场效晶体管(n-channelFET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一个或多个用做为功函数调整层。并且，对于P型通道场效晶体管(p-channel FET)，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一个或多个用做为功函数调整层。
绝缘盖层(cap insulating layer)19设置于金属栅极17上方，其包括绝缘材料的一层或多层，绝缘材料例如为包括氮化硅(SiN)、SiCN或SiOCN的氮化硅基(siliconnitride based)材料。
侧壁间隙壁42的材料包括二氧化硅(SiO2)、氮化硅(SiN)、SiOC或SiOCN的一个或多个。并且，如图1B和图1C所显示，一第一层间介电层(ILD)50形成于隔绝绝缘层30上方，且栅极结构40内嵌于第一层间介电层50中。在图1A中，基板10、隔绝绝缘层30和第一层间介电层)50省略不予显示。
可以下列工艺制造包括图1A-图1C的栅极结构40的上述结构。在本公开实施例中，可利用一取代栅极工艺(gate-replacement process)制造鳍式场效晶体管(Fin FETs)。
首先，于一基板10上方制造一鳍结构20。鳍结构20包括一底部区域和做为一通道区的一上方区域。举例来说，上述基板可为一P型(p-type)硅基板，其具有一掺质浓度，范围约为1×1015cm-3至1×1018cm-3。在本公开其他实施例中，上述基板可为一N型(n-type)硅基板，其具有一掺质浓度，范围约为1×1015cm-3至1×1018cm-3。在本公开其他实施例中，上述基板可包括另一元素半导体，例如锗(germanium)；一化合物半导体(compoundsemiconductor)，包括例如SiC或SiGe的IV-IV族(Group IV-IV)化合物半导体、包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的III-V族(Group III-V)化合物半导体，或上述的组合。在本公开一实施例中，上述基板可为一绝缘层上覆硅(silicon-on-insulator，SOI)基板。
形成鳍结构20之后，于上述鳍结构20上方形成一隔绝绝缘层30。这种隔绝绝缘层也可称为浅沟槽隔绝物(shallow trench isolation，STI)。上述隔绝绝缘层可包括绝缘材料的一层或多层，例如氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)或氮化硅(silicon nitride)，可利用低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)、等离子体化学气相沉积法(plasma-CVD)或流动式化学气相沉积法(flowable CVD)形成上述隔绝绝缘层。可利用旋涂玻璃(SOG)、SiO、SiON、SiOCN及/或氟掺杂硅玻璃(FSG)的一层或多层形成上述隔绝绝缘层。
于鳍结构上方形成隔绝绝缘层之后，进行一平坦化工艺(planarizationoperation)以移除部分的隔绝绝缘层。上述平坦化工艺可包括一化学机械研磨(CMP)工艺及/或一回蚀刻工艺(etch-back process)。然后，进一步移除(凹陷)上述隔绝绝缘层使鳍结构的上方区域暴露出来。
于暴露出来的鳍结构上方形成一虚设栅极结构(dummy gate structure)。上述虚设栅极结构包括由多晶硅形成的一虚设栅极层和一虚设栅极介电层。也会于虚设栅极层的侧壁上形成包括绝缘材料的一层或多层的侧壁间隙壁。形成上述虚设栅极结构之后，未被虚设栅极结构覆盖的鳍结构凹陷低于隔绝绝缘层的上表面。然后，使用一外延成长方式(epitaxial growth method)，于凹陷的鳍结构上方形成一源极/漏极区。上述源极/漏极区可包括一应变材料(strain material)，以对通道区施加应力(stress)。
之后，于虚设栅极结构和源极/漏极区上方形成一第一层间介电层(ILD)50。进行一平坦化工艺之后，移除虚设栅极结构以做为一栅极空间(gate space)。然后，在栅极空间中，可形成一金属栅极结构40，其包括一金属栅极17和例如一高介电常数(high-k)介电层的一栅极介电层13。
图2A-图2C显示本公开的一实施例的一半导体装置的一连续制造方法的一个阶段。图2A显示一平面(俯视)图，图2B显示沿图2A的一X1-X1切线的一剖面图，且图2C显示沿图2A的一切线Y1-Y1的一剖面图。在图2A中，基板10、隔绝绝缘层30和第一层间介电层(ILD)50省略不予显示。
于鳍结构20和隔绝绝缘层30上方形成栅极结构40之后，利用图2A-图2C显示的工艺，切割栅极结构40成为栅极结构40的多个部分(pieces)，以用于各晶体管。于图1A-图1C所示结构上方形成一掩模，例如一光致抗蚀剂层或一硬掩模层的上述掩模具有以X方向延伸的一开口。然后，进行例如干蚀刻及/或湿蚀刻法的图案化工艺，以切割栅极图案。并且，也会蚀刻第一层间介电层50和隔绝绝缘层30以形成一开口45。在本公开一些实施例中，上述隔绝绝缘层30蚀刻(凹陷)至一深度D1，深度D1小于80nm且其范围约为30nm至60nm。在本公开一些实施例中，开口45的宽度W1范围约为20nm至80nm。在本公开一些实施例中，不会蚀刻隔绝绝缘层30(意即，深度D1＝0)。
图3A-图3C显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图3A显示一平面(俯视)图，图3B显示沿图3A的一X1-X1切线的一剖面图，且图3C显示沿图3A的一Y1-Y1切线的一剖面图。在图3A中，基板10、隔绝绝缘层30和第一层间介电层(ILD)50省略不予显示。
如图3A-图3C所示，切割栅极结构40成为栅极结构的多个部分(pieces)之后，以一绝缘材料填充开口45，以形成一分隔物(separator)60，上述分隔物60又可称为分离绝缘层。用于分隔物60的绝缘材料可包括绝缘材料的一层或多层，其具有较隔绝绝缘层30和第一层间介电层50的材料高的一蚀刻选择比(etching selectivity)。这种材料可包括例如包括氮化硅(SiN)、SiCN和SiOCN的氮化硅基(silicon nitride based)材料，或例如氧化铝(其可统称为AlO)、氮氧化铝(其可统称为AlON)或氮化铝(其可统称为AlN)的铝基(aluminum based)材料。在本公开一实施例中，氮化硅(SiN)用做为分隔物60。
为了形成分隔物60，可于如图2A-图2C所示的结构上方形成例如氮化硅(SiN)的一绝缘材料的一毯覆层(blanket layer)，且之后进行一平坦化工艺(planarizationoperation)，例如一回蚀刻(etch-back)工艺及/或一化学机械研磨(CMP)工艺。在本公开一些实施例中，分隔物60的厚度T1的范围可约为30nm至60nm。
图4A-图4D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图4A显示一平面(俯视)图，图4B显示沿图4A的一X1-X1切线的一剖面图，图4C显示沿图4A的一Y1-Y1切线的一剖面图，且图4D显示沿图4A的一X2-X2切线的一剖面图。在图4A中，基板10、隔绝绝缘层30、第一层间介电层(ILD)50和掩模层70省略不予显示。
形成分隔物60之后，于图3A-图3C所示结构上方形成一掩模层70，例如一光致抗蚀剂层或一硬掩模层的上述掩模层70具有以Y方向延伸的一开口75。开口75相应于各晶体管的源极/漏极。开口75的沿Y方向的边缘可重叠于或可不重叠于栅极结构40。
在本公开实施例中，形成如图4A所示(显示为虚线)的一第一晶体管TR1、一第二晶体管TR2、一第三晶体管TR3和一第四晶体管TR4。晶体管TR1和第二晶体管TR2共用相同的源极/漏极区25A，且第三晶体管TR3和第四晶体管TR4共用相同的源极/漏极区25B。在本公开实施例中，分别于两个鳍结构上方形成源极/漏极区25A和25B。注意在本公开中，一源极和一漏极仅用于区分彼此，且可互换使用。一源极/漏极可视为一源极或一漏极的其中之一。
图5A-图5D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图5A显示一平面(俯视)图，图5B显示沿图5A的一X1-X1切线的一剖面图，图5C显示沿图5A的一Y1-Y1切线的一剖面图，且图5D显示沿图5A的一X2-X2切线的一剖面图。在图5A中，基板10、隔绝绝缘层30和第一层间介电层(ILD)50省略不予显示。
接续图4A-图4D，使用掩模层70做为一蚀刻掩模，部分蚀刻第一层间介电层50以暴露出源极/漏极区25A和25B，如图5A和图5C所示。由于分隔物60由氮化硅基(siliconnitride based)材料的一材料形成(例如氮化硅(SiN))，且第一层间介电层50由氧化硅基(silicon oxide based)的一材料形成(例如SiO2)，位于开口26A，26B上方的源极/漏极区25A和25B可以一自对准方式(self-aligned manner)形成为沿Y方向的分离图案。并且，当栅极结构40的侧壁间隙壁20和绝缘盖层19由氮化硅基(silicon nitride based)材料的一材料形成(例如氮化硅(SiN))时，位于开口26A，26B上方的源极/漏极区25A和25B可以一自对准方式(self-aligned manner)沿X方向形成。
图6A-图6D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图6A显示一平面(俯视)图，图6B显示沿图6A的一X1-X1切线的一剖面图，图6C显示沿图6A的一Y1-Y1切线的一剖面图，且图6D显示沿图6A的一X2-X2切线的一剖面图。在图6A中，基板10、隔绝绝缘层30和第一层间介电层(ILD)50省略不予显示。
形成源极/漏极的开口26A和26B之后(如图5A、图5D和图5D所示)，于开口中形成一导电材料，以得到一源极/漏极接触层80。用于源极/漏极接触层80的导电材料可包括W、Cu、Co、Ni或上述材料的硅化物(silicide)的一层或多层。为了形成上述源极/漏极接触层80，可利用例如化学气相沉积法(CVD)、包括溅镀法(sputtering)的物理气相沉积法(PVD)、原子层沉积法(ALD)或其他适当的薄膜形成方式形成导电材料的一毯覆层。然后，进行一平坦化工艺(planarization operation)，例如一回蚀刻(etch-back)工艺及/或一化学机械研磨(CMP)工艺，因而得到如图6A-图6D所示的结构。可于形成导电材料之前形成一粘着层(adhesion layer)及/或一阻障层(barrier layer)。
第7A-7D图显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图7A显示一平面(俯视)图，图7B显示沿图7A的一X1-X1切线的一剖面图，图7C显示沿图7A的一Y1-Y1切线的一剖面图，且图7D显示沿图7A的一X2-X2切线的一剖面图。在图7A中，基板10、隔绝绝缘层30、第一层间介电层50和第二层间介电层85省略不予显示。
形成源极/漏极接触层80之后，形成第二层间介电层(ILD)85和第一介层孔插塞90，如第7A-7D图所示。第二层间介电层85包括绝缘材料的一层或多层，例如SiO2、SiOC、SiOCN或一低介电常数(low-k)介电材料(例如k<3)。可使用一镶嵌工艺(damasceneprocess)形成第一介层孔插塞90。用于第一介层孔插塞90的材料包括W、Co、Ni、Ti、TiN、Ta、TaN或其他适当的导电材料的一层或多层。在本公开实施例中，第一介层孔插塞90连接用于源极/漏极区25A和25B的两个源极/漏极接触层80。
图8A-图8D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图8A显示一平面(俯视)图，图8B显示沿图8A的一X1-X1切线的一剖面图，图8C显示沿图8A的一Y1-Y1切线的一剖面图，且图8D显示沿图8A的一X2-X2切线的一剖面图。在图8A中，基板10、隔绝绝缘层30、第一层间介电层50、第二层间介电层85和第三层间介电层95省略不予显示。
一第三层间介电层95和一第一金属导线100依序形成如第7A-7D图所示的结构上方。第三层间介电层95包括绝缘材料的一层或多层，例如SiO2、SiOC、SiOCN或一低介电常数(low-k)介电材料(例如k<3)。用于第一金属导线100的材料包括Cu、Al、Ti、TiN、Ta、TaN或其他适当的导电材料的一层或多层。可使用一镶嵌工艺(damascene process)形成第一金属导线100。
如图8A-图8D所示，一第一鳍结构20A和一第二鳍结构20B，设置于基板10上方，且第二鳍结构20B利用一隔绝绝缘层30与第一鳍结构20A隔绝。一第一鳍式场效晶体管(FinFET)TR1和形成第一鳍结构20A上方的一第二鳍式场效晶体管TR2(请参考图4A)。上述第一鳍式场效晶体管包括一第一栅极40A，且第二鳍式场效晶体管包括一第二栅极40B。一(第一)源极/漏极区25A(请参考图4A)被第一鳍式场效晶体管TR1和第二鳍式场效晶体管TR2共用且设置于第一鳍式场效晶体管TR1和第二鳍式场效晶体管TR2之间。一层间绝缘层50，设置于第一鳍结构、第二鳍结构、第一鳍式场效晶体管、第二鳍式场效晶体管和第一源极/漏极区(请参考图4A)上方。一(第一)源极/漏极接触层80，设置于第一源极/漏极区上，且朝着第二鳍结构延伸，使(第一)源极/漏极接触层80的一部分位于隔绝绝缘层30上方。一第一介层孔插塞90，设置于第一源极/漏极接触层80的上述部分上，且位于隔绝绝缘层30上方。一第一金属导线100，设置于第一介层孔插塞90上。第一源极/漏极接触层80的一末端接触一分隔物60，上述分隔物60由不同于的隔绝绝缘层30和第一层间介电层50的绝缘材料形成。并且，第一栅极40A的末端、第二栅极40B的末端，以及第一源极/漏极接触层80的一末端接触分隔物60的一相同面。
可以理解，可进一步对如图8A-图8D所示的装置进行互补式金属氧化物半导体工艺(CMOS processes)以形成不同构件，例如内连线金属层、介电层、保护层等。
图9显示依据本公开的一实施例的一半导体装置的例示布局结构。
在图9中，多个栅极结构41A、42A、43A、44A、45A、46A、47A、48A、41B、42B、43B、44B、45B、46B、47B和48B以Y方向延伸，且以X方向配置。在本公开一些实施例中，上述多个栅极结构41A-48A和41B-48B以一固定间距(constant pitch)沿X方向配置。上述分隔物60以X方向延伸，且将栅极结构41A-48A与栅极结构41B-48B隔开。一源极/漏极区80，设置于栅极结构43A和44A之间，且通过第一介层孔插塞90电性连接至设置于栅极结构43B和44B之间的一源极/漏极区80，且第一介层孔插塞90连接至第一金属导线100。在图9中，多于两个栅极结构和多于两个源极/漏极接触层接触分隔物60的相同面。
图10显示依据本公开的一实施例的用于一半导体装置的标准晶胞(standardcell)的一例示布局结构。
在图10中，一标准晶胞Cb，沿Y方向设置于标准晶胞Ca和标准晶胞Cc之间。沿X方向延伸的电源供应线(power supply line)Vdd和Vss，设置于标准晶胞的边界上。电源供应线Vdd和Vss由第一金属导线100形成。
利用图1A-图8D说明的结构和工艺相应于图10中形成的封闭区域A。利用以下图11A-图15D说明的结构和工艺相应于图10中形成的封闭区域B，利用以下图16A-图20D说明的结构和工艺相应于图10中形成的封闭区域C，且利用以下图21A-图21D说明的结构和工艺相应于图10中形成的封闭区域D。
在封闭区域A中，两个源极/漏极接触层在Y方向上彼此相邻，且通过第一介层孔插塞90连接至由第一金属导线100形成的电源供应线(power supply line)。在封闭区域A中，设置一第一鳍结构210和一第二鳍结构220，第二鳍结构220通过隔绝绝缘层与第一鳍结构210隔绝。一第一鳍式场效晶体管(Fin FET)TR10和一第二鳍式场效晶体管TR20，两者形成于第一鳍结构210上方。上述第一鳍式场效晶体管TR10包括一第一栅极410，且上述第二鳍式场效晶体管TR20包括一第二栅极420。一第一源极/漏极区310，被第一鳍式场效晶体管TR10和第二鳍式场效晶体管TR20共用，且设置于第一鳍式场效晶体管TR10和第二鳍式场效晶体管TR20之间。一第一源极/漏极接触层810，设置于第一源极/漏极区310上，且朝着第二鳍结构220延伸，使第一源极/漏极接触层810的一部分位于隔绝绝缘层上方。一第一介层孔插塞910，设置于第一源极/漏极接触层810的上述部分上，且位于隔绝绝缘层上方。一金属导线层1010(例如Vdd)，设置于第一介层孔插塞910上。第一源极/漏极接触层810的一末端接触一分隔物610。
并且，一第三鳍式场效晶体管TR30和一第四鳍式场效晶体管TR40，形成于第二鳍结构220上方。第三鳍式场效晶体管TR30包括一第三栅极430，且第四鳍式场效晶体管TR40包括一第四栅极440。一第二源极/漏极区320被第三鳍式场效晶体管TR30和第四鳍式场效晶体管TR40共用，且设置于第三鳍式场效晶体管TR30和第四鳍式场效晶体管TR40之间。一第二源极/漏极接触层，设置于第二源极/漏极区320上，使得第一源极/漏极区和第二源极/漏极区通过分隔物60物理上分离(physically separated)且通过第一介层孔插塞910电性连接。
除了以下配置外，封闭区域B具有大体上类似于封闭区域A的结构。在封闭区域B中，在Y方向上两个彼此相邻的源极/漏极接触层中仅有一个通过第一介层孔插塞90连接至由(第一)金属导线100形成的电源供应线。
除了以下配置外，封闭区域C具有大体上类似于封闭区域A的结构。在封闭区域C中，在Y方向上两个彼此相邻的源极/漏极接触层都没有连接至电源供应线。
除了以下配置外，封闭区域D具有大体上类似于封闭区域A的结构。在设置于一标准晶胞(standard cell)内的封闭区域D中，在Y方向上两个彼此相邻的源极/漏极接触层中仅有分别通过两个第一介层孔插塞90连接至两个(第一)金属导线100。
图11A-图15D显示显示依据本公开的一实施例的图10的封闭区域B的一半导体装置的一例示连续制造方法的不同工艺阶段。后续实施例可利用应用于图1A-图8D使用的材料、配置、结构及/或工艺，所以其细节在此省略不再重复叙述。操作/工艺的顺序可以互换。
图11A-图11D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图11A显示一平面(俯视)图，图11B显示沿图11A的一X1-X1切线的一剖面图，图11C显示沿图11A的一Y1-Y1切线的一剖面图，且图11D显示沿图11A的一X2-X2切线的一剖面图。在图11A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
形成图3A-图3C所示结构之后，于图3A-图3C所示结构上方形成一掩模层70，例如一光致抗蚀剂层或一硬掩模层的上述掩模层70具有一开口75A。开口75A重叠于源极/漏极区的其中之一(例如图4A的源极/漏极区25B)和分隔物60的一部分，如图11A所示。
图12A-图12D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图12A显示一平面(俯视)图，图12B显示沿图12A的一X1-X1切线的一剖面图，图12C显示沿图12A的一Y1-Y1切线的一剖面图，且图12D显示沿图12A的一X2-X2切线的一剖面图。在图12A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
使用掩模层70做为一蚀刻掩模，部分蚀刻第一层间介电层50以形成源极/漏极的开口26B且暴露出源极/漏极区25B，如图12A和图12C所示。
图13A-图13D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图13A显示一平面(俯视)图，图13B显示沿图13A的一X1-X1切线的一剖面图，图13C显示沿图13A的一Y1-Y1切线的一剖面图，且图13D显示沿图13A的一X2-X2切线的一剖面图。在图13A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
形成源极/漏极的开口26B(如图12A和图12C所示)之后，于开口中形成一导电材料，以得到一源极/漏极接触层80A。
图14A-图14D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图14A显示一平面(俯视)图，图14B显示沿图14A的一X1-X1切线的一剖面图，图14C显示沿图14A的一Y1-Y1切线的一剖面图，且图14D显示沿图14A的一X2-X2切线的一剖面图。在图14A中，基板10、隔绝绝缘层30、第一层间介电层50和第二层间介电层85省略不予显示。
形成源极/漏极接触层80A之后，形成第二层间介电层85和第一介层孔插塞90，如图14A-图14D所示。在本实施例中，第一介层孔插塞90仅连接单一个源极/漏极接触层80A。本实施例不同于第7A和7C图所示的第一介层孔插塞90连接两个源极/漏极接触层80的实施例。
图15A-图15D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图15A显示一平面(俯视)图，图15B显示沿图15A的一X1-X1切线的一剖面图，图15C显示沿图15A的一Y1-Y1切线的一剖面图，且图15D显示沿图15A的一X2-X2切线的一剖面图。在图15A中，基板10、隔绝绝缘层30、第一层间介电层50、第二层间介电层85和第三层间介电层95省略不予显示。
如图15A-图15D所示，在本实施例中，一第三层间介电层95和一(第一)金属导线100依序形成如图14A-图14D所示的结构上方。
不同于图8A-图8D所示的结构，在图15A-图15D所示的实施例中，两个源极/漏极接触层中只有一个(例如源极/漏极接触层80A)通过第一介层孔插塞90连接至(第一)金属导线100。
图16A-图20D显示显示依据本公开的一实施例的相应于图10的封闭区域C的结构的一例示连续制造方法的不同工艺阶段。后续实施例可利用应用于图1A-图8D使用的材料、配置、结构及/或工艺，所以其细节在此省略不再重复叙述。操作/工艺的顺序可以互换。
图16A-图16D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图16A显示一平面(俯视)图，图16B显示沿图16A的一X1-X1切线的一剖面图，图16C显示沿图16A的一Y1-Y1切线的一剖面图，且图16D显示沿图16A的一X2-X2切线的一剖面图。在图16A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
形成图3A-图3C所示结构之后，于图3A-图3C所示结构上方形成一掩模层70，例如一光致抗蚀剂层或一硬掩模层的上述掩模层70具有一开口75B。如图16A所示，开口75B重叠于源极/漏极区的其中之一(例如图4A的源极/漏极区25B)，但未重叠于分隔物60。
图17A-图17D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图17A显示一平面(俯视)图，图17B显示沿图17A的一X1-X1切线的一剖面图，图17C显示沿图17A的一Y1-Y1切线的一剖面图，且图17D显示沿图17A的一X2-X2切线的一剖面图。在图17A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
使用掩模层70(如图16B-图16D所示)做为一蚀刻掩模，部分蚀刻第一层间介电层50以形成源极/漏极的开口26B且暴露出源极/漏极区25B，如图17A和图17C所示。
图18A-图18D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图17A显示一平面(俯视)图，图18B显示沿图18A的一X1-X1切线的一剖面图，图18C显示沿图18A的一Y1-Y1切线的一剖面图，且图18D显示沿图18A的一X2-X2切线的一剖面图。在图18A中，基板10、隔绝绝缘层30和第一层间介电层50省略不予显示。
形成源极/漏极的开口26B(如图17A和图17C所示)之后，于开口中形成一导电材料，以得到一源极/漏极接触层80B。
图19A-图19D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图19A显示一平面(俯视)图，图19B显示沿图14A的一X1-X1切线的一剖面图，图19C显示沿图19A的一Y1-Y1切线的一剖面图，且图19D显示沿图19A的一X2-X2切线的一剖面图。在图19A中，基板10、隔绝绝缘层30、第一层间介电层50和第二层间介电层85省略不予显示。
形成源极/漏极接触层80B之后，形成第二层间介电层85，如图19A-图19D所示。在本实施例中，没有第一介层孔插塞90设置于源极/漏极接触层80A上。
图20A-图20D显示本公开的一实施例的一半导体装置的一连续制造方法的一阶段。图20A显示一平面(俯视)图，图20B显示沿图20A的一X1-X1切线的一剖面图，图20C显示沿图20A的一Y1-Y1切线的一剖面图，且图20D显示沿图20A的一X2-X2切线的一剖面图。在图20A中，基板10、隔绝绝缘层30、第一层间介电层50、第二层间介电层85和第三层间介电层95省略不予显示。
如图20A-图20D所示，一第三层间介电层95和一(第一)金属导线100依序形成如图19A-图19D所示的结构上方。
图21A-图21D显示依据本公开的一实施例的一半导体装置的一例示结构。以下利用图21A-图21D说明的结构和工艺相应于图10中的封闭区域D。
如图21A-图21D所示，一第一鳍结构20A和一第二鳍结构20B，设置于一基板10上方，第二鳍结构20B通过一隔绝绝缘层30与第一鳍结构20A隔绝。一第一鳍式场效晶体管TR1和一第二鳍式场效晶体管TR2(请参考图4A)，形成于第一鳍结构20A上方，并且，一第三鳍式场效晶体管TR3和一第四鳍式场效晶体管TR4(请参考图4A)，形成于第二鳍结构20B上方。上述第一鳍式场效晶体管TR1包括一第一栅极40A，上述第二鳍式场效晶体管TR2包括一第二栅极40B，上述第三鳍式场效晶体管TR3包括一第三栅极40C。并且，上述第四鳍式场效晶体管TR4包括一第四栅极40D。一(第一)源极/漏极区25A(请参考图4A)被第一鳍式场效晶体管TR1和第二鳍式场效晶体管TR2共用，且设置于第一鳍式场效晶体管TR1和第二鳍式场效晶体管TR2之间。并且，第二源极/漏极区25B(请参考图4A)被第三鳍式场效晶体管TR3和第四鳍式场效晶体管TR4共用，且设置于第三鳍式场效晶体管TR3和第四鳍式场效晶体管TR4之间。一层间绝缘层50，设置于第一鳍结构20A、第二鳍结构20B、第一鳍式场效晶体管TR1、第二鳍式场效晶体管TR2、第三鳍式场效晶体管TR3、第四鳍式场效晶体管TR4、(第一)源极/漏极区25A和第二源极/漏极区25B上方。一第一源极/漏极接触层80C，设置于(第一)源极/漏极区25A上且朝着第二鳍结构延伸，使第一源极/漏极接触层80C的一部分位于隔绝绝缘层30上方。一第二源极/漏极接触层80D，设置于第二源极/漏极区25B上且朝着第一鳍结构延伸，使第二源极/漏极接触层80C的一部分位于隔绝绝缘层30上方。一第一介层孔插塞90C，设置于第一源极/漏极接触层80C上，且一第二介层孔插塞90D，设置于第二源极/漏极接触层80D上。一第一金属导线层100C，设置于第一介层孔插塞90C上，且一第二金属导线层100D，设置于第二介层孔插塞90D上。第一源极/漏极接触层80C的一末端接触分隔物60，且第二源极/漏极接触层80D的一末端接触分隔物60。
相较于公知技术，说明书的不同实施例或范例提供以下多个优点。举例来说，在本公开实施例中，由于可利用栅极切割工艺和分隔物，以一自对准方式(self-alignedmanner)形成源极/漏极接触层，所以可以缩小电路尺寸(circuit size)，尤其是标准晶胞的尺寸。并且，本公开实施例的半导体装置的制造方法可以抑制的源极/漏极接触层圆弧形(rounded shapes)末端的形成，因而可以抑制在源极/漏极接触层和栅极之间产生短路(short circuit)。
可以理解的是，说明书讨论的优点并非为所有的优点。对于所有的实施例或范例而言并非需要特殊优点，其他实施例或范例可提供不同的优点。
依据本公开的一个方面，本公开一些实施例提供一种半导体装置的制造方法，包括于一第一鳍结构的一部分和一第二鳍结构的一部分上方形成一第一栅极结构和一第二栅极结构，上述第一鳍结构的上述部分和上述第二鳍结构的上述部分设置一基板上方，以一第一方向延伸，以交叉于上述第一方向的一第二方向配置，上述第一鳍结构的上述部分和上述第二鳍结构的上述部分彼此平行且突出于一隔绝绝缘层。上述第一栅极结构和上述第二栅极结构以上述第二方向延伸且以上述第一方向配置，上述第一栅极结构和上述第二栅极结构彼此平行。于上述第一栅极结构和上述第二栅极结构上方形成一层间绝缘层。于上述层间绝缘层上方形成具有一第一开口的一第一掩模层。上述第一开口位于上述第一栅极结构和上述第二栅极结构上方。穿过上述第一开口切割上述第一栅极结构和上述第二栅极结构，且穿过上述第一开口蚀刻设置上述第一栅极结构和上述第二栅极结构之间的上述隔绝绝缘层和上述层间介电层，以形成一第一凹陷。于上述第一凹陷中形成一绝缘层。形成具有一第二开口的一第二掩模层以暴露位于上述第一凹陷中的上述绝缘层的一部分和上述层间介电层的一部分。上述第二开口位于上述第一鳍结构上方。穿过上述第二开口蚀刻上述层间介电层的上述暴露部分，以于上述第一鳍结构上方形成至少一个第二凹陷。于至少上述个第二凹陷中形成一导电材料，以形成一第一源极/漏极接触层。
在本公开的制造方法的一个实施方式中，该绝缘层包括氮化硅(SiN)。
在本公开的制造方法的另一个实施方式中，该导电材料包括钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钽(Ta)、其硅化物(silicide)或其氮化物(nitride)的至少一个。
在本公开的制造方法的另一个实施方式中，还包括形成接触该第一源极/漏极接触层的一第一介层孔插塞，其中该第一介层孔插塞包括钨(W)、铜(Cu)、钴(Co)、镍(Ni)或其硅化物(silicide)的至少一个。
在本公开的制造方法的另一个实施方式中，还包括形成接触该第一介层孔插塞的一第一导线图案，其中该第一导线图案为一电源供应导线(power supply wiring)。
在本公开的制造方法的另一个实施方式中，还包括：形成接触该第一源极/漏极接触层的一第一介层孔插塞；以及形成接触该第二源极/漏极接触层的一第二介层孔插塞，其中该第一介层孔插塞和该第二介层孔插塞通过一绝缘材料物理上分离。
依据本公开的另一个方面，本公开一些实施例提供一种半导体装置，包括一第一鳍结构、一第二鳍结构、一第一鳍式场效晶体管、一第二鳍式场效晶体管、一第一源极/漏极区、一层间绝缘层、一第一源极/漏极接触层和一分离绝缘层。上述第二鳍结构通过一隔绝绝缘层与上述第一鳍结构隔绝。上述第一鳍结构和上述第二鳍结构以一第一方向延伸。上述第一鳍式场效晶体管和上述第二鳍式场效晶体管，两者形成于上述第一鳍结构上方。上述第一鳍式场效晶体管包括一第一栅极，上述第二鳍式场效晶体管包括一第二栅极。上述第一栅极和上述第二栅极以与上述第一方向交叉的一第二方向延伸。上述第一源极/漏极区被上述第一鳍式场效晶体管和上述第二鳍式场效晶体管共用且设置于上述第一鳍式场效晶体管和上述第二鳍式场效晶体管之间。上述层间绝缘层设置于上述第一鳍结构、上述第二鳍结构、上述第一鳍式场效晶体管、上述第二鳍式场效晶体管和上述第一源极/漏极区上方。上述第一源极/漏极接触层设置于上述第一源极/漏极区上，且朝着上述第二鳍结构延伸，使上述第一源极/漏极接触层的一部分位于上述隔绝绝缘层上方。上述分离绝缘层设置相邻于上述第一源极/漏极接触层。上述第一源极/漏极接触层的一末端接触上述分离绝缘层。上述分离绝缘层由不同于上述隔绝绝缘层和上述层间绝缘层的一绝缘材料形成，其中上述分离绝缘层的上述绝缘材料为氮化硅。
在本公开的半导体装置的一个实施方式中，该第一源极/漏极接触层包括钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钽(Ta)、其硅化物(silicide)或其氮化物(nitride)的至少一个。
在本公开的半导体装置的另一个实施方式中，该分离绝缘层的该绝缘材料为氮化硅(SiN)。
在本公开的半导体装置的另一个实施方式中，该半导体装置还包括：一第一介层孔插塞，接触该第一源极/漏极接触层；以及一第二介层孔插塞，接触该第二源极/漏极接触层。
依据本公开的又一个方面，本公开一些实施例提供一种半导体装置，包括一第一鳍结构、一第一栅极结构、一第二栅极结构、一第一源极/漏极区、一层间绝缘层、一第一源极/漏极接触层、一分离绝缘层和接触上述第一源极/漏极接触层的一第一介层孔插塞。上述第一鳍结构，突出于一隔绝绝缘层，上述第一鳍结构设置于一基板上方，且以一第一方向延伸。上述第一栅极结构和上述第二栅极结构，两者形成于上述第一鳍结构上方，上述第一栅极结构和上述第二栅极结构以交叉于上述第一方向的一第二方向延伸。上述第一源/漏极区，设置于上述第一栅极结构和上述第二栅极结构之间。上述层间绝缘层，设置于上述第一鳍结构、上述第一栅极结构、上述第二栅极结构和上述第一源/漏极区上方。上述第一源极/漏极接触层，设置于上述第一源/漏极区上。上述分离绝缘层，设置相邻于上述第一源极/漏极接触层。上述第一介层孔插塞，接触上述第一源极/漏极接触层。上述第一栅极结构的一末端、上述第二栅极结构的一末端和上述第一源极/漏极接触层的一末端接触上述分离绝缘层的一相同面。
在本公开的半导体装置的一个实施方式中，该第一介层孔插塞接触该第二源极/漏极接触层。
在本公开的半导体装置的另一个实施方式中，该半导体装置还包括：一第一导线图案，接触该第一介层孔插塞；一第二介层孔插塞，接触该第二源极/漏极接触层；以及一第二导线图案，接触该第二介层孔插塞。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本公开。本领域技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的制造方法，包括下列步骤：
于一第一鳍结构的一部分和一第二鳍结构的一部分上方形成一第一栅极结构和一第二栅极结构，该第一鳍结构的该部分和该第二鳍结构的该部分设置一基板上方，以一第一方向延伸，以交叉于该第一方向的一第二方向配置，该第一鳍结构的该部分和该第二鳍结构的该部分彼此平行且突出于一隔绝绝缘层，该第一栅极结构和该第二栅极结构以该第二方向延伸且以该第一方向配置，该第一栅极结构和该第二栅极结构彼此平行；
于该第一栅极结构和该第二栅极结构上方形成一层间绝缘层；
于该层间绝缘层上方形成具有一第一开口的一第一掩模层，该第一开口位于该第一栅极结构和该第二栅极结构上方；
穿过该第一开口切割该第一栅极结构和该第二栅极结构，且穿过该第一开口蚀刻设置该第一栅极结构和该第二栅极结构之间的该隔绝绝缘层和该层间介电层，以形成一第一凹陷；
于该第一凹陷中形成一绝缘层；
形成具有一第二开口的一第二掩模层以暴露位于该第一凹陷中的该绝缘层的一部分和该层间介电层的一部分，该第二开口位于该第一鳍结构上方；
穿过该第二开口蚀刻该层间介电层的该暴露部分，以于该第一鳍结构上方形成至少一个第二凹陷；以及
于至少该个第二凹陷中形成一导电材料，以形成一第一源极/漏极接触层。
2.如权利要求1所述的半导体装置的制造方法，其中：
该第二开口也位于该第二鳍结构上方，
在进行穿过该第二开口蚀刻该层间介电层的该暴露部分时，于该第二鳍结构上方形成另一个第二凹陷，以及
于该另一个第二凹陷中形成该导电材料以得到一第二源极/漏极接触层。
3.如权利要求2所述的半导体装置的制造方法，还包括形成接触该第一源极/漏极接触层的一第一介层孔插塞，
其中该第一介层孔插塞接触该第二源极/漏极接触层。
4.如权利要求2所述的半导体装置的制造方法，其中：
该第二掩模层具有一第三开口以暴露位于该第一凹陷和至少该个第二凹陷和该另一个第二凹陷外面的该绝缘层的一部分，
在进行穿过该第二开口蚀刻该层间介电层的该暴露部分时，会穿过该第三开口蚀刻该绝缘层的该部分以形成一第三凹陷，以及
在进行于至少该个第二凹陷和该另一个第二凹陷中形成该导电材料时，也会于该第三凹陷中形成该导电材料。
5.一种半导体装置，包括：
一第一鳍结构和一第二鳍结构，该第二鳍结构通过一隔绝绝缘层与该第一鳍结构隔绝，该第一鳍结构和该第二鳍结构以一第一方向延伸；
一第一鳍式场效晶体管和一第二鳍式场效晶体管，两者形成于该第一鳍结构上方，该第一鳍式场效晶体管包括一第一栅极，该第二鳍式场效晶体管包括一第二栅极，该第一栅极和该第二栅极以与该第一方向交叉的一第二方向延伸；
一第一源极/漏极区，被该第一鳍式场效晶体管和该第二鳍式场效晶体管共用且设置于该第一鳍式场效晶体管和该第二鳍式场效晶体管之间；
一层间绝缘层，设置于该第一鳍结构、该第二鳍结构、该第一鳍式场效晶体管、该第二鳍式场效晶体管和该第一源极/漏极区上方；
一第一源极/漏极接触层，设置于该第一源极/漏极区上，且朝着该第二鳍结构延伸，使该第一源极/漏极接触层的一部分位于该隔绝绝缘层上方；以及
一分离绝缘层，设置相邻于该第一源极/漏极接触层，其中：
该第一源极/漏极接触层的一末端接触该分离绝缘层，以及
该分离绝缘层由不同于该隔绝绝缘层和该层间绝缘层的一绝缘材料形成，其中该分离绝缘层的该绝缘材料为氮化硅。
6.如权利要求5所述的半导体装置，还包括：
一第三鳍式场效晶体管和一第四鳍式场效晶体管，两者形成于该第二鳍结构上方，该第三鳍式场效晶体管包括一第三栅极，该第四鳍式场效晶体管包括一第四栅极；
一第二源极/漏极区，被该第三鳍式场效晶体管和该第四鳍式场效晶体管共用，且设置于该第三鳍式场效晶体管和该第四鳍式场效晶体管之间；以及
一第二源极/漏极接触层，设置于该第二源极/漏极区上，且朝着该第一鳍结构延伸，使该第二源极/漏极接触层的一部分位于该隔绝绝缘层上方，其中：
该第二源极/漏极接触层的一末端接触该分离绝缘层，以及
该第二源极/漏极接触层通过该分离绝缘层与该第一源极/漏极接触层物理上分离。
7.如权利要求6所述的半导体装置，还包括一第一介层孔插塞，接触该第一源极/漏极接触层，
其中该第一介层孔插塞接触该第二源极/漏极接触层和该分离绝缘层。
8.如权利要求6所述的半导体装置，还包括：
一第三鳍结构；
一第五鳍式场效晶体管和一第六鳍式场效晶体管，两者形成于该第三鳍上方，该第五鳍式场效晶体管包括一第五栅极，该第六鳍式场效晶体管包括一第六栅极；
一第三源极/漏极区，被该第五鳍式场效晶体管和该第六鳍式场效晶体管共用，且设置于该第五鳍式场效晶体管和该第六鳍式场效晶体管之间；以及
一第三源极/漏极接触层，设置于该第三源极/漏极区上，
其中该第三源极/漏极接触层不会电性连接至在该第二方向上的一相邻源极/漏极区。
9.一种半导体装置，包括：
一第一鳍结构，突出于一隔绝绝缘层，该第一鳍结构设置于一基板上方，且以一第一方向延伸；
一第一栅极结构和一第二栅极结构，两者形成于该第一鳍结构上方，该第一栅极结构和该第二栅极结构以交叉于该第一方向的一第二方向延伸；
一第一源极/漏极区，设置于该第一栅极结构和该第二栅极结构之间；
一层间绝缘层，设置于该第一鳍结构、该第一栅极结构、该第二栅极结构和该第一源极/漏极区上方；
一第一源极/漏极接触层，设置于该第一源极/漏极区上；
一分离绝缘层，设置相邻于该第一源极/漏极接触层；以及
一第一介层孔插塞，接触该第一源极/漏极接触层，
其中该第一栅极结构的一末端、该第二栅极结构的一末端和该第一源极/漏极接触层的一末端接触该分离绝缘层的一第一面。
10.如权利要求9所述的半导体装置，还包括：
一第二鳍结构，突出于该隔绝绝缘层，且以该第一方向延伸，该第二鳍结构配置平行于该第一鳍结构，使该分离绝缘层设置于该第一鳍结构和该第二鳍结构之间；
一第三栅极结构和一第四栅极结构，两者形成于该第二鳍结构上方，该第三栅极结构和该第四栅极结构以该第二方向延伸；
一第二源极/漏极区，设置于该第三栅极结构和该第四栅极结构之间；以及
一第二源极/漏极接触层，设置于该第二源极/漏极区上，
其中该第三栅极结构的一末端、该第四栅极结构的一末端和该第二源极/漏极接触层的一末端接触该分离绝缘层的一第二面，该第二面为分离绝缘层的该第一面的相反面。
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