KR20170063349A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 핀 구조체, 제1 및 제2 게이트 구조체, 소스/드레인 영역, 소스/드레인 접촉부, 세퍼레이터, 소스/드레인 접촉부와 접촉되는 플러그 및 플러그와 접촉되는 배선을 포함한다. 핀 구조체는 격리 절연층으로부터 돌출되어 제1 방향으로 연장된다. 제1 및 제2 게이트 구조체는 제1 핀 구조체 위에 형성되어 제1 방향을 가로지르는 제2 방향으로 연장된다. 소스/드레인 영역은 제1 및 제2 게이트 구조체 사이에 배치된다. 층간 절연층은 제1 핀 구조체, 제1 및 제2 게이트 구조체 및 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 접촉부는 제1 소스/드레인 영역 위에 배치된다. 세퍼레이터는 제1 소스/드레인 접촉부에 인접하게 배치된다. 제1 및 제2 게이트 구조체의 단부와 소스/드레인 접촉부의 단부가 세퍼레이터의 동일면과 접촉되어 있다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2015년 11월 30일자 출원된 미국 가출원 제62/261,256호의 우선권을 주장한다.
기술분야
본 개시는 반도체 소자의 제조 방법 및 반도체 소자에 관한 것으로, 보다 상세하게는 소스/드레인 영역 상의 자기 정렬(self-align) 접촉 구조체의 구조 및 제조 방법에 관한 것이다.
반도체 소자의 크기의 감소에 따라, 예컨대, 전계 효과 트랜지스터(FET) 내의 게이트 구조체에 더 근접하게 배열된 소스/드레인(S/D)의 제조에 자기 정렬 접촉부(SAC)가 널리 사용되고 있다. 통상, SAC는 층간 유전층(ILD)을 패턴화하는 것에 의해 제조되는 데, 층간 유전층의 하부에는 측벽 스페이서를 갖는 게이트 구조체 위로 접촉 에칭 정지층(CESL)이 형성된다. ILD 층의 초기 에칭은 CESL에서 정지되며, 이후 CESL이 에칭됨으로써 SAC를 형성한다. 소자 밀도가 증가함에 따라(즉, 반도체 소자의 크기가 감소), 측벽 스페이서의 두께가 더 얇아지게 되는데, 이는 S/D 접촉부와 게이트 전극 간에 단락을 야기할 수 있다. 또한, 2개의 인접한 소스/드레인 접촉부 간의 분리가 조여지게 된다. 따라서, S/D 접촉부 간의 전기적 절연이 향상된 SAC 구조체 및 제조 프로세스를 제공하는 것이 요구되고 있다.
본 개시의 일 양태에 따르면, 반도체 소자의 제조 방법에 있어서, 기판 위에 배치되어 제1 방향으로 연장되고 상기 제1 방향을 가로지르는 제2 방향으로 서로 평행하게 배열되고 격리 절연층으로부터 돌출된 제1 핀 구조체의 일부와 제2 핀 구조체의 일부 위에 제1 게이트 구조체와 제2 게이트 구조체가 형성된다. 상기 제1 게이트 구조체와 제2 게이트 구조체는 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 평행하게 배열된다. 상기 제1 및 제2 게이트 구조체와 상기 제1 및 제2 핀 구조체 위에 층간 절연층이 형성된다. 상기 층간 절연층 위에 제1 개구를 갖는 제1 마스크 층이 형성된다. 제1 개구는 상기 제1 및 제2 게이트 구조체 위에 위치된다. 상기 제1 및 제2 게이트 구조체는 상기 제1 개구와 상기 격리 절연층을 통해 절단되고, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치된 상기 층간 유전층은 제1 리세스를 형성하도록 상기 제1 개구를 통해 에칭된다. 상기 제1 리세스 내에는 절연층이 형성된다. 상기 제1 리세스 내의 상기 절연층의 일부와 상기 층간 유전층의 일부를 노출하도록 제2 개구를 갖는 제2 마스크 층이 형성된다. 제2 개구는 상기 제1 핀 구조체 위에 위치된다. 상기 층간 유전층의 노출부는 상기 제1 핀 구조체 위에 적어도 하나의 제2 리세스를 형성하도록 상기 제2 개구를 통해 에칭된다. 제1 소스/드레인 접촉층을 형성하도록 상기 제2 리세스 내에 전도성 재료가 형성된다.
본 개시의 다른 양태에 따르면, 반도체 소자는 제1 핀 구조체와 제2 핀 구조체, 제1 핀 전계효과 트랜지스터(Fin FET)와 제2 Fin FET, 제1 소스/드레인 영역, 층간 절연층, 제1 소스/드레인 접촉층 및 분리 절연층을 포함한다. 상기 제2 핀 구조체는 격리 절연층에 의해 상기 제1 핀 구조체로부터 분리된다. 상기 제1 및 제2 핀 구조체는 제1 방향으로 연장된다. 상기 제1 및 제2 Fin FET는 상기 제1 핀 구조체 위에 형성된다. 상기 제1 Fin FET는 제1 게이트 전극을 포함하고, 상기 제2 Fin FET는 제2 게이트 전극을 포함한다. 상기 제1 및 제2 게이트 전극은 상기 제1 방향을 가로지르는 제2 방향으로 연장된다. 상기 제1 소스/드레인 영역은 상기 제1 Fin FET와 제2 Fin FET에 의해 공유되고 그 사이에 배치된다. 상기 층간 절연층은 상기 제1 및 제2 핀 구조체, 상기 제1 및 제2 Fin FET 및 상기 제1 소스/드레인 영역 위에 배치된다. 상기 제1 소스/드레인 접촉층은 상기 제1 소스/드레인 영역 위에 배치되고, 상기 제1 소스/드레인 접촉층의 일부가 상기 격리 절연층 위에 위치되도록 상기 제2 핀 구조체 측으로 연장된다. 상기 분리 절연층은 상기 제1 소스/드레인 접촉층에 인접하게 배치된다. 상기 제1 소스/드레인 접촉층은 단부가 상기 분리 절연층과 접촉된다. 상기 분리 절연층은 상기 격리 절연층 및 상기 층간 절연층과는 다른 절연 재료로 형성된다.
본 개시의 또 다른 양태에 따르면, 반도체 소자는 제1 핀 구조체, 제1 게이트 구조체와 제2 게이트 구조체, 제1 소스/드레인 영역, 층간 절연층, 제1 소스/드레인 접촉층, 분리 절연층 및 상기 제1 소스/드레인 접촉층과 접촉되는 제1 접촉 플러그를 포함한다. 상기 제1 핀 구조체는 기판 위에 배치된 격리 절연층으로부터 돌출되어 제1 방향으로 연장된다. 상기 제1 및 제2 게이트 구조체는 양자 모두 상기 제1 핀 구조체 위에 형성된다. 상기 제1 및 제2 게이트 구조체는 상기 제1 방향을 가로지르는 제2 방향으로 연장된다. 상기 제1 소스/드레인 영역은 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치된다. 상기 층간 절연층은 상기 제1 핀 구조체, 상기 제1 및 제2 게이트 구조체 및 상기 제1 소스/드레인 영역 위에 배치된다. 상기 제1 소스/드레인 접촉층은 상기 제1 소스/드레인 영역 위에 배치된다. 상기 분리 절연층은 상기 제1 소스/드레인 접촉층에 인접하게 배치된다. 상기 제1 게이트 구조체, 상기 제2 게이트 구조체 및 상기 제1 소스/드레인 접촉층은 각각 단부가 상기 분리 절연층의 동일면과 접촉된다.
본 개시는 첨부 도면과 함께 판독할 때에 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 업계에서의 표준 관행에 따라 다양한 특징부들은 실척으로 작도된 것이 아니며 예시의 목적만으로 이용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a-도 8d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 순차 제조 프로세스의 다양한 단계들을 도시한 도면.
도 9 및 도 10은 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 레이아웃 구조를 도시한 도면.
도 11a-도 15d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 순차 제조 프로세스의 다양한 단계들을 도시한 도면.
도 16a-도 20d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 순차 제조 프로세스의 다양한 단계들을 도시한 도면.
도 21a-21d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 구조를 도시한 도면.
다음의 개시는 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시 형태 또는 예를 제공함을 알아야 한다. 본 개시를 단순화하기 위해 구성 성분 및 배열의 특정 실시 형태 또는 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 크기는 개시된 범위 또는 수치에 한정되지 않으며, 소자의 처리 조건 및/또는 원하는 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 단순성 및 명료성을 위해 상이한 비율로 임의로 작도될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "형성된다(made of)"란 용어는 "구성된다" 또는 "이루어진다"를 의미할 수 있다.
도 1a-도 8d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 순차 제조 프로세스의 다양한 단계들을 나타낸다. 도 1a-도 8d에 예시된 공정의 이전, 도중 및 이후에 추가의 단계가 제공될 수 있으며, 아래 설명되는 단계 중 일부는 방법의 추가적인 실시예에서 대체 또는 제거될 수 있는 것으로 이해된다. 단계/공정의 순서는 변경할 수 있다.
도 1a-1c는 본 개시의 일 실시예에 따른 반도체 소자의 순차 제조 프로세스의 일 단계를 나타낸다. 도 1a는 평면도(상면도), 도 1b는 도 1a의 X1-X1 선을 따라 취한 단면도, 도 1c는 도 1a의 Y1-Y1 선을 따라 취한 단면도를 보여준다.
도 1a-1c는 게이트 구조체가 형성된 후의 반도체 소자의 구조를 보여준다. 도 1a-1c에서, 채널층, 예컨대 기판(10) 상에 형성된 핀 구조체(20)의 일부의 위에 게이트 구조체(40)가 형성된다. 게이트 구조체(40)는 핀 구조체(20) 위에 Z 방향으로 배치된다. 복수의 게이트 구조체(40)가 Y 방향으로 연장되어 서로 평행하게 배치된다. 복수의 게이트 구조체(40)는 서로 X 방향으로 이격된다. 복수의 핀 구조체(20)는 X 방향으로 연장되고 서로 평행하게 배치된다. 복수의 핀 구조체(20)는 도 1a에 예시한 바와 같이 Y 방향으로 서로 이격된다. 게이트 구조체(40)의 두께(높이(H1))는 일부 실시예에서 약 15 nm~약 50 nm의 범위에 있다. 본 개시의 일 실시예에서, 게이트 구조체(40)는 일층 이상의 유전체 재료층으로 형성된 게이트 유전층(도 1d 참조)과 일층 이상의 전도성 재료층으로 형성된 금속 게이트 전극(도 1d 참조)을 포함하는 금속이다. 금속 게이트 구조체(40)는 일부 실시예에서 금속 게이트 전극 위에 배치된 캡 절연층을 더 포함한다. 게이트 구조체(40)(도 1d에 도시됨)는 일부 실시예에 따라 게이트 대체 기술에 의해 제조된다. 소정의 실시예에서, 게이트 구조체(40)는 게이트 유전층과 폴리실리콘 게이트 전극을 포함한다. 게이트 구조체(40)의 폭은 일부 실시예에서 약 5 nm~약 15 nm의 범위에 있다.
도 1b에 예시된 바와 같이, 게이트 구조체(40)의 양 측벽 상에 측벽 스페이서(42)(도 1a에서는 생략됨)가 형성된다. 측벽 스페이서의 바닥에서의 측벽 스페이서(42)의 필름 두께는 일부 실시예에서 약 1 nm~약 10 nm의 범위에 있으며, 다른 실시예에서는 약 2 nm~약 약 8 nm의 범위에 있다.
도 1b 및 도 1c에 예시된 바와 같이, 기판(10) 위에 격리 절연층(30)이 형성된다. 격리 절연층(30) 내에는 핀 구조체(20)의 바닥부가 매립되며, 격리 절연층(30)으로부터 핀 구조체(20)의 상부(채널층)가 연장된다. 게이트 구조체(40)는 격리 절연층(30) 위에도 형성된다.
도 1a-1c에서, 2개의 게이트 구조체(40)와 4개의 핀 구조체(20)가 예시된다. 그러나, 게이트 구조체(40)와 핀 구조체(20)의 개수는 각각 2개와 4개로 한정되지 않는다.
도 1d는 금속 게이트 구조체(40)의 예시적인 구조를 보여준다. 금속 게이트 구조체(40)는 게이트 유전층(13)과 금속 게이트 전극(17)을 포함한다. 금속 게이트 전극(17)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 다른 전도성 재료와 같은 일층 이상의 금속 재료층을 포함한다. 게이트 유전층(13)은 핀 구조체(20)의 채널층과 금속 게이트 전극(17) 사이에 배치되며, 고-k 금속 산화물과 같은 일층 이상의 금속 산화물 층을 포함한다. 고-k 유전체용으로 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예에서, 예컨대 실리콘 산화물로 구성된 계면 유전층(11)이 채널층과 게이트 유전층 사이에 형성된다.
일부 실시예에서, 게이트 유전층(13)과 금속 게이트 전극(17) 사이에 하나 이상의 일함수 조정층(15)이 배치된다. 일함수 조정층은 단일층의 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC, 또는 2개 이상의 층의 다층의 이들 재료와 같은 전도성 재료로 구성된다. n-채널 FET의 경우, 일함수 조정층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, TaSi 중 하나 이상이 사용되며, p-채널 FET의 경우, 일함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, Co 중 하나 이상이 사용된다.
금속 게이트 전극(17) 위에 배치된 캡 절연층(19)은 SiN, SiCN, SiOCN을 포함하는 실리콘 질화물계 재료 등의 일층 이상의 절연 재료층을 포함한다.
측벽 스페이서(42)의 재료는 SiO2, SiN, SiOC 또는 SiOCN 중 하나 이상을 포함한다. 또한, 도 1b 및 도 1c에 나타낸 바와 같이, 격리 절연층(30) 위에 제1 층간 절연층(ILD)(50)이 형성되고, ILD(50) 내에 게이트 구조체(40)가 매립된다. 도 1a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
도 1a-1c의 게이트 구조체(40)를 포함하는 구조체는 다음의 단계에 의해 제조될 수 있다. 본 실시예에서는 게이트 대체 공정에 의해 제조된 핀 전계효과 트랜지스터(Fin FET)가 채용된다.
우선, 기판 위에 핀 구조체가 제조된다. 핀 구조체(20)는 채널 영역으로서 비닥 영역과 상부 영역을 포함한다. 기판은 예컨대, 불순물 농도가 약 1×1015 cm-3~약 1×1018 cm-3의 범위인 p-형 실리콘 기판이다. 다른 실시예에서, 기판은 불순물 농도가 약 1×1015 cm-3~약 1×1018 cm-3의 범위인 n-형 실리콘 기판이다. 대안적으로, 기판은 게르마늄 등의 다른 원소 반도체; SiC, SiGe와 같은 Ⅳ-Ⅳ 족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 Ⅲ-V 족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함한다. 일실시예에서, 기판은 실리콘-온-인슐레이터(SOI) 기판과 같은 실리콘 층이다.
핀 구조체를 형성한 후, 핀 구조체 위에 격리 절연층(30)이 형성된다. 격리 절연층은 STI(얕은 트렌치 소자 격리부)으로도 지칭된다. 격리 절연층은 저압 화학적 기상 증착(LPCVD), 플라즈마-CVD, 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물 등의 일층 이상의 절연 재료층을 포함한다. 격리 절연층은 일층 이상의 스핀-온-글래스(SOG), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(FSG)로 형성될 수 있다.
핀 구조체 위에 격리 절연층을 형성한 후, 격리 절연층의 일부를 제거하기 위해 평탄화 공정이 수행된다. 평탄화 공정은 화학적 기계적 연마(CMP) 및/또는 에치-백 처리를 포함할 수 있다. 이후, 격리 절연층이 더 제거되어(함몰되어) 핀 구조체의 상부 영역이 노출된다.
노출된 핀 구조체 위에는 더미 게이트 구조체가 형성된다. 더미 게이트 구조체는 폴리실리콘으로 구성된 더미 게이트 전극과 더미 게이트 유전층을 포함한다. 하나 이상의 절연 재료층을 포함하는 측벽 스페이서도 더미 게이트 전극층의 측벽 상에 형성된다. 더미 게이트 구조체가 형성된 후, 더미 게이트 구조체에 의해 피복되지 않은 핀 구조체가 격리 절연층의 상부면 아래로 함몰 형성된다. 이후, 에피택셜 성장법을 이용하는 것에 의해 상기 함몰 형성된 핀 구조체 위에 소스/드레인 영역이 형성된다. 소스/드레인 영역은 채널 영역에 응력을 인가하는 스트레인 재료(strain material)를 포함할 수 있다.
이후, 더미 게이트 구조체와 소스/드레인 영역 위에 층간 유전층(ILD)(50)이 형성된다. 평탄화 공정 이후에, 더미 게이트 구조체가 제거됨으로써 게이트 공간이 형성된다. 이후, 게이트 공간 내에서는 금속 게이트 전극과 고-k 유전층과 같은 게이트 유전층을 포함하는 금속 게이트 구조체가 형성된다.
도 2a-2c는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프로세스의 일 단계를 보여준다. 도 2a는 평면도(상면도), 도 2b는 도 2a의 X1-X1 선을 따라 취한 단면도, 도 2c는 도 2a의 Y1-Y1 선을 따라 취한 단면도를 나타낸다. 도 2a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
핀 구조체(20)와 격리 절연층(30) 위에 게이트 구조체(40)가 형성된 후, 도 2a-2c에 예시된 공정에 의해, 게이트 구조체(40)가 개별 트랜지스터용의 복수의 게이트 구조체(40) 부분으로 절단된다. 도 1a-1c에 나타낸 구조체 위에, 예컨대 포토레지스트 층 또는 하드 마스크 층과 같이, X 방향으로 연장되는 개구를 갖는 마스크 층이 형성되며, 이후, 건식 에칭 및/또는 습식 에칭 등의 평탄화 공정을 수행함으로써 게이트 패턴이 절단된다. 또한, 제1 ILD(50)와 격리 절연층(30)도 에칭됨으로써 개구(45)가 형성된다. 격리 절연층(30)은 약 80 nm 미만이면서 일부 실시예에서 약 30 nm~약 60 nm의 범위에 있는 깊이(D1)까지 에칭(함몰)된다. 개구(45)의 폭(W1)은 일부 실시예에서 약 20 nm~약 80 nm의 범위에 있다. 일부 실시예에서, 격리 절연층(30)은 에칭되지 않는다(즉, D1=0).
도 3a-3c는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프롯스의 일 단계를 보여준다. 도 3a는 평면도(상면도), 도 3b는 도 3a의 X1-X1 선을 따라 취한 단면도, 도 3c는 도 3a의 Y1-Y1 선을 따라 취한 단면도를 나타낸다. 도 3a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
게이트 구조체(40)가 복수의 게이트 구조체(40) 부분으로 절단된 이후, 도 3a-3c에 나타낸 바와 같이 개구(45)에 절연 재료가 충전되어 세퍼레이터(60)가 형성된다. 세퍼레이터(60)용의 절연 재료는 격리 절연층(30)과 제1 ILD(50)의 재료에 대해 높은 에칭 선택비를 갖는 일층 이상의 절연 재료를 포함한다. 이러한 재료는 SiN, SiON 또는 SiOCN 등의 실리콘 질화물계 재료와, 알루미늄 산화물(집합적으로 AlO로 지칭될 수 있음), 알루미늄 산질화물(집합적으로 AlON으로 지칭될 수 있음) 또는 알루미늄 질화물(집합적으로 AlN으로 지칭될 수 있음) 등의 알루미늄계 재료를 포함한다. 일 실시예에서, 세퍼레이터(60)용으로 SiN이 사용된다.
세퍼레이터(60)를 형성하기 위해, 예컨대 SiN과 같은 절연 재료의 블랭킷 층이 도 2a-2c의 구조체 위에 형성되며, 이후 에치-백 처리와 화학적 기계적 연마(CMP) 처리와 같은 평탄화 단계가 수행된다. 세퍼레이터(60)의 두께(T1)는 일부 실시예에서 약 30 nm~약 60 nm의 범위에 있다.
도 4a-4d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프로세스의 일 단계를 보여준다. 도 4a는 평면도(상면도), 도 4b는 도 4a의 X1-X1 선을 따라 취한 단면도, 도 4c는 도 4a의 Y1-Y1 선을 따라 취한 단면도, 도 4d는 도 4a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 4a에서는 기판(10), 격리 절연층(30), 제1 ILD(50) 및 마스크 층(70)이 생략되어 있다.
세퍼레이터(60)가 형성된 후, Y 방향으로 연장되는 개구(75)를 갖는 마스크 층(70), 예컨대 포토레지스트 층 또는 하드 마스크 층이 도 3a-3c에 예시된 구조체 위에 형성된다. 개구(75)는 개별 트랜지스트의 소스/드레인에 대응한다. Y 방향을 따른 개구(75)의 엣지는 게이트 구조체(40)와 중첩되거나 중첩되지 않을 수 있다.
본 실시예에서는, 도 4a에 예시된 바와 같이(파선으로 예시됨) 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 형성된다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 동일한 소스/드레인 영역(25A)을 공유하고, 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4)는 동일한 소스/드레인 영역(25B)을 공유한다. 본 실시예에서, 소스/드레인 영역(25A, 25B)은 각각 2개의 핀 구조체 위에 형성된다. 본 개시에서 소스 및 드레인은 단지 하나를 다른 것과 구별하기 위해 사용된 것으로 상호 교환하여 사용된다. 소스/드레인은 소스 또는 드레인 중 하나를 말한다.
도 5a-5d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 나타낸다. 도 5a는 평면도(상면도), 도 5b는 도 5a의 X1-X1 선을 따라 취한 단면도, 도 5c는 도 5a의 Y1-Y1 선을 따라 취한 단면도, 도 5d는 도 5a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 5a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
도 4a-4d에 이어서, 마스크 층(70)을 에칭 마스크로서 사용하는 것에 의해, 제1 ILD(50)가 일부 에칭됨으로써 도 5a 및 도 5c에 나타낸 바와 같이 소스/드레인 영역(25A, 25B)이 노출된다. 세퍼레이터(60)가 실리콘 질화물계 재료(예, SiN)로 형성되고, 제1 ILD(50)가 실리콘 산화물계 재료(예, SiO2)로 형성되기 때문에, 소스/드레인 영역(25A, 25B) 위의 개구(26A, 26B)는 Y 방향으로 자기 정렬된 방식으로 분리된 패턴으로 형성될 수 있다. 또한, 게이트 구조체(40)의 측벽 스페이서(42)와 캡 절연층(19)이 실리콘 질화물계 재료(예, SiN)로 형성된 경우, 소스/드레인 영역(25A, 25B) 위의 개구(26A, 26B)도 X 방향으로 자기 정렬된 방식으로 형성될 수 있다.
도 6a-6d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프로세스의 일 단계를 보여준다. 도 6a는 평면도(상면도), 도 6b는 도 6a의 X1-X1 선을 따라 취한 단면도, 도 6c는 도 6a의 Y1-Y1 선을 따라 취한 단면도, 도 6d는 도 6a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 6a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
소스/드레인 개구(26A, 26B)가 형성된 후, 개구 내에는 전도성 재료가 형성됨으로써 소스/드레인 접촉층(80)이 형성된다. 소스/드레인 접촉층(80)을 위한 전도성 재료는 일층 이상의 W, Cu, Co, Ni 또는 그 규화물 층을 포함한다. 소스/드레인 접촉층(80)을 형성하기 위해, 예컨대 CVD와, 스퍼터링을 포함하는 물리적 기상 증착(PVD), 원자층 증착(ALD) 또는 다른 적절한 성막 방법을 이용하는 것에 의해 전도성 재료의 블랭킷 층이 형성된다. 이후, 에치-백 처리 및/또는 화학적 기계적 연마(CMP) 처리와 같은 평탄화 공정이 수행됨으로써 도 6a-6d의 구조체를 얻는다. 전도성 재료를 형성하기 전에 접착층 및/또는 장벽층이 형성될 수 있다.
도 7a-7d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프로세스의 일 단계를 보여준다. 도 7a는 평면도(상면도), 도 7b는 도 7a의 X1-X1 선을 따라 취한 단면도, 도 7c는 도 7a의 Y1-Y1 선을 따라 취한 단면도, 도 7d는 도 7a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 7a에서는 기판(10), 격리 절연층(30), 제1 ILD(50) 및 제2 ILD(85)가 생략되어 있다.
소스/드레인 접촉층(80)이 형성된 후, 도 7a-7d에 예시된 바와 같이 제2 ILD(85)와 제1 비아 플러그(90)가 형성된다. 제2 ILD(85)는 SiO2, SiOC, SiOCN, 또는 저-k 유전체 재료(예, k<3)와 같은 일층 이상의 절연 재료층을 포함한다. 제1 비아 플러그(90)는 다마신 처리를 이용하는 것에 의해 형성될 수 있다. 제1 비아 플러그(90)용 재료는 일층 이상의 W, Co, Ni, Ti, TiN, Ta, TaN 또는 다른 적절한 전도성 재료로 이루어진 하나 이상의 층을 포함한다. 본 실시예에서, 제1 비아 플러그(90)는 소스/드레인 영역(25A, 25B)을 위한 2개의 소스/드레인 접촉층(80)을 접속시킨다.
도 8a-8d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적인 제조 프로세스의 일 단계를 보여준다. 도 8a는 평면도(상면도), 도 8b는 도 8a의 X1-X1 선을 따라 취한 단면도, 도 8c는 도 8a의 Y1-Y1 선을 따라 취한 단면도, 도 8d는 도 8a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 8a에서는 기판(10), 격리 절연층(30), 제1 ILD(50), 제2 ILD(85) 및 제3 ILD(95)가 생략되어 있다.
도 7a-7d의 구조체 위에 제3 ILD(95) 및 제1 금속 배선(100)이 순차적으로 형성된다. 제3 ILD(95)는 SiO2, SiOC, SiOCN, 또는 저-k 유전체 재료(예, k<3)와 같은 일층 이상의 절연 재료층을 포함한다. 제1 금속 배선(100)용 재료는 일층 이상의 Cu, Al, Ti, TiN, Ta, TaN, 또는 다른 적절한 전도성 재료층을 포함한다. 제1 금속 배선(100)은 다마신 처리를 이용하는 것에 의해 형성될 수 있다.
도 8a-8d에 예시된 바와 같이, 제1 핀 구조체(20A)와 격리 절연층(30)에 의해 제1 핀 구조체(20A)로부터 분리된 제2 핀 구조체(20B)가 기판(10) 위에 배치된다. 제1 핀 구조체(20A) 위에는 제1 핀 전계효과 트랜지스터(Fin FET)(TR1)와 제2 Fin FET(TR2)(도 4a 참조)가 형성된다. 제1 Fin FET는 제1 게이트 전극(40A)을 포함하고, 제2 Fin FET는 제2 게이트 전극(40B)을 포함한다. 제1 소스/드레인 영역(25A)(도 4a 참조)은 제1 Fin FET(TR1)와 제2 Fin FET(TR2)에 의해 공유되고 그 사이에 배치된다. 제1 및 제2 핀 구조체, 제1 및 제2 Fin FET 및 제1 소스/드레인 영역 위에는 층간 절연층(50)이 배치된다. 제1 소스/드레인 영역 위에는 제1 소스/드레인 접촉층(80)이 배치되고, 제1 소스/드레인 접촉층(80)의 일부가 격리 절연층(30) 위로 위치되도록 제2 핀 구조체 측으로 연장된다. 제1 소스/드레인 접촉층(80)의 일부 위로 제1 비아 플러그(90)가 배치되어 격리 절연층(30) 위로 위치된다. 제1 비아 플러그(90) 상에는 제1 금속 배선층(100)이 배치된다. 제1 소스/드레인 접촉층(80)의 단부는 격리 절연층(30)과 제1 ILD(50)와 다른 절연 재료로 형성된 세퍼레이터(60)와 접촉된다. 또한, 게이트 구조체(40A, 40B)의 단부와 제1 소스/드레인 접촉층(80)의 단부는 세퍼레이터(60)의 동일면과 접촉되어 있다.
도 8a-8d의 소자는 추가적인 CMOS 처리를 받아서 상호 접속 금속층, 유전층, 패시베이션 층 등의 다양한 특징부를 형성하는 것으로 알려져 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 레이아웃 구조를 나타낸다.
도 9에서는 복수의 게이트 구조체(41A-48A, 41B-48B)가 Y 방향으로 연장되고, X 방향으로 배열된다. 일부 실시예에서, 복수의 게이트 구조체(41A-48A, 41B-48B)는 X 방향으로 일정한 피치로 배열된다. 세퍼레이터(60)는 X 방향으로 연장되어 게이트 구조체(41A-48A)를 게이트 구조체(41B-48B)로부터 분리한다. 게이트 구조체(43A, 44A) 사이에 배치된 소스/드레인 영역은 제1 비아 플러그(90)에 의해 게이트 구조체(43B, 44B) 사이에 배치된 소스/드레인 영역에 전기적으로 접속되고, 제1 비아 플러그(90)는 제1 금속 배선(100)에 접속된다. 도 9에서는 3개 이상의 게이트 구조체와 3개 이상의 소스/드레인 접촉층이 세퍼레이터(60)의 동일면과 접촉되어 있다.
도 10은 본 개시의 일 실시예에 따른 반도체 소자를 위한 표준 셀의 예시적인 레이아웃 구조를 보여준다.
도 10에서는 표준 셀(Cell CA, Cell CC) 사이에 Y 방향으로 표준 셀(Cell CB)이 배치된다. X 방향으로 연장되는 전원선(Vdd, Vss)이 상기 셀의 경계 상에 배치된다. 전원선(Vdd, Vss)은 제1 금속 배선(100)에 의해 구성된다.
도 1a-도 8d에 의해 설명되는 구조체 및 제조 프로세스는 도 10의 밀폐 영역(A)의 형성에 대응한다. 도 11a-도 15d에 의해 설명되는 구조체 및 제조 프로세스는 도 10의 밀폐 영역(B)의 형성에 대응하며, 도 16a-도 20d에 의해 아래에 설명되는 구조체 및 제조 프로세스는 도 10의 밀폐 영역(C)의 형성에 대응한다. 도 21a-21d에 의해 아래에 설명되는 구조체 및 제조 프로세스는 도 10의 밀폐 영역(D)의 형성에 대응한다.
영역(A)에서는 서로 Y 방향으로 인접한 2개의 소스/드레인 접촉층이 제1 비아 플러그(90)를 통해 금속 배선(100)으로 형성된 전원선에 접속된다. 영역(A)에는 제1 핀 구조체(210)와 격리 절연층에 의해 제1 핀 구조체(210)로부터 분리된 제2 핀 구조체(220)가 배치된다. 제1 핀 구조체(210) 위에는 제1 핀 전계효과 트랜지스터(Fin FET)(TR10)와 제2 Fin FET(TR20)가 형성된다. 제1 Fin FET(TR10)는 제1 게이트 전극(410)을 포함하고, 제2 Fin FET(TR20)는 제2 게이트 전극(420)을 포함한다. 제1 소스/드레인 영역(310)은 제1 Fin FET(TR10)와 제2 Fin FET(TR20)에 의해 공유되고 그 사이에 배치된다. 제1 소스/드레인 영역(310) 위에는 제1 소스/드레인 접촉층(810)이 배치되되, 제1 소스/드레인 접촉층(810)의 일부가 격리 절연층 위로 위치되도록 제2 핀 구조체(220) 측으로 연장된다. 제1 소스/드레인 접촉층의 일부 위로 접촉 플러그(910)가 배치되어 격리 절연층 위로 위치된다. 접촉 플러그(910) 상에는 금속 배선층(1010)(예, Vdd)이 배치된다. 제1 소스/드레인 접촉층(810)의 단부는 세퍼레이터(610)와 접촉된다.
또한, 제2 핀 구조체(220) 위에는 제3 Fin FET(TR30)와 제4 Fin FET(TR40)가 형성된다. 제3 Fin FET(TR30)는 제3 게이트 전극(430)을 포함하고, 제4 Fin FET(TR40)는 제4 게이트 전극(440)을 포함한다. 제2 소스/드레인 영역(320)은 제3 Fin FET(TR30)와 제4 Fin FET(TR40)에 의해 공유되고 그 사이에 배치된다. 제2 소스/드레인 영역(320) 위에는 제2 소스/드레인 접촉층이 배치되어, 제1 소스/드레인 영역과 제2 소스/드레인 영역이 세퍼레이터(60)에 의해 물리적으로 분리되고 제1 비아 플러그(90)에 의해 전기적으로 접속된다.
영역(B)은 다음의 구성을 제외하고 실질적으로 영역(A)와 유사한 구조를 가진다. 영역(B)에서는 Y 방향으로 서로 인접한 2개의 소스/드레인 접촉층 중 하나만이 제1 비아 플러그(90)를 통해 금속 배선(100)으로 형성된 전원선에 접속된다.
영역(C)은 다음의 구성을 제외하고 실질적으로 영역(A)과 유사한 구조를 가진다. 영역(C)에서는 Y 방향으로 서로 인접한 2개의 소스/드레인 접촉층 어느 것도 전원선에 접속되지 않는다.
영역(D)은 다음의 구성을 제외하고 실질적으로 영역(A)과 유사한 구조를 가진다. 하나의 표준 셀 내에 배치된 영역(D)에서는 Y 방향으로 서로 인접한 2개의 소스/드레인 접촉층이 각각 2개의 제1 비아 플러그(90)를 통해 2개의 금속 배선(100)에 접속된다.
도 11a-도 15d는 본 개시의 일 실시예에 따른, 도 10의 영역(B)에 대응하는 구조체의 예시적인 순차적 제조 프로세스의 다양한 단계들을 보여준다. 도 1a-도 8d에 채용된 재료, 구성, 구조 및/또는 프로세스는 다음의 실시예에서 활용될 수 있고, 그 상세는 생략될 것이다. 공정/프로세스의 순서는 상호 변경 가능할 수 있다.
도 11a-11d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 11a는 평면도(상면도), 도 11b는 도 11a의 X1-X1 선을 따라 취한 단면도, 도 11c는 도 11a의 Y1-Y1 선을 따라 취한 단면도, 도 11d는 도 11a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 11a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
도 3a-3c의 구조체가 형성된 후, 예컨대 포토레지스트 층 또는 하드 마스크 층과 같이 개구(75A)를 갖는 마스크 층(70)이 도 3a-3c예 예시된 구조체 위에 형성된다. 개구(75A)는 도 11a에 예시된 바와 같이 소스/드레인 영역 중 하나(예, 25B, 도 4a 참조)와 세퍼레이터(60)의 일부와 중첩된다.
도 12a-12d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 12a는 평면도(상면도), 도 12b는 도 12a의 X1-X1 선을 따라 취한 단면도, 도 12c는 도 12a의 Y1-Y1 선을 따라 취한 단면도, 도 12d는 도 12a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 12a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
마스크 층(70)을 에칭 마스크로서 사용하는 것에 의해, 제1 ILD(50)가 부분적으로 에칭됨으로써 도 12a 및 도 12c에 예시된 바와 같이 소스/드레인 영역(25B)이 노출된다.
도 13a-13d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 13a는 평면도(상면도), 도 13b는 도 13a의 X1-X1 선을 따라 취한 단면도, 도 13c는 도 13a의 Y1-Y1 선을 따라 취한 단면도, 도 13d는 도 13a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 13a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
소스/드레인 개구(26B)가 형성된 후, 개구(26B) 내에 전도성 재료가 형성됨으로써 소스/드레인 접촉층(80A)이 얻어진다.
도 14a-14d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 14a는 평면도(상면도), 도 14b는 도 14a의 X1-X1 선을 따라 취한 단면도, 도 14c는 도 14a의 Y1-Y1 선을 따라 취한 단면도, 도 14d는 도 14a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 14a에서는 기판(10), 격리 절연층(30), 제1 ILD(50) 및 제2 ILD(85)가 생략되어 있다.
소스/드레인 접촉층(80A)이 형성된 후, 도 14a-14d에 예시된 바와 같이 제2 ILD(85) 및 제1 비아 플러그(90)가 형성된다. 본 실시예에서, 제1 비아 플러그(90)는 제1 비아 플러그(90)가 2개의 소스/드레인 접촉층(80)에 접속된 도 7a 및 도 7c에 예시된 실시예와 달리 오직 하나의 소스/드레인 접촉층(80A)에만 접속된다.
도 15a-15d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 15a는 평면도(상면도), 도 15b는 도 15a의 X1-X1 선을 따라 취한 단면도, 도 15c는 도 15a의 Y1-Y1 선을 따라 취한 단면도, 도 15d는 도 15a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 15a에서는 기판(10), 격리 절연층(30), 제1 ILD(50), 제2 ILD(85) 및 제3 ILD(95)가 생략되어 있다.
본 실시예에서, 도 15a-15d에 예시된 바와 같이 도 14a-14d의 구조체 위에 제3 ILD(95)와 제1 금속 배선(100)이 연속적으로 형성된다.
도 15a-15d의 본 실시예에서는 도 8a-8d에 예시된 구조체와 달리 2개의 소스/드레인 접촉층 중 오직 하나(예, 25B)만이 제1 비아 플러그(90)를 통해 금속 배선(100)에 접속된다.
도 16a-도 20d는 본 개시의 일 실시예에 따른, 도 10의 영역(C)에 대응하는 구조체의 예시적인 순차적 제조 프로세스의 여러 단계를 보여준다. 도 1a-도 8d에 채용된 재료, 구성, 구조 및/또는 처리는 다음의 실시예에서 활용될 수 있고, 그 상세는 생략될 것이다. 공정/프로세스의 순서는 상호 변경 가능할 수 있다.
도 16a-16d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 16a는 평면도(상면도), 도 16b는 도 16a의 X1-X1 선을 따라 취한 단면도, 도 16c는 도 16a의 Y1-Y1 선을 따라 취한 단면도, 도 16d는 도 16a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 16a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
도 3a-3c의 구조체가 형성된 후, 예컨대 포토레지스트 층 또는 하드 마스크 층과 같이 개구(75B)를 갖는 마스크 층(70)이 도 3a-3c예 예시된 구조체 위에 형성된다. 개구(75B)는 도 16a에 예시된 바와 같이 소스/드레인 영역 중 하나(예, 25B, 도 4a 참조)와 중첩되지만 세퍼레이터(60)와는 중첩되지 않는다.
도 17a-17d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 17a는 평면도(상면도), 도 17b는 도 17a의 X1-X1 선을 따라 취한 단면도, 도 17c는 도 17a의 Y1-Y1 선을 따라 취한 단면도, 도 17d는 도 17a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 17a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
마스크 층(70)을 에칭 마스크로서 사용하는 것에 의해, 제1 ILD(50)가 부분적으로 에칭됨으로써 도 17a 및 도 17c에 예시된 바와 같이 소스/드레인 영역(25B)을 노출시키는 개구(26B)가 형성된다.
도 18a-18d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 18a는 평면도(상면도), 도 18b는 도 18a의 X1-X1 선을 따라 취한 단면도, 도 18c는 도 18a의 Y1-Y1 선을 따라 취한 단면도, 도 18d는 도 18a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 18a에서는 기판(10), 격리 절연층(30) 및 제1 ILD(50)가 생략되어 있다.
소스/드레인 개구(26B)가 형성된 후, 개구(26B) 내에 전도성 재료가 형성됨으로써 소스/드레인 접촉층(80B)이 얻어진다.
도 19a-19d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 19a는 평면도(상면도), 도 19b는 도 19a의 X1-X1 선을 따라 취한 단면도, 도 19c는 도 19a의 Y1-Y1 선을 따라 취한 단면도, 도 19d는 도 19a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 19a에서는 기판(10), 격리 절연층(30), 제1 ILD(50) 및 제2 ILD(85)가 생략되어 있다.
소스/드레인 접촉층(80B)이 형성된 후, 도 19a-19d에 예시된 바와 같이 제2 ILD(85)가 형성된다. 본 실시예에서는 소스/드레인 접촉층(80B) 위에 제1 비아 플러그(90)가 배치되지 않는다.
도 20a-20d는 본 개시의 일 실시예에 따른 반도체 소자의 순차적 제조 프로세스의 일 단계를 보여준다. 도 20a는 평면도(상면도), 도 20b는 도 20a의 X1-X1 선을 따라 취한 단면도, 도 20c는 도 20a의 Y1-Y1 선을 따라 취한 단면도, 도 20d는 도 20a의 X2-X2 선을 따라 취한 단면도를 나타낸다. 도 20a에서는 기판(10), 격리 절연층(30), 제1 ILD(50), 제2 ILD(85) 및 제3 ILD(95)가 생략되어 있다.
도 20a-20d에 예시된 바와 같이 도 19a-19d의 구조체 위에 제3 ILD(95)와 제1 금속 배선(100)이 연속적으로 형성된다.
도 21a-21d는 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 구조를 보여준다. 도 21a-21d로 아래 설명되는 구조체 및 제조 프로세스는 도 10의 밀폐 영역(D)에 대응한다.
도 21a-21d에 예시된 바와 같이, 기판(10) 위에는 제1 핀 구조체(20A)와 격리 절연층(30)에 의해 제1 핀 구조체(20A)로부터 분리된 제2 핀 구조체(20B)가 배치된다. 제1 핀 구조체(20A) 위에는 제1 핀 전계효과 트랜지스터(Fin FET)(TR1)와 제2 Fin FET(TR2)(도 4a 참조)가 형성되고, 제2 핀 구조체(20B) 위에는 제3 Fin FET(TR3)와 제4 Fin FET(TR4)(도 4a 참조)가 형성된다. 제1 Fin FET(TR1)는 제1 게이트 전극(40A)을 포함하고, 제2 Fin FET(TR2)는 제2 게이트 전극(40B)을 포함하고, 제3 Fin FET(TR3)는 제3 게이트 전극(40C)을 포함하고, 제4 Fin FET(TR4)는 제4 게이트 전극(40D)을 포함한다. 제1 소스/드레인 영역(25A)(도 4a 참조)이 제1 Fin FET(TR1)와 제2 Fin FET(TR2)에 의해 공유되고 그 사이에 배치되며, 제2 소스/드레인 영역(25B)(도 4a 참조)이 제3 Fin FET(TR3)와 제4 Fin FET(TR4)에 의해 공유되고 그 사이에 배치된다. 제1-제4 핀 구조체와 제1-제4 Fin FET와 제1 및 제2 소스.드레인 영역 위에는 층간 절연층(50)이 배치된다. 제1 소스/드레인 영역(25A) 위에는 제1 소스/드레인 접촉층(80C)이 배치되고, 제1 소스/드레인 접촉층(80C)의 일부가 격리 절연층(30) 위로 위치되도록 제2 핀 구조체 측으로 연장된다. 제2 소스/드레인 영역(25B) 위에는 제2 소스/드레인 접촉층(80D)이 배치되고, 제2 소스/드레인 접촉층(80D)의 일부가 격리 절연층(30) 위로 위치되도록 제1 핀 구조체 측으로 연장된다. 제1 소스/드레인 접촉층(80C) 위로 제1 비아 플러그(90C)가 배치되고, 제2 소스/드레인 접촉층(80D) 위로 제2 비아 플러그(90D)가 배치된다. 제1 비아 플러그(90C) 상에 제1 금속 배선층(100C))이 배치되고, 제2 비아 플러그(90D) 상에 제2 금속 배선층(100D))이 배치된다. 제1 소스/드레인 접촉층(80C)의 일단부가 세퍼레이터(60)와 접촉되고, 제2 소스/드레인 접촉층(80D)의 일단부가 세퍼레이터(60)와 접촉된다.
여기 설명되는 다양한 실시 형태 또는 예들은 종래 기술에 비해 다양한 장점을 제공한다. 예를 들면, 본 개시에서는 게이트 절단 프로세스와 세퍼레이터(60)를 이용하는 것에 의해 소스/드레인 접촉층(80)이 자기-정렬 방식으로 형성될 수 있으므로, 회로 크기, 특히 표준 셀의 크기를 축소하는 것이 가능하다. 또한, 소스/드레인 접촉층의 단부가 라운드 형태로 형성되는 것을 억제함으로써 소스/드레인 접촉층과 게이트 전극 간의 단락을 억제하는 것이 가능하다.
여기에 모든 장점이 당연히 논의된 것은 아니며, 모든 실시 형태 또는 예에 대해 특정 장점이 필요한 것이 아니며, 다른 실시 형태 또는 예들이 다른 장점을 제공할 수 있음을 알 것이다.
앞의 설명은, 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 다수의 실시예의 특징부들을 약술한다. 당업자는, 여기에서 소개되는 실시예들의 동일한 목적을 이행하고/이행하거나 상기 실시예들의 동일한 이점을 달성하는 다른 프로세스 및 구조체를 구성 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야만 한다. 당업자는 또한, 그러한 등가의 구성은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상 및 범위로부터 벗어나는 일 없이 다양한 변화, 대체 및 변경을 실시할 수 있다는 점을 이해해야만 한다.

Claims (10)

  1. 반도체 소자의 제조 방법으로서:
    기판 위에 배치되어 제1 방향으로 연장되고, 제1 방향을 가로지르는 제2 방향으로 서로 평행하게 배열되고, 격리 절연층으로부터 돌출된, 제1 핀 구조체의 일부와 제2 핀 구조체의 일부 위에, 제2 방향으로 연장되고 제1 방향으로 서로 평행하게 배열되는 제1 게이트 구조체와 제2 게이트 구조체를 형성하는 단계;
    제1 및 제2 게이트 구조체와 제1 및 제2 핀 구조체 위에 층간 절연층을 형성하는 단계;
    층간 절연층 위에, 제1 및 제2 게이트 구조체 위로 위치되는 제1 개구를 갖는 제1 마스크 층을 형성하는 단계;
    제1 개구를 통해 제1 및 제2 게이트 구조체를 절단하고 제1 개구를 통해 제1 게이트 구조체와 제2 게이트 구조체 사이에 배치되는 층간 절연층과 격리 절연층을 에칭하여 제1 리세스를 형성하는 단계;
    제1 리세스 내에 절연층을 형성하는 단계;
    제1 리세스 내의 절연층의 일부와 층간 절연층의 일부를 노출시키도록, 제1 핀 구조체 위로 위치된 제2 개구를 갖는 제2 마스크 층을 형성하는 단계;
    제1 핀 구조체 위에 적어도 하나의 제2 리세스를 형성하도록 제2 개구를 통해 층간 절연층의 노출부를 에칭하는 단계; 및
    제1 소스/드레인 접촉층을 형성하도록, 제2 리세스 내에 전도성 재료를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 제1 소스/드레인 접촉층과 접촉되는 제1 접촉 플러그를 형성하는 단계를 더 포함하고, 제1 접촉 플러그는 W, Cu, Co, Ni 및 이들의 규화물 중 적어도 하나를 포함하는 것인 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    제2 개구는 제2 핀 구조체 위로도 또한 위치되며,
    제2 개구를 통해 층간 절연층의 노출부를 에칭할 시, 제2 핀 구조체 위에 다른 제2 리세스가 형성되며,
    제2 소스/드레인 접촉층을 얻도록, 전도성 재료가 다른 제2 리세스 내에 형성되는 것인 반도체 소자의 제조 방법.
  4. 반도체 소자로서:
    제1 핀 구조체 및 격리 절연층에 의해 제1 핀 구조체로부터 격리된 제2 핀 구조체로서, 제1 및 제2 구조체는 제1 방향으로 연장되는 것인 제1 및 제2 구조체;
    모두가 제1 핀 구조체 위에 형성되는 제1 핀 전계효과 트랜지스터(Fin FET) 및 제2 Fin FET로서, 제1 Fin FET는 제1 게이트 전극을 포함하고, 제2 Fin FET는 제2 게이트 전극을 포함하고, 제1 및 제2 게이트 전극은 제1 방향을 가로지르는 제2 방향으로 연장되는, 제1 및 제2 Fin FET;
    제1 Fin FET와 제2 Fin FET에 의해 공유되고 제1 Fin FET와 제2 Fin FET 사이에 배치되는 제1 소스/드레인 영역;
    제1 및 제2 핀 구조체, 제1 및 제2 Fin FET 및 제1 소스/드레인 영역 위에 배치되는 층간 절연층;
    제1 소스/드레인 영역 상에 배치되는 제1 소스/드레인 접촉층으로서, 제1 소스/드레인 접촉층의 일부가 격리 절연층 위에 위치되도록 제2 핀 구조체 측으로 연장되는 제1 소스/드레인 접촉층; 및
    제1 소스/드레인 접촉층에 인접하게 배치되는 분리 절연층
    을 포함하며,
    제1 소스/드레인 접촉층의 단부가 분리 절연층과 접촉되며,
    분리 절연층은 격리 절연층 및 층간 절연층과는 다른 절연 재료로 형성되는 것인 반도체 소자.
  5. 제4항에 있어서, 제1 소스/드레인 접촉층은 W, Co, Ni, Ti, Ta, 이들의 규화물 및 이들의 질화물 중 적어도 하나를 포함하는 것인 반도체 소자.
  6. 제4항에 있어서, 분리 절연층의 절연 재료는 SiN인 것인 반도체 소자.
  7. 제4항에 있어서,
    모두가 제2 핀 구조체 위에 형성되는 제3 Fin FET 및 제4 Fin FET로서, 제3 Fin FET는 제3 게이트 전극을 포함하고, 제4 Fin FET는 제4 게이트 전극을 포함하는, 제3 및 제4 Fin FET;
    제3 Fin FET와 제4 Fin FET에 의해 공유되고 제3 Fin FET와 제4 Fin FET 사이에 배치되는 제2 소스/드레인 영역;
    제2 소스/드레인 영역 상에 배치되는 제2 소스/드레인 접촉층으로서, 제2 소스/드레인 접촉층의 일부가 격리 절연층 위에 위치되도록 제1 핀 구조체 측으로 연장되는 제2 소스/드레인 접촉층
    을 더 포함하며,
    제2 소스/드레인 접촉층의 단부가 분리 절연층과 접촉되며,
    제2 소스/드레인 접촉층은 분리 절연층에 의해 제1 소스/드레인 접촉층으로부터 물리적으로 분리되는 것인 반도체 소자.
  8. 제4항에 있어서,
    제3 핀 구조체;
    모두가 제3 핀 구조체 위에 형성되는 제5 Fin FET 및 제6 Fin FET로서, 제5 Fin FET는 제5 게이트 전극을 포함하고, 제6 Fin FET는 제6 게이트 전극을 포함하는, 제5 및 제6 Fin FET;
    제5 Fin FET와 제6 Fin FET에 의해 공유되고 제5 Fin FET와 제6 Fin FET 사이에 배치되는 제3 소스/드레인 영역; 및
    제3 소스/드레인 영역 상에 배치된 제3 소스/드레인 접촉층
    을 더 포함하고,
    제3 소스/드레인 접촉층은 제2 방향으로 인접한 소스/드레인 영역에 전기적으로 접속되지 않는 것인 반도체 소자.
  9. 반도체 소자로서:
    기판 위에 배치되는 격리 절연층으로부터 돌출되어 제1 방향으로 연장되는 제1 핀 구조체;
    모두가 제1 핀 구조체 위에 형성되고, 제1 방향을 가로지르는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체;
    제1 게이트 구조체와 제2 게이트 구조체 사이에 배치되는 제1 소스/드레인 영역;
    제1 핀 구조체, 제1 및 제2 게이트 구조체 및 제1 소스/드레인 영역 위에 배치되는 층간 절연층;
    제1 소스/드레인 영역 상에 배치되는 제1 소스/드레인 접촉층;
    제1 소스/드레인 접촉층에 인접하게 배치되는 분리 절연층; 및
    제1 소스/드레인 접촉층과 접촉된 제1 접촉 플러그
    를 포함하고,
    제1 게이트 구조체의 단부, 제2 게이트 구조체의 단부 및 제1 소스/드레인 접촉층의 단부가 분리 절연층의 제1 면과 접촉되는 것인 반도체 소자.
  10. 제9항에 있어서,
    격리 절연층으로부터 돌출되어 제1 방향으로 연장되는 제2 핀 구조체로서, 분리 절연층이 제1 핀 구조체와 제2 핀 구조체 사이에 배치되도록 제1 핀 구조체에 평행하게 배열된, 제2 핀 구조체;
    모두가 제2 핀 구조체 위에 형성되고, 제2 방향으로 연장되는 제3 게이트 구조체 및 제4 게이트 구조체;
    제3 게이트 구조체와 제4 게이트 구조체 사이에 배치되는 제2 소스/드레인 영역; 및
    제2 소스/드레인 영역 상에 배치되는 제2 소스/드레인 접촉층
    을 포함하고,
    제3 게이트 구조체의 단부, 제4 게이트 구조체의 단부 및 제2 소스/드레인 접촉층의 단부가 분리 절연층의 제1 면의 반대면인 분리 절연층의 제2 면과 접촉되는 것인 반도체 소자.
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