KR20200049940A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 주위에 배치된 소자 분리층, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 활성 영역과 교차하며, 상기 소자 분리층의 일부를 덮는 게이트 구조체, 상기 게이트 구조체의 일단에 접하는 게이트 분리 패턴, 및 상기 게이트 분리 패턴 아래에 배치되고, 상기 소자 분리층의 상부에 형성된 불순물 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 집적도를 증가시키기 위해서는 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 단채널 효과(Short Channel Effect)를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀형 전계 효과 트랜지스터(FinFET) 또는 게이트-올-어라운드(GAA) 트랜지스터를 포함하는 반도체 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율 및 신뢰성이 개선된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 주위에 배치된 소자 분리층, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 활성 영역과 교차하며, 상기 소자 분리층의 일부를 덮는 게이트 구조체, 상기 게이트 구조체의 일단에 접하는 게이트 분리 패턴, 및 상기 게이트 분리 패턴 아래에 배치되고, 상기 소자 분리층의 상부에 형성된 불순물 영역을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상의 활성 영역들, 상기 활성 영역들에 인접한 소자 분리층, 상기 활성 영역들 상에 각각 배치되고 상기 소자 분리층으로 연장된 게이트 구조체들, 상기 게이트 구조체들 사이 및 상기 소자 분리층 상에 배치된 게이트 분리 패턴, 및 상기 게이트 분리 패턴과 상기 소자 분리층 사이에 배치되고, 상기 소자 분리층보다 낮은 식각률을 가지는 저식각률 영역을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 희생층들 및 복수의 채널층들이 교대로 적층된 핀 구조체를 형성하는 단계, 상기 핀 구조체의 하부를 덮는 소자 분리층을 형성하는 단계, 상기 핀 구조체와 교차하고 상기 소자 분리층 상으로 연장되는 더미 게이트 구조체를 형성하는 단계, 상기 더미 게이트 구조체의 양측에 소스/드레인층들을 형성하는 단계, 상기 더미 게이트 구조체를 절단하는 개구부를 형성하는 단계, 및 상기 개구부를 통해 상기 소자 분리층에 불순물을 주입하여 불순물 영역을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 게이트 분리 패턴 아래의 소자 분리층에 불순물 영역을 형성하여 식각률을 감소시킴으로써, 인접한 게이트 전극들 간의 브릿지 불량(쇼트 불량)을 개선할 수 있다. 이로 인해, 수율 및 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들을 도시한다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 단면도들로서, 도 2의 'A'영역에 대응되는 영역들을 나타낸다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 레이아웃도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들을 도시한다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 레이아웃도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들을 도시한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판 상에 제공되는 로직 스탠다드 셀들(SCL)을 포함할 수 있다. 로직 스탠다드 셀들(SCL)은 각각 제1 소자 영역(R1), 제2 소자 영역(R2), 제1 소자 영역(R1)과 제2 소자 영역(R2) 사이에 위치한 분리 영역(SR), 제1 소자 영역(R1)에 인접한 제1 파워 레일 영역(PR1) 및 제2 소자 영역(R2)에 인접한 제2 파워 레일 영역(PR2)을 포함할 수 있다.
제1 소자 영역(R1)에 N형 트랜지스터들(TN)이 배치되고, 제2 소자 영역(R2)에 P형 트랜지스터들(TP)이 배치될 수 있다. N형 트랜지스터들(TN) 및 P형 트랜지스터들(TP)은 게이트 올 어라운드(GAA) 구조의 트랜지스터일 수 있다.
제1 소자 영역(R1)에는 제1 방향(예를 들어, X 방향)으로 연장되는 제1 하부 활성 영역(ARN), 제1 하부 활성 영역(ARN)과 교차하도록 제2 방향(예를 들어, Y 방향)으로 연장되는 제1 게이트 구조체들(GSN), 제1 게이트 구조체들(GSN) 사이에 배치된 제1 소스/드레인층들(SD)이 형성될 수 있다. 제2 소자 영역(R2)에는 상기 제1 방향(예를 들어, X 방향)으로 연장되는 제2 하부 활성 영역(ARP), 제2 활성 영역(ARP)과 교차하도록 상기 제2 방향(예를 들어, Y 방향)으로 연장되는 제2 게이트 구조체들(GSP), 제2 게이트 구조체들(GSP) 사이에 배치된 제2 소스/드레인층들(SG)이 형성될 수 있다. 제1 소스/드레인층들(SD) 사이의 제1 하부 활성 영역(ARN) 상에 제1 채널층들(ACN)이 배치되고, 제1 게이트 구조체(GSN)는 제1 채널층들(ACN)을 감쌀 수 있다. 제2 소스/드레인층들(SG) 사이의 제2 하부 활성 영역(ARP) 상에 제2 채널층들(ACP)이 배치되고, 제2 게이트 구조체(GSP)는 제2 채널층들(ACP)을 감쌀 수 있다. 제1 하부 활성 영역(ARN) 및 제1 채널층(ACN)은 P형 도펀트를 포함하고, 제2 하부 활성 영역(ARP) 및 제2 채널층(ACP)은 N형 도펀트를 포함할 수 있다. 제1 소스/드레인층들(SD)은 N형 도펀트를 포함하고, 제2 소스/드레인층들(SG)은 P형 도펀트를 포함할 수 있다.
N형 트랜지스터(TN)는 제1 채널층들(ACN), 제1 게이트 구조체(GSN) 및 제1 소스/드레인층들(SD)을 포함하고, P형 트랜지스터(TP)는 제2 채널층들(ACP), 제2 게이트 구조체(GSP) 및 제2 소스/드레인층들(SG)을 포함한다.
제1 게이트 구조체들(GSN)과 제2 게이트 구조체들(GSP)은 분리 영역(SR)에서 서로 접촉할 수 있다.
상기 반도체 장치는 제1 파워 레일 영역(PR1) 및 제2 파워 레일 영역(PR1)에 배치된 게이트 분리 패턴들(80)을 포함할 수 있다.
게이트 분리 패턴들(80)은 제2 방향(예를 들어, Y 방향)에서 서로 인접한 제1 게이트 구조체들(GSN) 사이에, 그리고 제2 방향(예를 들어, Y 방향)에서 서로 인접한 제2 게이트 구조체들(GSP) 사이에 배치될 수 있다. 제1 게이트 구조체들(GSN)의 일단들은 제1 파워 레일 영역(PR1)에 배치된 게이트 분리 패턴들(80)과 접촉하고, 제2 게이트 구조체들(GSP)의 일단들은 제2 파워 레일 영역(PR2)에 배치된 게이트 분리 패턴들(80)에 접촉할 수 있다.
제1 게이트 구조체들(GSN)의 측면들 및 제2 게이트 구조체들(GSP)의 측면들 상에는 스페이서들(85)이 배치될 수 있다. 스페이서들(85)은 제1 게이트 구조체들(GSN)의 측면들 및 제2 게이트 구조체들(GSP)의 측면들을 따라 제2 방향(예를 들어, Y 방향)으로 연속적으로 연장될 수 있다.
제1 게이트 구조체들(GSN) 사이에 배치된 제1 소스/드레인층들(SD) 및 제2 게이트 구조체들(GSP) 사이에 배치된 제2 소스/드레인층들(SG)은 스페이서들(85)에 접촉할 수 있다.
제1 소스/드레인층들(SD) 및 제2 소스/드레인층들(SG) 상에 콘택 플러그들이 배치될 수 있다.
제1 파워 레일 영역(PR1)에는 P형 활성 영역들(AFN)들과 나란하게 제1 방향(예를 들어, X 방향)으로 연장되는 제1 파워 레일(미도시)이 배치되고, 제2 파워 레일 영역(PR2)에는 N형 활성 영역들(AFN)들과 나란하게 제1 방향(x 방향)으로 연장되는 제2 파워레일(미도시)이 배치될 수 있다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 게이트 구조체들(GSN, GSP)의 상면들보다 높게 위치할 수 있다. 이와 달리, 상기 제1 파워 레일 및 상기 제2 파워 레일은 게이트 구조체들(GSN, GSP)의 하면들보다 낮게 위치할 수 있다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 금속 등의 도전성 물질을 포함할 수 있다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 전원 전압 또는 접지 전압을 제공할 수 있다. 예를 들어, 상기 제1 파워 레일은 전원 전압을 제공하고, 상기 제2 파워 레일은 접지 전압을 제공할 수 있다.
도 2를 참조하면, 상기 반도체 장치는 기판(11), 기판(11)으로부터 돌출된 제2 하부 활성 영역(ARP), 제2 하부 활성 영역들(AP) 사이에 배치된 소자 분리층(15), 제2 하부 활성 영역(AP) 상에 소정의 간격으로 배치된 제2 채널층들(ACP), 제2 채널층들(ACP)을 감싸며 제2 방향(예를 들어, Y 방향)에서 서로 인접한 제2 게이트 구조체들(GSP), 제2 게이트 구조체들(GSP) 사이에 배치된 게이트 분리 패턴(80) 및 게이트 분리 패턴(80) 아래에 배치된 불순물 영역(17), 제2 게이트 구조체들(GSP) 사이에 배치되고, 제2 채널층들(ACP)에 접촉된 제2 소스/드레인층들(SG)을 포함할 수 있다. 제2 게이트 구조체(GSP) 상에는 게이트 캡핑층(75)이 배치될 수 있다. 제2 게이트 구조체(GSP)는 제2 게이트 전극(GP), 및 제2 게이트 전극(GP)과 제2 채널층들(CP) 사이에 배치되는 게이트 절연층(GI)을 포함할 수 있다.
기판(11)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 IV족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(11)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온- 인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제2 채널층들(ACP)은 두께보다 폭이 더 큰 나노시트(nanosheet)일 수 있다. 제2 채널층들(CP)은 실리콘, 게르마늄 등의 반도체 물질을 포함할 수 있다. 제2 채널층들(CP)의 개수는 도시된 바에 제한되지 않는다.
제2 게이트 구조체(GSP)는 제2 채널층들(ACP)을 감싸며 제2 방향(예를 들어, Y 방향)으로 소자 분리층(15) 상으로 연장될 수 있다.
제2 게이트 전극(GP)은 금속, 금속 질화물, 또는 도핑된 다결정질 실리콘을 포함할 수 있다. 일 실시예에서, 제2 게이트 전극(GP)은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 알루미늄 탄화물(TiAlC), 텅스텐 질화물(WCN) 중에 적어도 하나를 포함할 수 있다.
게이트 절연층(GI)은 제2 채널층들(ACP)의 표면을 감쌀 수 있다. 게이트 절연층(GI)은 제2 게이트 전극(GP)과 제2 하부 활성 영역(ARP) 사이, 제2 게이트 전극(GP)과 소자 분리층(105) 사이 및 제2 게이트 전극(GP)과 게이트 분리 패턴(80) 사이에도 배치될 수 있다. 게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 유전 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
제2 채널층들(ACP)과 게이트 절연층(GI) 사이에 계면 절연층이 더 배치될 수 있다. 상기 계면 절연층은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 분리 패턴(80)은 제2 방향(y 방향)에서 서로 인접한 제2 게이트 구조체들(GSP) 사이에 배치될 수 있다. 제2 게이트 구조체들(GSP)의 일단들은 게이트 분리 패턴(80)에 접촉할 수 있다. 게이트 분리 패턴(80)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다. 게이트 분리 패턴(80)은 적층된 하부 층과 상부 층을 포함할 수 있다. 예를 들어, 상기 하부 층은 실리콘 질화물로 이루어지고, 상기 상부 층은 실리콘 산화물로 이루어질 수 있다.
게이트 분리 패턴(80) 아래에는 소자 분리층(15)보다 식각률이 낮은 불순물 영역(17)이 형성될 수 있다. 불순물 영역(17)은 저식각률 영역으로 지칭될 수 있다. 예를 들어, 소자 분리층(15)은 실리콘 산화물을 포함하고, 불순물 영역(17)은 Si, B, He, Ph, C 및 이들의 조합을 더 포함할 수 있다. 불순물 영역(17)은 1E19/cm3 이상의 불순물을 포함할 수 있다. 불순물 영역(17)은 예를 들어, 1E20/cm3 ~ 1E22/cm3 범위의 불순물을 포함할 수 있다.
제2 소스/드레인층들(SG) 사이에 제2 채널층들(ACP)이 배치되고, 제2 소스/드레인층들(SG)은 제2 채널층들(ACP)과 접촉할 수 있다. 제2 소스/드레인층들(SG)은 예를 들어, 붕소(B)를 포함하는 실리콘-게르마늄으로 이루어질 수 있다. 제2 소스/드레인층들(SG)은 게르마늄의 조성이 다른 복수의 실리콘-게르마늄층들로 이루어질 수 있다. 상기 복수의 실리콘-게르마늄층들은 서로 다른 농도의 붕소(B)를 포함할 수 있다.
제2 게이트 구조체(GSP)의 측벽에 배치된 스페이서들(85)은 절연성 물질로 이루어질 수 있다. 제2 게이트 구조체(GSP)를 덮는 게이트 캡핑층(75)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 소스/드레인층들(SG) 상에 콘택 플러그들이 배치될 수 있다. 상기 콘택 플러그들은 층간 절연층(60)을 관통하여 제2 소스/드레인층들(SG)에 접촉할 수 있다. 층간 절연층(60)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 장치의 일부를 나타내는 단면도들로서, 도 2의 'A' 영역에 대응되는 영역들을 나타낸다.
도 3을 참조하면, 불순물 영역(17)의 상면은 게이트 분리 패턴(80)의 하면과 접촉하고, 불순물 영역(17)의 하부는 게이트 분리 패턴(80)보다 더 큰 폭을 가질 수 있다. 불순물 영역(17)의 측부에는 단차가 형성될 수 있다. 불순물 영역(17)의 상면은 인접한 소자 분리층(15)의 상면보다 높을 수 있다. 즉, 제2 게이트 구조체(GSP)의 하면은 게이트 분리 패턴(80)의 하면보다 낮을 수 있다.
도 4를 참조하면, 불순물 영역(17)의 상면은 게이트 분리 패턴(80)의 하면과 접촉하고, 불순물 영역(17)의 상부는 게이트 분리 패턴(80)보다 더 작은 폭을 가질 수 있다. 불순물 영역(17)의 측부에는 단차가 형성될 수 있다. 불순물 영역(17)의 상면은 인접한 소자 분리층(15)의 상면보다 높을 수 있다. 즉, 제2 게이트 구조체(GSP)의 하면은 게이트 분리 패턴(80)의 하면보다 낮을 수 있다. 제2 게이트 구조체(GSP)의 일부가 게이트 분리 패턴(80) 아래로 연장될 수 있다. 제2 게이트 구조체(GSP)의 일부가 게이트 분리 패턴(80)과 불순물 영역(17) 사이로 삽입될 수 있다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 5를 참조하면, 기판(11) 상에 복수의 희생 물질층들(ASPa)과 복수의 채널 물질층들(ACPa)이 교대로 적층될 수 있다.
기판(11) 상에 희생 물질층(ASPa)이 먼저 형성되고, 희생 물질층(ASPa) 상에 채널 물질층(ACPa)이 형성될 수 있다. 다시 채널 물질층(ACPa) 상에 희생 물질층(ASPa)이 형성될 수 있다. 다시 희생 물질층(ASPa) 상에 채널 물질층(ACPa)이 형성될 수 있다. 도 5에는 3개의 희생 물질층들(ASPa)과 3개의 채널 물질층들(ACPa)을 포함하는 것으로 도시되어 있으나, 이에 한정되지 않는다. 기판(11) 상에 적층되는 희생 물질층들(ASPa)과 채널 물질층(ACPa)의 개수는 다양하게 변형될 수 있다.
복수의 채널 물질층들(ACPa)은 반도체 물질을 포함할 수 있고, 복수의 희생 물질층들(ASPa)은 복수의 채널 물질층들(ACPa)과 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 복수의 채널 물질층들(ACPa)은 실리콘(Si)을 포함할 수 있고, 복수의 희생 물질층들(ASPa)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 복수의 희생 물질층들(ASPa)은 게르마늄 함량이 30 at%인 실리콘-게르마늄일 수 있다.
복수의 채널 물질층들(ACPa)과 복수의 희생 물질층들(ASPa)의 두께는 실시예에 따라 다양하게 변형될 수 있다. 복수의 채널 물질층들(ACPa)의 두께 및 복수의 희생 물질층들(ASPa)의 두께는 수 nm 내지 수십 nm 일 수 있다. 예를 들어, 복수의 희생 물질층들(ASPa)의 두께는 복수의 채널 물질층들(ACPa)의 두께보다 클 수 있다.
도 6을 참조하면, 기판(11) 상의 복수의 채널 물질층들(ACPa)과 복수의 희생 물질층들(ASPa)의 일부 및 기판(11)의 일부를 식각하여 핀 구조체(FS)를 형성할 수 있다. 핀 구조체(FS)는 기판(11) 상에서 제1 방향(예를 들어 X축 방향)으로 연장될 수 있다.
복수의 채널 물질층들(ACPa) 및 복수의 희생 물질층들(ASPa)이 적층된 기판(11) 상에 마스크 패턴을 형성하고, 이방성 식각 공정을 수행함으로써, 핀 구조체(FS)가 형성될 수 있다. 핀 구조체(FS)는 서로 교대로 적층되는 복수의 채널층들(ACP)과 복수의 희생층들(ASP)을 포함할 수 있다. 핀 구조체(FS)를 형성하는 공정에서, 기판(11)의 일부도 식각되어, 기판(11)으로부터 돌출된 하부 활성 영역(ARP)이 형성될 수 있다. 기판(11)의 하부 활성 영역(ARP)은 복수의 채널층들(ACP) 및 복수의 희생층들(ASP)과 함께 핀 구조체(FS)를 구성할 수 있다. 복수의 채널층들(ACP)은 상부 활성 영역들로 지칭될 수 있다. 기판(11)의 일부가 식각된 영역에는 소자 분리층(15)이 형성될 수 있다. 소자 분리층(15)은 하부 활성 영역(ARP)의 측면을 부분적으로 덮을 수 있다. 소자 분리층(15)의 상면은 하부 활성 영역(ARP)의 상면보다 낮게 형성될 수 있다. 즉, 하부 활성 영역(ARP)의 상부는 소자 분리층(15) 위로 돌출될 수 있다. 소자 분리층(15)은 실리콘 산화물을 포함할 수 있다.
핀 구조체(FS) 및 소자 분리층(15)이 형성된 후, 상기 마스크 패턴은 제거될 수 있다.
도 7을 참조하면, 핀 구조체(FS)와 교차하는 더미 게이트 구조체들(SGS)이 형성될 수 있다. 더미 게이트 구조체들(SGS)의 측벽들에 스페이서들(85)이 형성될 수 있다. 더미 게이트 구조체(SGS)는 더미 게이트 전극(PG)과 더미 게이트 전극(PG)과 핀 구조체(FS) 사이에 배치된 더미 절연층(IN)을 포함할 수 있다. 더미 게이트 전극(PG) 상에 캡핑층(25)이 형성될 수 있다.
더미 게이트 구조체들(SGS)은 제1 방향(예를 들어 X축 방향)으로 소정의 간격으로 배열될 수 있다. 더미 게이트 구조체들(SGS)은 핀 구조체(FS)의 상부 및 소자 분리층(15)을 덮으며 제2 방향(예를 들어 Y축 방향)으로 연장될 수 있다. 스페이서들(85)은 더미 게이트 구조체(SGS)와 동일한 방향으로 연장될 수 있다.
더미 게이트 전극(PG)은 다결정질 실리콘 등의 반도체 물질로 형성될 수 있다. 더미 절연층(IN)은 실리콘 산화물로 형성될 수 있다. 스페이서(85)는 실리콘 산질화물(SiON), 실리콘 질화물(SiN), SiOC, SiOCN, SiBCN 또는 이들의 조합으로 형성될 수 있다.
도 8을 참조하면, 캡핑층(25), 더미 게이트 구조체(SGS)와 스페이서(85)를 식각 마스크로 이용한 이방성 건식 식각 공정을 이용하여, 핀 구조체(FS)의 일부를 제거하여 더미 게이트 구조체들(SGS)의 양측에 리세스들을 형성할 수 있다.
상기 이방성 건식 식각 공정에 의해 복수의 채널층들(ACP) 및 복수의 희생층들(ASP)이 제거되어 상기 리세스들이 형성될 수 있다. 상기 리세스들에 의해 하부 활성 영역(ARP)이 노출될 수 있다. 상기 이방성 건식 식각 공정에 의해 하부 활성 영역(ARP)의 일부가 식각될 수 있다.
도 9를 참조하면, 상기 리세스들 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 기판(11)의 하부 활성 영역(ARP)으로부터 소스/드레인층들(SG)을 성장시킬 수 있다.
소스/드레인층들(SG)은 예를 들어, p형 불순물들로 도핑될 수 있다. 상기 p형 불순물은 선택적 에피택셜 성장 공정 중에 인시츄로 주입되거나 후속의 이온 주입 공정에 의해 주입될 수 있다. 소스/드레인층들(SG)은 예를 들어, 붕소(B)를 포함하는 실리콘-게르마늄으로 이루어질 수 있다. 소스/드레인층들(SG)은 게르마늄의 조성이 다른 복수의 실리콘-게르마늄층들로 이루어질 수 있다. 상기 복수의 실리콘-게르마늄층들은 서로 다른 농도의 붕소(B)를 포함할 수 있다. 그 다음으로, 소스/드레인층들(SG)을 덮는 층간 절연층(60)이 형성될 수 있다. 층간 절연층(60)은 스페이서들(85) 사이의 공간을 채울 수 있다.
도 10을 참조하면, 캡핑층(25) 및 더미 게이트 전극(PG)을 식각하여 제1 개구부(OP)를 형성할 수 있다.
캡핑층(25) 및 층간 절연층(60) 상에 마스크 패턴을 형성하고, 이방성 식각 공정의 의해 캡핑층(25) 및 더미 게이트 전극(PG)을 식각하여 제1 개구부(OP)를 형성할 수 있다. 제1 개구부(OP)는 소자 분리층(15)을 노출시킬 수 있다.
노출된 소자 분리층(15)의 상부에 이온 주입 공정에 의해 불순물들을 주입시킴으로써, 불순물 영역(17)을 형성할 수 있다. 상기 불순물들은 Si, B, He, Ph, C 등을 포함할 수 있다. 예를 들어, 소자 분리층(15)은 실리콘 산화물을 포함하고, 상기 불순물 영역(17)은 소자 분리층(15)에 비해 Si, B, He, Ph, C 및 이들의 조합 중 어느 하나인 불순물을 더 포함할 수 있다.
상기 불순물 영역(17)은 1E19/cm3 이상의 불순물을 포함할 수 있다. 상기 불순물 영역(17)은 예를 들어, 1E20/cm3 ~ 1E22/cm3 범위의 불순물을 포함할 수 있다.
도 14를 참조하면, 제1 개구부(OP1) 내에 게이트 분리 패턴(80)을 형성할 수 있다.
게이트 분리 패턴(80)은 절연 물질을 도포하는 공정 및 평탄화 공정에 의해 형성될 수 있다. 상기 평탄화 공정에 의해 캡핑층(25)이 제거되고, 더미 게이트 전극(PG)이 노출될 수 있다. 게이트 분리 패턴(80)의 하면은 불순물 영역(17)과 접할 수 있다. 게이트 분리 패턴(80)은 적층된 하부 층과 상부 층을 포함할 수 있다. 예를 들어, 상기 하부 층은 실리콘 질화물로 이루어지고, 상기 상부 층은 실리콘 산화물로 이루어질 수 있다.
도 15를 참조하면, 복수의 채널층들(ACP)을 노출 시키는 제2 개구부(OP2)를 형성할 수 있다.
먼저, 더미 게이트 전극(PG) 및 더미 절연층(IN)이 순차적으로 제거될 수 있다. 이어서, 복수의 희생층들(ASP)이 복수의 채널층들(ACP)에 대해 선택적으로 제거될 수 있다.
예를 들어, 복수의 채널층들(ACP)은 실리콘(Si)을 포함할 수 있으며, 복수의 희생층들(ASP)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 복수의 희생층들(ASP)을 선택적으로 제거하기 위하여 실리콘에 비해 실리콘-게르마늄의 식각률이 큰 식각액을 사용할 수 있다. 예를 들면, 복수의 희생층들(ASP)을 선택적으로 제거하기 위하여 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합이 이용될 수 있다.
이때, 소자 분리층(15)보다 식각률이 낮은 불순물 영역(17)이 존재하기 때문에, 게이트 분리 패턴(80) 아래에서 소자 분리층(15)이 과도하게 식각되는 것을 방지할 수 있다.
다시, 도 2를 참조하면, 제2 개구부(OP2) 내에 게이트 절연층(GI) 및 게이트 전극(GP)을 순차적으로 형성할 수 있다.
게이트 절연층(GI)은 제2 개구부(OP2)에 의해 노출된 스페이서(85)의 내측면, 채널층들(ACP)의 표면 상 및 소스/드레인층(107)의 일부 표면 상에 형성될 수 있다. 게이트 절연층(GI)은 채널층들(120)을 둘러싸도록 형성될 수 있다. 게이트 절연층(GI)은 순차적으로 적층되고, 서로 다른 유전율을 가지는 제1 절연층 및 제2 절연층을 포함할 수 있다. 상기 제2 절연층의 유전율이 상기 제1 절연층의 유전율보다 더 클 수 있다. 상기 제1 절연층은 실리콘 산화물이고, 상기 제2 절연층은 고유전율(high-k) 유전 물질일 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GP)을 형성할 수 있다. 게이트 전극(GP)은 금속, 금속 질화물 또는 도핑된 다결정질 실리콘을 포함할 수 있다.
게이트 전극(GP) 상에는 게이트 캡핑층(75)이 형성될 수 있다. 게이트 캡핑층(75)은 실리콘 질화물로 형성될 수 있다. 게이트 캡핑층(75)은 게이트 전극(GP)으로 산소 등이 침투하여 문턱 전압이 바뀌는 것을 방지하는 등의 목적으로 형성될 수 있다.
게이트 전극(GP)의 일부를 제거하고, 게이트 전극(GP)의 일부가 제거된 영역 내에 게이트 캡핑층 (75)을 형성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 레이아웃도이다. 도 14는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들로서, 도 13의 III-III'절단선 및 IV-IV'절단선을 따라 절단된 단면도들을 도시한다.
도 13을 참조하면, 본 발명의 예시적인 일 실시예에 따른 반도체 장치는 기판 상에 제공되는 로직 스탠다드 셀들(SCL)을 포함할 수 있다. 로직 스탠다드 셀들(SCL)은 각각 제1 소자 영역(R1), 제2 소자 영역(R2), 제1 소자 영역(R1)과 제2 소자 영역(R2) 사이에 위치한 분리 영역(SR), 제1 소자 영역(R1)에 인접한 제1 파워 레일 영역(PR1) 및 제2 소자 영역(R2)에 인접한 제2 파워 레일 영역(PR2)을 포함할 수 있다.
제1 소자 영역(R1)에 N형 트랜지스터들(TN)이 배치되고, 제2 소자 영역(R2)에 P형 트랜지스터들(TP)이 배치될 수 있다. N형 트랜지스터들(TN) 및 P형 트랜지스터들(TP)은 핀형(fin-type) 전계 효과 트랜지스터, 소위 핀펫(FinFET)일 수 있다.
제1 소자 영역(R1)에는 제1 방향(예를 들어, X 방향)으로 연장되는 제1 핀형 활성 영역들(AFN), 제1 핀형 활성 영역들(AFN)과 교차하도록 제2 방향(예를 들어, Y 방향)으로 연장되는 제1 게이트 구조체들(GSN), 제1 게이트 구조체들(GNS) 사이의 제1 핀형 활성 영역들(AFN) 상에 배치된 제1 소스/드레인층들(SD)이 형성될 수 있다. 제2 소자 영역(R2)에는 제1 방향(예를 들어, X 방향)으로 연장되는 제2 핀형 활성 영역들(AFP), 제2 핀형 활성 영역들(AFP)과 교차하도록 제2 방향(예를 들어, Y 방향)으로 연장되는 제2 게이트 구조체들(GSP), 제2 게이트 구조체들(GSP) 사이의 제2 핀형 활성 영역들(AFP) 상에 배치된 제2 소스/드레인층들(SG)이 형성될 수 있다.
예시적으로, 제1 소자 영역(R1)에 2개의 제1 핀형 활성 영역들(AFN)이 도시되고 제2 소자 영역(R2)에 2개의 제2 핀형 활성 영역들(AFP)이 도시되었으며, 제1 핀형 활성 영역들(AFN) 및 제2 핀형 활성 영역들(AFP)의 개수는 변경될 수 있다. 제1 핀형 활성 영역들(AFN) 및 제2 핀형 활성 영역들(AFP)은 기판으로부터 돌출될 수 있다. 제1 핀형 활성 영역들(AFN) 및 제2 핀형 활성 영역들(AFP)은 제1 활성 핀(fin)들 및 제2 활성 핀들일 수 있다. 제1 핀형 활성 영역들(AFN) 및 제2 핀형 활성 영역들(AFP)은 실리콘-게르마늄을 포함할 수 있다.
N형 트랜지스터(TN)는 제1 핀형 활성 영역(AFN), 제1 게이트 구조체(GSN) 및 제1 소스/드레인층(SD)을 포함하고, P형 트랜지스터(TP)는 제2 핀형 활성 영역(AFP), 제2 게이트 구조체(GSP) 및 제2 소스/드레인층(SG)을 포함한다.
게이트 분리 패턴들(80)은 제2 방향(예를 들어, Y 방향)에서 서로 인접한 게이트 구조체들(GSN) 사이에, 그리고 제2 방향(예를 들어, Y 방향)에서 서로 인접한 게이트 구조체들(GSP) 사이에 배치될 수 있다.
게이트 구조체들(GSN) 및 게이트 구조체들(GSP)의 측면들 상에는 스페이서들(85)이 배치될 수 있다.
제1 소스/드레인층들(SD) 및 제2 소스/드레인층들(SG)은 스페이서들(85)에 접촉할 수 있다.
도 14를 참조하면, 상기 반도체 장치는 기판(11) 상에 배치된 제2 하부 활성 영역들(ARP), 제2 하부 활성 영역들(ARP)으로부터 돌출된 제2 핀형 활성 영역들(AFP), 제2 하부 활성 영역들(ARP) 및 제2 핀형 활성 영역들(AFP) 사이에 배치된 소자 분리층(15), 제2 핀형 활성 영역들(AFP)의 상부를 감싸는 제2 게이트 구조체들(GSP), 제2 게이트 구조체들(GSP) 사이에 배치되는 게이트 분리 패턴(80), 게이트 분리 패턴(80) 아래에 배치된 불순물 영역(17), 및 제2 핀형 활성 영역들(AFP) 상에 배치된 제2 소스/드레인층들(SG)을 포함할 수 있다. 소자 분리층(15)은 제2 핀형 활성 영역들(AFP) 사이에 배치된 제1 분리층(first isolation layer)(15s)와 제2 하부 활성 영역들(ARP) 사이에 배치된 제2 분리층(second isolation layer)(15d)을 포함할 수 있다.
기판(11)은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제2 하부 활성 영역(ARP) 및 제2 핀형 활성 영역(AFP)은 N형 도펀트를 포함할 수 있다. 제2 하부 활성 영역(ARP) 및 제2 핀형 활성 영역(AFP)은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
제2 핀형 활성 영역들(AFP)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제2 게이트 구조체들(GSP)은 소자 분리층(15) 상으로 돌출된 제2 핀형 활성 영역들(AFP)의 상부를 감싸며 제1 방향(예를 들어, X 방향)과 교차하는 제2 방향(예를 들어, Y 방향)으로 연장될 수 있다.
게이트 분리 패턴(80)은 제2 방향(y 방향)에서 서로 인접한 제2 게이트 구조체들(GSP) 사이에 배치될 수 있다.
게이트 분리 패턴(80) 아래에는 소자 분리층(15)보다 식각률이 낮은 불순물 영역(17)이 형성될 수 있다. 불순물 영역(17)은 저식각률 영역로 지칭될 수 있다.
제2 게이트 구조체(GSP)는 게이트 절연층(GI)과 게이트 전극(GP)을 포함하고, 게이트 절연층(GI)은 제2 핀형 활성 영역들(AFP)의 상부와 게이트 전극(GP) 사이, 소자 분리층(15)과 게이트 전극(GP) 사이 및 게이트 분리 패턴(80)의 측면과 게이트 전극(GP) 사이에 배치될 수 있다. 제2 핀형 활성 영역들(AFP)과 게이트 절연층(GI) 사이에 계면 절연층이 더 배치될 수 있다.
게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 유전 물질을 포함할 수 있다. 게이트 전극들(GP)은 게이트 절연층(GI) 상에 적층된 복수의 층들로 이루어질 수 있다. 상기 복수의 층들 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다.
제2 소스/드레인층들(SG)이 제2 핀형 활성 영역들(AFP)의 리세스 영역들(RCS) 상에 배치되고, 제2 방향(예를 들어, Y 방향)으로 연장될 수 있다. 제2 소스/드레인층들(SG)은 하나의 제2 하부 활성 영역(ARP) 상에 배치된 제2 핀형 활성 영역들(AFP) 상에 일체로 형성되며, 경사진 상면들을 가질 수 있다.
층간 절연층(60)은 제2 소스/드레인층(SG) 상에 배치될 수 있다. 콘택 플러그들(미도시)이 층간 절연층(60)을 관통하여 제2 소스/드레인층들(SG)까지 연장될 수 있다.
게이트 캡핑층(75)이 게이트 구조체들(GSP) 상에 배치될 수 있다.
도 14의 'A' 영역은 도 3 및 도 4를 참조하여 설명한 것과 동일하거나 유사할 수 있다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 15를 참조하면, 기판(11)의 일부를 식각하여 핀형 활성 영역들(AFP) 및 하부 활성 영역(AR)을 형성할 수 있다. 핀형 활성 영역들(AFP) 및 하부 활성 영역(AR)은 기판(11) 상에서 제1 방향(예를 들어 X축 방향)으로 연장될 수 있다.
기판(11)의 일부가 식각된 영역에는 소자 분리층(15)이 형성될 수 있다. 소자 분리층(15)은 하부 활성 영역들(ARP)의 측면을 덮고, 핀형 활성 영역들(AFP)의 측면을 부분적으로 덮을 수 있다. 소자 분리층(15)의 상면은 핀형 활성 영역들(AFP)의 상면보다 낮게 형성될 수 있다. 즉, 핀형 활성 영역들(AFP)의 상부는 소자 분리층(15) 위로 돌출될 수 있다. 소자 분리층(15)은 제2 핀형 활성 영역들(AFP) 사이에 배치된 제1 분리층(15s)과 제2 하부 활성 영역들(ARP) 사이에 배치된 제2 분리층(15d)을 포함할 수 있다. 소자 분리층(15)은 실리콘 산화물을 포함할 수 있다.
도 16 참조하면, 핀형 활성 영역들(AFP)과 교차하는 더미 게이트 구조체들(SGS)이 형성될 수 있다. 더미 게이트 구조체들(SGS)의 측벽들에 스페이서들(85)이 형성될 수 있다. 더미 게이트 구조체(SGS)는 더미 게이트 전극(PG)과 더미 게이트 전극(PG)과 핀형 활성 영역들(AFP) 사이에 배치된 더미 절연층(IN)을 포함할 수 있다. 더미 게이트 전극(PG) 상에 캡핑층(25)이 형성될 수 있다.
더미 게이트 구조체들(SGS)은 제1 방향(예를 들어 X축 방향)으로 소정의 간격으로 배열될 수 있다. 더미 게이트 구조체들(SGS)은 핀형 활성 영역들(AFP)의 상부 및 소자 분리층(15)을 덮으며 제2 방향(예를 들어 Y축 방향)으로 연장될 수 있다. 스페이서들(85)은 더미 게이트 구조체(SGS)와 동일한 방향으로 연장될 수 있다.
도 17을 참조하면, 캡핑층(25), 더미 게이트 구조체(SGS)와 스페이서(85)를 식각 마스크로 이용한 이방성 건식 식각 공정을 이용하여, 핀형 활성 영역들(AFP)의 일부를 제거하여 더미 게이트 구조체들(SGS)의 양측에 리세스들을 형성할 수 있다.
상기 리세스들 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 핀형 활성 영역들(AFP)로부터 소스/드레인층들(SG)을 성장시킬 수 있다.
도 18을 참조하면, p형 소스/드레인층들(SG)을 덮는 층간 절연층(60)이 형성될 수 있다. 층간 절연층(60)은 스페이서들(85) 사이의 공간을 채울 수 있다. 다음으로, 캡핑층(25) 및 더미 게이트 전극(PG)을 식각하여 제1 개구부(OP)를 형성할 수 있다.
캡핑층(25) 및 층간 절연층(60) 상에 마스크 패턴을 형성하고, 이방성 식각 공정의 의해 캡핑층(25) 및 더미 게이트 전극(PG)을 식각하여 제1 개구부(OP)를 형성할 수 있다. 제1 개구부(OP)는 소자 분리층(15)을 노출시킬 수 있다.
노출된 소자 분리층(15)의 상부에 이온 주입 공정에 의해 불순물들을 주입시킴으로써, 불순물 영역(17)을 형성할 수 있다. 예를 들어, 소자 분리층(15)은 실리콘 산화물을 포함하고, 상기 불순물 영역(17)은 소자 분리층(15)에 비해 Si, B, He, Ph, C 및 이들의 조합을 더 포함할 수 있다. 상기 불순물 영역(17)은 1E19/cm3 이상의 불순물을 포함할 수 있다. 상기 불순물 영역(17)은 예를 들어, 1E20/cm3 ~ 1E22/cm3 범위의 불순물을 포함할 수 있다.
도 19를 참조하면, 제1 개구부(OP1) 내에 게이트 분리 패턴(80)을 형성할 수 있다.
게이트 분리 패턴(80)은 절연 물질을 도포하는 공정 및 평탄화 공정에 의해 형성될 수 있다. 상기 평탄화 공정에 의해 캡핑층(25)이 제거되고, 더미 게이트 전극(PG)이 노출될 수 있다. 게이트 분리 패턴(80)의 하면은 불순물 영역(17)과 접할 수 있다.
도 20을 참조하면, 복수의 핀형 활성 영역들(AFP)의 상부를 노출 시키는 제2 개구부(OP2')를 형성할 수 있다.
먼저, 더미 게이트 전극(PG) 및 더미 절연층(IN)이 순차적으로 제거될 수 있다. 이때, 소자 분리층(15)보다 식각률이 낮은 불순물 영역(17)이 존재하기 때문에, 게이트 분리 패턴(80) 아래에서 소자 분리층(15)이 과도하게 식각되는 것을 방지할 수 있다.
다시, 도 14를 참조하면, 제2 개구부(OP2) 내에 게이트 절연층(GI) 및 게이트 전극(GP)을 순차적으로 형성할 수 있다.
게이트 절연층(GI)은 제2 개구부(OP2)에 의해 노출된 스페이서(85)의 내측면, 핀형 활성 영역들(AFP)의 상부 표면, 게이트 분리 패턴(80)의 측면, 그리고 소자 분리층(15)의 상면 상에 형성될 수 있다. 게이트 절연층(GI)은 순차적으로 적층되고, 서로 다른 유전율을 가지는 제1 절연층 및 제2 절연층을 포함할 수 있다. 상기 제2 절연층의 유전율이 상기 제1 절연층의 유전율보다 더 클 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GP)을 형성할 수 있다. 게이트 전극(GP) 상에는 게이트 캡핑층(75)이 형성될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 기판, 15: 소자 분리층, 17: 불순물 영역, ARN: 제1 하부 활성 영역, ACN: 제1 채널층, GSN: 제1 게이트 구조체, SD: 제1 소스/드레인층, ARP: 제2 하부 활성 영역, ACP: 제2 채널층, GSP: 제2 게이트 구조체, SG: 제2 소스/드레인층, 85: 스페이서, 60: 층간 절연층, 80: 게이트 분리 패턴

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역의 주위에 배치된 소자 분리층;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 활성 영역과 교차하며, 상기 소자 분리층의 일부를 덮는 게이트 구조체;
    상기 게이트 구조체의 일단에 접하는 게이트 분리 패턴; 및
    상기 게이트 분리 패턴 아래에 배치되고, 상기 소자 분리층의 상부에 형성된 불순물 영역;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 불순물 영역의 폭은 상기 게이트 분리 패턴의 폭보다 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 불순물 영역의 측부는 단차를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 불순물 영역의 상면이 상기 소자 분리층의 상면보다 높은 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 구조체의 일부가 상기 게이트 분리 패턴 아래로 연장되는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 구조체의 하면은 상기 게이트 분리 패턴의 하면보다 낮은 반도체 장치.
  7. 제1항에 있어서,
    상기 소자 분리층은 실리콘 산화물을 포함하고, 상기 불순물 영역은 상기 소자 분리층에 비해 Si, B, He, Ph, C 또는 이들의 조합 중 어느 하나인 불순물을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 불순물 영역 내에 포함된 상기 불순물의 농도는 1E20 ~ 1E22/cm3 범위를 가지는 반도체 장치.
  9. 제1항에 있어서,
    상기 활성 영역 상에 배치된 적어도 하나의 채널층을 더 포함하고,
    상기 게이트 구조체는 상기 적어도 하나의 채널층을 감싸는 반도체 장치.
  10. 기판 상에 복수의 희생층들 및 복수의 채널층들이 교대로 적층된 핀 구조체를 형성하는 단계;
    상기 핀 구조체의 하부를 덮는 소자 분리층을 형성하는 단계;
    상기 핀 구조체와 교차하고 상기 소자 분리층 상으로 연장되는 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 양측에 소스/드레인층들을 형성하는 단계;
    상기 더미 게이트 구조체를 절단하는 개구부를 형성하는 단계; 및
    상기 개구부를 통해 상기 소자 분리층에 불순물을 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
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