JPH10223758A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10223758A JPH10223758A JP15857197A JP15857197A JPH10223758A JP H10223758 A JPH10223758 A JP H10223758A JP 15857197 A JP15857197 A JP 15857197A JP 15857197 A JP15857197 A JP 15857197A JP H10223758 A JPH10223758 A JP H10223758A
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Abstract
(57)【要約】
【課題】 ボーダーレスコンタクトホールにより接続す
るようにしたときに誤短絡したり、耐圧不良等が発生し
ないようにすることを目的とする。 【解決手段】 半導体基板１上に多層金属配線３，８，
１４を行うようにした半導体装置において、金属配線８
の下層の絶縁層の中間部分にＮ又はＣを含有するＳｉ
Ｎ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチン
グ層２０を設けたものである。
るようにしたときに誤短絡したり、耐圧不良等が発生し
ないようにすることを目的とする。 【解決手段】 半導体基板１上に多層金属配線３，８，
１４を行うようにした半導体装置において、金属配線８
の下層の絶縁層の中間部分にＮ又はＣを含有するＳｉ
Ｎ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチン
グ層２０を設けたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば超ＬＳＩ装
置に適用して好適な半導体装置に関する。
置に適用して好適な半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴う各構
成素子の縮小を達成するため、この各構成素子間の相互
接続に余裕度のないコンタクトホールを使用した接続法
所謂ボーダーレスコンタクト法が利用されつつある。
成素子の縮小を達成するため、この各構成素子間の相互
接続に余裕度のないコンタクトホールを使用した接続法
所謂ボーダーレスコンタクト法が利用されつつある。
【０００３】このボーダーレスコンタクト法によりコン
タクトホールを加工するときには、Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ，ＣＨＦ3 ／ＣＯ／Ａｒ，Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ
2 等の混合ガスを用いたマグネトロン反応性イオンエッ
チング（マグネトロンＲＩＥ）が使用されている。
タクトホールを加工するときには、Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ，ＣＨＦ3 ／ＣＯ／Ａｒ，Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ
2 等の混合ガスを用いたマグネトロン反応性イオンエッ
チング（マグネトロンＲＩＥ）が使用されている。
【０００４】このマグネトロンＲＩＥでは高い対レジス
ト、対ＴｉＮ，ＴｉＷ，Ｗの選択比と、良好なμ−ロー
ディング効果を得るように加工条件を設定しているた
め、寸法変換差の少ない、角度制御の良好（θ＝８８°
〜９０°）な高アスペクト比を持つボーダーレスコンタ
クトホールを得ることができる。
ト、対ＴｉＮ，ＴｉＷ，Ｗの選択比と、良好なμ−ロー
ディング効果を得るように加工条件を設定しているた
め、寸法変換差の少ない、角度制御の良好（θ＝８８°
〜９０°）な高アスペクト比を持つボーダーレスコンタ
クトホールを得ることができる。
【０００５】
【発明が解決しようとする課題】このマグネトロンＲＩ
Ｅでは、微細な径（φ＝０．５０μｍ以下）のコンタク
トホールに対するμ−ローディング効果を上げているた
め、ボーダーレスコンタクトホールを形成する部分の絶
縁膜を構成する酸化膜のエッチングの進行（抜け性）が
予期した以上に良く、例えば図７に示す如く、金属配線
（ＡｌＣｕ配線）８までのコンタクトホールを得ようと
する場合に、このＡｌＣｕ配線８の下層まで、このコン
タクトホール１３ａの底部が到達してしまう現象が見ら
れる（金属配線下層の掘れ）。
Ｅでは、微細な径（φ＝０．５０μｍ以下）のコンタク
トホールに対するμ−ローディング効果を上げているた
め、ボーダーレスコンタクトホールを形成する部分の絶
縁膜を構成する酸化膜のエッチングの進行（抜け性）が
予期した以上に良く、例えば図７に示す如く、金属配線
（ＡｌＣｕ配線）８までのコンタクトホールを得ようと
する場合に、このＡｌＣｕ配線８の下層まで、このコン
タクトホール１３ａの底部が到達してしまう現象が見ら
れる（金属配線下層の掘れ）。
【０００６】これによって多層配線間の短絡や、耐圧不
良等が発生し、良好な電気特性を得ることが出来ない不
都合があった。
良等が発生し、良好な電気特性を得ることが出来ない不
都合があった。
【０００７】更に図７を参照して、この従来の不都合に
つき説明する。図７において、１はトランジスタ等が集
積形成されたＳｉ基板、２は絶縁膜を構成するリフロー
によるボロンリンシリケードガラス（ＢＰＳＧ）膜、３
は第１層のＡｌＣｕ配線、３ａはこの第１層のＡｌＣｕ
配線３の上下に被着したチタンナイトライド（ＴｉＮ）
膜、４は層間絶縁膜を構成するプラズマＣＶＤで形成し
たＰ−ＴＥＯＳ ＮＳＧ膜とＯ3 −ＴＥＯＳ ＮＳＧ膜
との２層より成る第１の酸化膜、７はＰ−ＴＥＯＳ Ｎ
ＳＧ膜より成る絶縁膜、８は第２層のＡｌＣｕ配線、８
ａはこの第２層のＡｌＣｕ配線の上下に被着したＴｉＮ
膜、９は層間絶縁膜を構成するＰ−ＴＥＯＳ ＮＳＧ膜
とＯ3 −ＴＥＯＳ ＮＳＧ膜との２層より成る第２の酸
化膜、１１はＰ−ＴＥＯＳ ＮＳＧ膜より成る絶縁膜、
１４は第３層のＡｌＣｕ配線、１４ａはこの第３層のＡ
ｌＣｕ配線１４の上下に被着したＴｉＮ膜である。
つき説明する。図７において、１はトランジスタ等が集
積形成されたＳｉ基板、２は絶縁膜を構成するリフロー
によるボロンリンシリケードガラス（ＢＰＳＧ）膜、３
は第１層のＡｌＣｕ配線、３ａはこの第１層のＡｌＣｕ
配線３の上下に被着したチタンナイトライド（ＴｉＮ）
膜、４は層間絶縁膜を構成するプラズマＣＶＤで形成し
たＰ−ＴＥＯＳ ＮＳＧ膜とＯ3 −ＴＥＯＳ ＮＳＧ膜
との２層より成る第１の酸化膜、７はＰ−ＴＥＯＳ Ｎ
ＳＧ膜より成る絶縁膜、８は第２層のＡｌＣｕ配線、８
ａはこの第２層のＡｌＣｕ配線の上下に被着したＴｉＮ
膜、９は層間絶縁膜を構成するＰ−ＴＥＯＳ ＮＳＧ膜
とＯ3 −ＴＥＯＳ ＮＳＧ膜との２層より成る第２の酸
化膜、１１はＰ−ＴＥＯＳ ＮＳＧ膜より成る絶縁膜、
１４は第３層のＡｌＣｕ配線、１４ａはこの第３層のＡ
ｌＣｕ配線１４の上下に被着したＴｉＮ膜である。
【０００８】斯る図７例において、第２層のＡｌＣｕ配
線８と第３層のＡｌＣｕ配線１４とを接続したいとき
に、このマグネトロンＲＩＥによりボーダーレスコンタ
クトホール１３ａを形成したときに、このエッチングの
進行（抜け性）が予期した以上に良く、このコンタクト
ホール１３ａの底が図７に示す如く、第１層のＡｌＣｕ
配線３まで到達してしまったときにはＣＶＤ法とエッチ
バック法により形成された接続導体（例えばＷプラグ）
１３は第１層のＡｌＣｕ配線３をも誤短絡する不都合を
生じる。
線８と第３層のＡｌＣｕ配線１４とを接続したいとき
に、このマグネトロンＲＩＥによりボーダーレスコンタ
クトホール１３ａを形成したときに、このエッチングの
進行（抜け性）が予期した以上に良く、このコンタクト
ホール１３ａの底が図７に示す如く、第１層のＡｌＣｕ
配線３まで到達してしまったときにはＣＶＤ法とエッチ
バック法により形成された接続導体（例えばＷプラグ）
１３は第１層のＡｌＣｕ配線３をも誤短絡する不都合を
生じる。
【０００９】本発明は斯る点に鑑みボーダーレスコンタ
クトホールにより接続するようにしたときに、誤短絡し
たり、耐圧不良等が発生しないようにすることを目的と
する。
クトホールにより接続するようにしたときに、誤短絡し
たり、耐圧不良等が発生しないようにすることを目的と
する。
【００１０】
【課題を解決するための手段】本発明半導体装置は半導
体基板上に多層金属配線を行うようにした半導体装置に
おいて、金属配線の下層の絶縁層の中間部分にＮ又はＣ
を含有するＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から
成る難エッチング層を設けたものである。
体基板上に多層金属配線を行うようにした半導体装置に
おいて、金属配線の下層の絶縁層の中間部分にＮ又はＣ
を含有するＳｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から
成る難エッチング層を設けたものである。
【００１１】斯る、本発明によるＮ又はＣを含有するＳ
ｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチ
ング層はマグネトロンＲＩＥで高アスペクト比のコンタ
クトホールを形成する際のエッチングストップ層となる
ので、このボーダーレスコンタクトホールにより接続す
るようにしたときに、多層金属配線間で誤短絡を生じた
り、耐圧不良等が発生したりすることがない。
ｉＮ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチ
ング層はマグネトロンＲＩＥで高アスペクト比のコンタ
クトホールを形成する際のエッチングストップ層となる
ので、このボーダーレスコンタクトホールにより接続す
るようにしたときに、多層金属配線間で誤短絡を生じた
り、耐圧不良等が発生したりすることがない。
【００１２】
【発明の実施の形態】以下図１〜図３を参照して本発明
半導体装置の実施の形態の一例を、製造例に従って説明
する。この図１〜図３において、図７に対応する部分に
は同一符号を付して示す。
半導体装置の実施の形態の一例を、製造例に従って説明
する。この図１〜図３において、図７に対応する部分に
は同一符号を付して示す。
【００１３】本例においては、先ず図２に示す如く、ト
ランジスタ等が集積形成されたＳｉ基板１上に絶縁膜を
構成するリフローによるボロンリンシリケードガラス
（ＢＰＳＧ）膜２を形成する。このＢＰＳＧ膜２上にこ
のＢＰＳＧ膜２を下地とした第１層のＡｌＣｕ配線３を
ドライエッチングにより微細加工して形成する。この場
合、この第１層のＡｌＣｕ配線３の上下面にＴｉＮ膜３
ａを被着する如くする。この第１層のＡｌＣｕ配線３の
膜厚を例えば５００ｎｍ程度とする。
ランジスタ等が集積形成されたＳｉ基板１上に絶縁膜を
構成するリフローによるボロンリンシリケードガラス
（ＢＰＳＧ）膜２を形成する。このＢＰＳＧ膜２上にこ
のＢＰＳＧ膜２を下地とした第１層のＡｌＣｕ配線３を
ドライエッチングにより微細加工して形成する。この場
合、この第１層のＡｌＣｕ配線３の上下面にＴｉＮ膜３
ａを被着する如くする。この第１層のＡｌＣｕ配線３の
膜厚を例えば５００ｎｍ程度とする。
【００１４】この第１層のＡｌＣｕ配線３及びＢＰＳＧ
膜２上にプラズマＣＶＤ法により形成したＰ−ＴＥＯＳ
ＮＳＧ膜４ａ及びＯ3 −ＴＥＯＳ ＮＳＧ膜４ｂの２
層より成る層間絶縁膜を構成する第１の酸化膜４を形成
する。
膜２上にプラズマＣＶＤ法により形成したＰ−ＴＥＯＳ
ＮＳＧ膜４ａ及びＯ3 −ＴＥＯＳ ＮＳＧ膜４ｂの２
層より成る層間絶縁膜を構成する第１の酸化膜４を形成
する。
【００１５】その後、この第１の酸化膜４上をＣＭＰ法
により研磨して平坦とし、平坦面５を形成する。この場
合この第１の酸化膜４の膜厚を例えば９００ｎｍ程度と
する。
により研磨して平坦とし、平坦面５を形成する。この場
合この第１の酸化膜４の膜厚を例えば９００ｎｍ程度と
する。
【００１６】本例においては、この平坦面５上にプラズ
マＣＶＤ法により厚さ２００ｎｍ以下例えば１００ｎｍ
の絶縁膜であるＳｉＮ膜即ちＰ−ＳｉＮ膜６を難エッチ
ング層として形成する。このＰ−ＳｉＮ膜６を成膜する
条件としては、 ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝３００／１００／３０００ｓ
ｃｃｍ，４．０Ｔｏｒｒ，６００Ｗ，４００℃ とし、平行平板形プラズマＣＶＤ装置を使用した。
マＣＶＤ法により厚さ２００ｎｍ以下例えば１００ｎｍ
の絶縁膜であるＳｉＮ膜即ちＰ−ＳｉＮ膜６を難エッチ
ング層として形成する。このＰ−ＳｉＮ膜６を成膜する
条件としては、 ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝３００／１００／３０００ｓ
ｃｃｍ，４．０Ｔｏｒｒ，６００Ｗ，４００℃ とし、平行平板形プラズマＣＶＤ装置を使用した。
【００１７】次にこのＰ−ＳｉＮ膜６上にプラズマＣＶ
Ｄ法により厚さ２００ｎｍ以下例えば１００ｎｍのＰ−
ＴＥＯＳ ＮＳＧ膜７を成膜する。このＰ−ＴＥＯＳ
ＮＳＧ膜７を成膜する条件としては、 Ｏ2 ／ＴＥＯＳ＝５００／９００ｓｃｃｍ，８．０Ｔｏ
ｒｒ，８００Ｗ，４００℃ とし、平行平板形プラズマＣＶＤ装置を使用した。
Ｄ法により厚さ２００ｎｍ以下例えば１００ｎｍのＰ−
ＴＥＯＳ ＮＳＧ膜７を成膜する。このＰ−ＴＥＯＳ
ＮＳＧ膜７を成膜する条件としては、 Ｏ2 ／ＴＥＯＳ＝５００／９００ｓｃｃｍ，８．０Ｔｏ
ｒｒ，８００Ｗ，４００℃ とし、平行平板形プラズマＣＶＤ装置を使用した。
【００１８】このＰ−ＴＥＯＳ ＮＳＧ膜７上にこのＰ
−ＴＥＯＳ ＮＳＧ膜７を下地とした第２層のＡｌＣｕ
配線８をドライエッチングにより微細加工して形成す
る。この場合、この第２層のＡｌＣｕ配線８の上下面に
ＴｉＮ膜８ａを被着する如くする。この第２層のＡｌＣ
ｕ配線８の膜厚を例えば５００ｎｍ程度とする。
−ＴＥＯＳ ＮＳＧ膜７を下地とした第２層のＡｌＣｕ
配線８をドライエッチングにより微細加工して形成す
る。この場合、この第２層のＡｌＣｕ配線８の上下面に
ＴｉＮ膜８ａを被着する如くする。この第２層のＡｌＣ
ｕ配線８の膜厚を例えば５００ｎｍ程度とする。
【００１９】この第２層のＡｌＣｕ配線８及びＰ−ＴＥ
ＯＳ ＮＳＧ膜７上にプラズマＣＶＤ法により形成した
Ｐ−ＴＥＯＳ ＮＳＧ膜９ａ及びＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜９ｂの２層より成る層間絶縁膜を構成する第２の酸
化膜９を形成する。
ＯＳ ＮＳＧ膜７上にプラズマＣＶＤ法により形成した
Ｐ−ＴＥＯＳ ＮＳＧ膜９ａ及びＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜９ｂの２層より成る層間絶縁膜を構成する第２の酸
化膜９を形成する。
【００２０】その後、この第２の酸化膜９上をＣＭＰ法
により研磨して平坦とし、平坦面１０を形成する。この
場合、この第２の酸化膜９の膜厚を例えば９００ｎｍ程
度とする。
により研磨して平坦とし、平坦面１０を形成する。この
場合、この第２の酸化膜９の膜厚を例えば９００ｎｍ程
度とする。
【００２１】この平坦面１０上にプラズマＣＶＤ法によ
り厚さ２００ｎｍ以下例えば１００ｎｍのＰ−ＴＥＯＳ
ＮＳＧ膜１１を成膜する。
り厚さ２００ｎｍ以下例えば１００ｎｍのＰ−ＴＥＯＳ
ＮＳＧ膜１１を成膜する。
【００２２】このＰ−ＴＥＯＳ ＮＳＧ膜１１上に所定
数のボーダーレスコンタクトホールのパターンが形成さ
れたマグネトロンＲＩＥのレジスト１２を設ける如くす
る。
数のボーダーレスコンタクトホールのパターンが形成さ
れたマグネトロンＲＩＥのレジスト１２を設ける如くす
る。
【００２３】次にこのレジスト１２を使用し、マグネト
ロンＲＩＥによるボーダーレスコンタクトホールのエッ
チングを実施する。ここで、最も深い層間絶縁膜の膜厚
のオーバーエッチング分を含めて、深さ換算で１．５μ
ｍの高アスペクト比のエッチングを実施する。エッチン
グ条件を最適化することで、μ−ローディング効果、対
レジスト選択比、対ＴｉＮ選択比、角度制御等に良好な
特性を得る如くしている。
ロンＲＩＥによるボーダーレスコンタクトホールのエッ
チングを実施する。ここで、最も深い層間絶縁膜の膜厚
のオーバーエッチング分を含めて、深さ換算で１．５μ
ｍの高アスペクト比のエッチングを実施する。エッチン
グ条件を最適化することで、μ−ローディング効果、対
レジスト選択比、対ＴｉＮ選択比、角度制御等に良好な
特性を得る如くしている。
【００２４】このエッチングの条件は、Ｃ4 Ｆ8 ／ＣＯ
／Ａｒ／Ｏ2 ＝１２／１００／２００／５ｓｃｃｍ，
６．０Ｐａ，１６００Ｗ，２０℃，Ｐ−ＴＥＯＳ ＮＳ
Ｇ＝４５０ｎｍ／ｍｉｎ±４．８％，対ＴｉＮ選択比２
５，μ−ローディング効果＝８５％以上，角度制御θ＝
８８°以上，とする。
／Ａｒ／Ｏ2 ＝１２／１００／２００／５ｓｃｃｍ，
６．０Ｐａ，１６００Ｗ，２０℃，Ｐ−ＴＥＯＳ ＮＳ
Ｇ＝４５０ｎｍ／ｍｉｎ±４．８％，対ＴｉＮ選択比２
５，μ−ローディング効果＝８５％以上，角度制御θ＝
８８°以上，とする。
【００２５】この場合、最も浅い層間絶縁膜厚のコンタ
クトホール１３ａでは深さ１．１μｍ（第２層のＡｌＣ
ｕ配線８の下１００ｎｍ）にコンタクトホール１３ａの
底が到達すると、図３に示す如くＰ−ＳｉＮ膜６が、こ
のコンタクトホール１３ａの底に露出して、このエッチ
ングの進行が阻止される。これは周知の如くＣ4 Ｆ8／
ＣＯ／Ａｒ／Ｏ2 でのＳｉＮに対するＳｉＯ2 の高選択
比エッチングの機構が働くためである（特開平６−１３
２２５２号公報参照）。
クトホール１３ａでは深さ１．１μｍ（第２層のＡｌＣ
ｕ配線８の下１００ｎｍ）にコンタクトホール１３ａの
底が到達すると、図３に示す如くＰ−ＳｉＮ膜６が、こ
のコンタクトホール１３ａの底に露出して、このエッチ
ングの進行が阻止される。これは周知の如くＣ4 Ｆ8／
ＣＯ／Ａｒ／Ｏ2 でのＳｉＮに対するＳｉＯ2 の高選択
比エッチングの機構が働くためである（特開平６−１３
２２５２号公報参照）。
【００２６】また浅い層間絶縁膜厚のコンタクトホール
１３ａでは、Ｐ−ＳｉＮ膜６でのエッチングストップが
働くため第２層のＡｌＣｕ配線８の下地の酸化膜である
Ｐ−ＴＥＯＳ ＮＳＧ７の掘れが一定の深さ（本例では
第２層のＡｌＣｕ配線８の下１００ｎｍ）で揃う。深い
コンタクトホール１３ａでは層間絶縁膜の膜厚にオーバ
ーエッチング分が加わるため、高アスペクト比のコンタ
クトホール１３ａが開孔する。
１３ａでは、Ｐ−ＳｉＮ膜６でのエッチングストップが
働くため第２層のＡｌＣｕ配線８の下地の酸化膜である
Ｐ−ＴＥＯＳ ＮＳＧ７の掘れが一定の深さ（本例では
第２層のＡｌＣｕ配線８の下１００ｎｍ）で揃う。深い
コンタクトホール１３ａでは層間絶縁膜の膜厚にオーバ
ーエッチング分が加わるため、高アスペクト比のコンタ
クトホール１３ａが開孔する。
【００２７】この後、既知の方法により図３に示す如く
レジスト１２を除去する。次に、このコンタクトホール
１３ａにＣＶＤ法とエッチバック法とにより、又はＣＶ
Ｄ法とＣＭＰ法とにより接続導体（例えばＷプラグ）１
３を形成する。
レジスト１２を除去する。次に、このコンタクトホール
１３ａにＣＶＤ法とエッチバック法とにより、又はＣＶ
Ｄ法とＣＭＰ法とにより接続導体（例えばＷプラグ）１
３を形成する。
【００２８】図１に示す如くこのコンタクトホール１３
ａの接続導体１３の上面に電気的に接続して、第３層の
ＡｌＣｕ配線１４をドライエッチングにより微細加工し
て形成する。この場合、この第３層のＡｌＣｕ配線１４
の上下面にＴｉＮ膜１４ａを被着する如くする。このＡ
ｌＣｕ配線１４の膜厚を例えば５００ｎｍ程度とする。
ａの接続導体１３の上面に電気的に接続して、第３層の
ＡｌＣｕ配線１４をドライエッチングにより微細加工し
て形成する。この場合、この第３層のＡｌＣｕ配線１４
の上下面にＴｉＮ膜１４ａを被着する如くする。このＡ
ｌＣｕ配線１４の膜厚を例えば５００ｎｍ程度とする。
【００２９】本例によればμ−ローディング効果を良く
しているので、高アスペクト比のボーダーレスコンタク
トホール１３ａを良好に形成できると共にＰ−ＳｉＮ膜
６をエッチングストップ膜としているので、このボーダ
ーレスコンタクトホール１３ａを使用して第３層のＡｌ
Ｃｕ配線１４と第２層のＡｌＣｕ配線８とを接続したと
きに誤短絡を生じたり、耐圧不良等が発生したりするこ
とがない。
しているので、高アスペクト比のボーダーレスコンタク
トホール１３ａを良好に形成できると共にＰ−ＳｉＮ膜
６をエッチングストップ膜としているので、このボーダ
ーレスコンタクトホール１３ａを使用して第３層のＡｌ
Ｃｕ配線１４と第２層のＡｌＣｕ配線８とを接続したと
きに誤短絡を生じたり、耐圧不良等が発生したりするこ
とがない。
【００３０】即ち本例によれば、第１層のＡｌＣｕ配線
３とボーダーレスコンタクトホール１３ａの底との間
を、４００ｎｍ以上に設定しているため、誤短絡が生じ
ないばかりか、層間耐圧も確保され、良好な電気的特性
を得ることができる利益がある。
３とボーダーレスコンタクトホール１３ａの底との間
を、４００ｎｍ以上に設定しているため、誤短絡が生じ
ないばかりか、層間耐圧も確保され、良好な電気的特性
を得ることができる利益がある。
【００３１】従って本例を超ＬＳＩ装置に適用したとき
には高品質で信頼性の良好な超ＬＳＩ装置を得ることが
出来る利益がある。
には高品質で信頼性の良好な超ＬＳＩ装置を得ることが
出来る利益がある。
【００３２】尚上述実施例は難エッチング層としてＳｉ
Ｎ膜６（プラズマＣＶＤによるＰ−ＳｉＮ膜）を使用し
た例につき述べたが、この代わりにＳｉＯＮ，ＳｉＯＦ
Ｎ等のＮを含有する薄膜を使用できることは勿論であ
る。
Ｎ膜６（プラズマＣＶＤによるＰ−ＳｉＮ膜）を使用し
た例につき述べたが、この代わりにＳｉＯＮ，ＳｉＯＦ
Ｎ等のＮを含有する薄膜を使用できることは勿論であ
る。
【００３３】また上述例では成膜するのにプラズマＣＶ
Ｄ装置を使用したが、この代わりにＥＣＲ（Electoron
Cyclotron Resonance ）ＣＶＤ装置、ヘリコン波ＣＶＤ
装置、ＩＣＰ（Inductively Coupled Plasma）ＣＶＤ装
置等の高密度ＣＶＤ装置が使用できることは勿論であ
る。
Ｄ装置を使用したが、この代わりにＥＣＲ（Electoron
Cyclotron Resonance ）ＣＶＤ装置、ヘリコン波ＣＶＤ
装置、ＩＣＰ（Inductively Coupled Plasma）ＣＶＤ装
置等の高密度ＣＶＤ装置が使用できることは勿論であ
る。
【００３４】次に図４，図５，図６を参照して本発明の
実施の形態の他の例につき説明する。この図４，図５，
図６において、図１，図２，図３に対応する部分には同
一符号を付して示す。
実施の形態の他の例につき説明する。この図４，図５，
図６において、図１，図２，図３に対応する部分には同
一符号を付して示す。
【００３５】本例においては、先ず図４に示す如く、ト
ランジスタ等が集積形成されたＳｉ基板１上に絶縁膜を
構成するリフローによるボロンリンシリケードガラス
（ＢＰＳＧ）膜２を形成する。このＢＰＳＧ膜２上にこ
のＢＰＳＧ膜２を下地とした第１層のＡｌＣｕ配線３を
ドライエッチングにより微細加工して形成する。この場
合、この第１層のＡｌＣｕ配線３の上下面にＴｉＮ膜３
ａを被着する如くする。この第１層のＡｌＣｕ配線３の
膜厚を例えば５００ｎｍ程度とする。
ランジスタ等が集積形成されたＳｉ基板１上に絶縁膜を
構成するリフローによるボロンリンシリケードガラス
（ＢＰＳＧ）膜２を形成する。このＢＰＳＧ膜２上にこ
のＢＰＳＧ膜２を下地とした第１層のＡｌＣｕ配線３を
ドライエッチングにより微細加工して形成する。この場
合、この第１層のＡｌＣｕ配線３の上下面にＴｉＮ膜３
ａを被着する如くする。この第１層のＡｌＣｕ配線３の
膜厚を例えば５００ｎｍ程度とする。
【００３６】この第１層のＡｌＣｕ配線３及びＢＰＳＧ
膜２上にプラズマＣＶＤ法により形成したＰ−ＴＥＯＳ
ＮＳＧ膜４ａ及びＯ3 −ＴＥＯＳ ＮＳＧ膜４ｂの２
層より成る層間絶縁膜を構成する第１の酸化膜４を形成
する。
膜２上にプラズマＣＶＤ法により形成したＰ−ＴＥＯＳ
ＮＳＧ膜４ａ及びＯ3 −ＴＥＯＳ ＮＳＧ膜４ｂの２
層より成る層間絶縁膜を構成する第１の酸化膜４を形成
する。
【００３７】その後、この第１の酸化膜４上をＣＭＰ法
により研磨して平坦とし、平坦面５を形成する。この場
合この第１の酸化膜４の膜厚を例えば５００ｎｍ〜９０
０ｎｍとする。
により研磨して平坦とし、平坦面５を形成する。この場
合この第１の酸化膜４の膜厚を例えば５００ｎｍ〜９０
０ｎｍとする。
【００３８】その後、本例においては、この平坦面５よ
りＮ+ をウェーハ全面にイオン注入し、ＳｉＮより成る
難エッチング層２０を形成する。このイオン注入したＮ
+ の平均射影飛程Ｒp は、この平坦面５から１００ｎｍ
以下が好適である。この平均射影飛程Ｒp での標準偏差
ΔＲp は±３０ｎｍ程度である為、高濃度にミキシング
された層は６０ｎｍ程度に形成される（注入後のミキシ
ング層はアモルファスであるが、層間膜の成膜中の加熱
により多結晶化し、ＳｉＮ，ＳｉＯＮ混晶等が生成す
る。）。
りＮ+ をウェーハ全面にイオン注入し、ＳｉＮより成る
難エッチング層２０を形成する。このイオン注入したＮ
+ の平均射影飛程Ｒp は、この平坦面５から１００ｎｍ
以下が好適である。この平均射影飛程Ｒp での標準偏差
ΔＲp は±３０ｎｍ程度である為、高濃度にミキシング
された層は６０ｎｍ程度に形成される（注入後のミキシ
ング層はアモルファスであるが、層間膜の成膜中の加熱
により多結晶化し、ＳｉＮ，ＳｉＯＮ混晶等が生成す
る。）。
【００３９】このＮ+ イオン注入条件は、加速エネルギ
ー１００ＫｅＶ，Ｎ+ ＝１Ｅ１６ｃｍ2 ，室温注入であ
る。
ー１００ＫｅＶ，Ｎ+ ＝１Ｅ１６ｃｍ2 ，室温注入であ
る。
【００４０】次に、この平坦面５上にプラズマＣＶＤ法
により、例えば１００ｎｍのＰ−ＴＥＯＳ ＮＳＧ膜７
を成膜する。このＰ−ＴＥＯＳ ＮＳＧ膜７を成膜する
条件としては、Ｏ2 ／ＴＥＯＳ＝５００／９００ｓｃｃ
ｍ，８．０Ｔｏｒｒ，８００Ｗ，４００℃とし、平行平
板形プラズマＣＶＤ装置を使用した。
により、例えば１００ｎｍのＰ−ＴＥＯＳ ＮＳＧ膜７
を成膜する。このＰ−ＴＥＯＳ ＮＳＧ膜７を成膜する
条件としては、Ｏ2 ／ＴＥＯＳ＝５００／９００ｓｃｃ
ｍ，８．０Ｔｏｒｒ，８００Ｗ，４００℃とし、平行平
板形プラズマＣＶＤ装置を使用した。
【００４１】このＰ−ＴＥＯＳ ＮＳＧ膜７上にこのＰ
−ＴＥＯＳ ＮＳＧ膜７を下地とした第２層のＡｌＣｕ
配線８をドライエッチングにより微細加工して形成す
る。この場合、この第２層のＡｌＣｕ配線８の上下面に
ＴｉＮ膜８ａを被着する如くする。この第２層のＡｌＣ
ｕ配線８の膜厚を例えば５００ｎｍ程度とする。
−ＴＥＯＳ ＮＳＧ膜７を下地とした第２層のＡｌＣｕ
配線８をドライエッチングにより微細加工して形成す
る。この場合、この第２層のＡｌＣｕ配線８の上下面に
ＴｉＮ膜８ａを被着する如くする。この第２層のＡｌＣ
ｕ配線８の膜厚を例えば５００ｎｍ程度とする。
【００４２】この第２層のＡｌＣｕ配線８及びＰ−ＴＥ
ＯＳ ＮＳＧ膜７上にプラズマＣＶＤ法により形成した
Ｐ−ＴＥＯＳ ＮＳＧ膜９ａ及びＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜９ｂの２層より成る層間絶縁膜を構成する第２の酸
化膜９を形成する。
ＯＳ ＮＳＧ膜７上にプラズマＣＶＤ法により形成した
Ｐ−ＴＥＯＳ ＮＳＧ膜９ａ及びＯ3 −ＴＥＯＳ ＮＳ
Ｇ膜９ｂの２層より成る層間絶縁膜を構成する第２の酸
化膜９を形成する。
【００４３】その後、この第２の酸化膜９上をＣＭＰ法
により研磨して平坦とし、平坦面１０を形成する。この
場合この第２の酸化膜９の膜厚を例えば５００ｎｍ〜９
００ｎｍとする。この平坦面１０上にプラズマＣＶＤ法
により厚さ２００ｎｍ以下例えば１００ｎｍのＰ−ＴＥ
ＯＳ ＮＳＧ膜１１を成膜する。
により研磨して平坦とし、平坦面１０を形成する。この
場合この第２の酸化膜９の膜厚を例えば５００ｎｍ〜９
００ｎｍとする。この平坦面１０上にプラズマＣＶＤ法
により厚さ２００ｎｍ以下例えば１００ｎｍのＰ−ＴＥ
ＯＳ ＮＳＧ膜１１を成膜する。
【００４４】このＰ−ＴＥＯＳ ＮＳＧ膜１１上に所定
数のボーダーレスコンタクトホールを形成するパターン
が形成されたマグネトロンＲＩＥのレジスト１２を設け
る如くする。
数のボーダーレスコンタクトホールを形成するパターン
が形成されたマグネトロンＲＩＥのレジスト１２を設け
る如くする。
【００４５】次にこのレジスト１２を使用し、マグネト
ロンＲＩＥによるボーダーレスコンタクトホールのエッ
チングを実施する。ここでは最も深い層間絶縁膜の膜厚
のオーバーエッチング分を含めて、深さ換算で１．５μ
ｍの高アスペクトのエッチングを実施する。このエッチ
ング条件を最適化することで、μ−ローディング効果、
対レジスト選択比、対ＴｉＮ選択比、角度制御等に良好
な特性を得る如くしている。
ロンＲＩＥによるボーダーレスコンタクトホールのエッ
チングを実施する。ここでは最も深い層間絶縁膜の膜厚
のオーバーエッチング分を含めて、深さ換算で１．５μ
ｍの高アスペクトのエッチングを実施する。このエッチ
ング条件を最適化することで、μ−ローディング効果、
対レジスト選択比、対ＴｉＮ選択比、角度制御等に良好
な特性を得る如くしている。
【００４６】このエッチング条件は、Ｃ4 Ｆ8 ／ＣＯ／
Ａｒ／Ｏ2 ＝１２／１００／２００／５ｓｃｃｍ，６．
０Ｐａ，１６００Ｗ，２０℃，Ｐ−ＴＥＯＳ ＮＳＧ＝
４５０ｎｍ／ｍｉｎ±４．８％，対ＴｉＮ選択比２５，
μ−ローディング効果＝８５％以上，角度制御θ＝８８
°以上とする。
Ａｒ／Ｏ2 ＝１２／１００／２００／５ｓｃｃｍ，６．
０Ｐａ，１６００Ｗ，２０℃，Ｐ−ＴＥＯＳ ＮＳＧ＝
４５０ｎｍ／ｍｉｎ±４．８％，対ＴｉＮ選択比２５，
μ−ローディング効果＝８５％以上，角度制御θ＝８８
°以上とする。
【００４７】この場合、最も浅い層間絶縁膜のコンタク
トホール１３ａでは深さ１．１μｍ（第２層のＡｌＣｕ
配線８の下１００ｎｍ）にこのコンタクトホール１３ａ
の底が到達すると、図５に示す如く、ＳｉＮ，ＳｉＯＮ
の難エッチング層２０が底に露出して、このエッチング
の進行が阻止される。これは周知の如く、Ｃ4 Ｆ8 ／Ｃ
ｏ／Ａｒ／Ｏ2 でのＳｉＮに対するＳｉＯ2 の高選択比
エッチングの機構が働くためである（特開平６−１３２
２５２号公報参照）。
トホール１３ａでは深さ１．１μｍ（第２層のＡｌＣｕ
配線８の下１００ｎｍ）にこのコンタクトホール１３ａ
の底が到達すると、図５に示す如く、ＳｉＮ，ＳｉＯＮ
の難エッチング層２０が底に露出して、このエッチング
の進行が阻止される。これは周知の如く、Ｃ4 Ｆ8 ／Ｃ
ｏ／Ａｒ／Ｏ2 でのＳｉＮに対するＳｉＯ2 の高選択比
エッチングの機構が働くためである（特開平６−１３２
２５２号公報参照）。
【００４８】また浅い層間膜厚のコンタクトホール１３
ａでは、ＳｉＮ，ＳｉＯＮの難エッチング層２０でのエ
ッチングストップが働く為、配線の下地の酸化膜の掘れ
が一定の深さ（ＡｌＣｕ配線の下２００ｎｍ程度で揃
う）。深いコンタクトホール１３ａでは層間絶縁膜の膜
厚にオーバーエッチング分が加わる為、高アスペクトな
コンタクトホールが開孔する。
ａでは、ＳｉＮ，ＳｉＯＮの難エッチング層２０でのエ
ッチングストップが働く為、配線の下地の酸化膜の掘れ
が一定の深さ（ＡｌＣｕ配線の下２００ｎｍ程度で揃
う）。深いコンタクトホール１３ａでは層間絶縁膜の膜
厚にオーバーエッチング分が加わる為、高アスペクトな
コンタクトホールが開孔する。
【００４９】この後、既知の方法により図５に示す如く
レジスト１２を除去する。次にこのコンタクトホール１
３ａにＣＶＤ法とエッチバック法とにより、又はＣＶＤ
法とＣＭＰ法とにより接続導体（例えばＷプラグ）１３
を形成する。
レジスト１２を除去する。次にこのコンタクトホール１
３ａにＣＶＤ法とエッチバック法とにより、又はＣＶＤ
法とＣＭＰ法とにより接続導体（例えばＷプラグ）１３
を形成する。
【００５０】図６に示す如く、このコンタクトホール１
３ａの接続導体１３の上面に電気的に接続して、第３層
のＡｌＣｕ配線１４をドライエッチングにより微細加工
して形成する。この場合、この第３層のＡｌＣｕ配線１
４の上下面にＴｉＮ膜１４ａを被着する如くする。この
ＡｌＣｕ配線１４の膜厚を例えば５００ｎｍ程度とす
る。
３ａの接続導体１３の上面に電気的に接続して、第３層
のＡｌＣｕ配線１４をドライエッチングにより微細加工
して形成する。この場合、この第３層のＡｌＣｕ配線１
４の上下面にＴｉＮ膜１４ａを被着する如くする。この
ＡｌＣｕ配線１４の膜厚を例えば５００ｎｍ程度とす
る。
【００５１】本例によればμ−ローディング効果を良く
しているので、高アスペクト比のボーダーレスコンタク
トホール１３ａを良好に形成できると共にＳｉＮ，Ｓｉ
ＯＮの難エッチング層２０をエッチングストップ層とし
ているので、これによりコンタクトホールの掘れが抑え
られ、このボーダレスコンタクトホール１３ａを使用し
て第３層のＡｌＣｕ配線１４と第２層のＡｌＣｕ配線８
とを接続するときに誤短絡を生じたり、耐圧不良が発生
したりすることがない。
しているので、高アスペクト比のボーダーレスコンタク
トホール１３ａを良好に形成できると共にＳｉＮ，Ｓｉ
ＯＮの難エッチング層２０をエッチングストップ層とし
ているので、これによりコンタクトホールの掘れが抑え
られ、このボーダレスコンタクトホール１３ａを使用し
て第３層のＡｌＣｕ配線１４と第２層のＡｌＣｕ配線８
とを接続するときに誤短絡を生じたり、耐圧不良が発生
したりすることがない。
【００５２】また本例によればＮ+ イオンの注入条件を
所望の値に設定することにより任意のＳｉＮ，ＳｉＯＮ
の難エッチング層２０を形成することができる。
所望の値に設定することにより任意のＳｉＮ，ＳｉＯＮ
の難エッチング層２０を形成することができる。
【００５３】尚、上述実施例においては、Ｎ+ イオンを
注入してＳｉＮ，ＳｉＯＮの難エッチング層を形成した
例につき述べたが、この代わりにＣ+ イオンを注入しＳ
ｉＣの難エッチング層としても良いし、またＣ+ イオン
及びＮ+ イオンの二重注入によってＳｉＣＮの難エッチ
ング層を形成しても上述と同様の作用効果が得られるこ
とは容易に理解できよう。
注入してＳｉＮ，ＳｉＯＮの難エッチング層を形成した
例につき述べたが、この代わりにＣ+ イオンを注入しＳ
ｉＣの難エッチング層としても良いし、またＣ+ イオン
及びＮ+ イオンの二重注入によってＳｉＣＮの難エッチ
ング層を形成しても上述と同様の作用効果が得られるこ
とは容易に理解できよう。
【００５４】このＣ+ イオン注入の条件の例は１００Ｋ
ｅＶ，Ｃ+ ＝１Ｅ１６ｃｍ2 、室温注入である。
ｅＶ，Ｃ+ ＝１Ｅ１６ｃｍ2 、室温注入である。
【００５５】また本発明は上述実施例に限ることなく本
発明の要旨を逸脱することなく、その他種々の構成が採
り得ることは勿論である。
発明の要旨を逸脱することなく、その他種々の構成が採
り得ることは勿論である。
【００５６】
【発明の効果】本発明によれば、μ−ローディング効果
を良くして高アスペクト比のボーダーレスコンタクトホ
ールを良好に形成できると共にＮ又はＣを含有するＳｉ
Ｎ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチン
グ層をエッチングストップ層としているので、このボー
ダーレスコンタクトホールの底の位置が決まり、このボ
ーダーレスコンタクトホールにより多層金属配線間を接
続するようにしたときに誤短絡を生じたり、耐圧不良等
が発生したりすることがない利益がある。
を良くして高アスペクト比のボーダーレスコンタクトホ
ールを良好に形成できると共にＮ又はＣを含有するＳｉ
Ｎ，ＳｉＯＮ，ＳｉＣ，ＳｉＣＮ等から成る難エッチン
グ層をエッチングストップ層としているので、このボー
ダーレスコンタクトホールの底の位置が決まり、このボ
ーダーレスコンタクトホールにより多層金属配線間を接
続するようにしたときに誤短絡を生じたり、耐圧不良等
が発生したりすることがない利益がある。
【００５７】従って本例によれば高品質で信頼性の良好
な超ＬＳＩ素子等の半導体装置を得ることができる利益
がある。
な超ＬＳＩ素子等の半導体装置を得ることができる利益
がある。
【図１】本発明半導体装置の一例を示す断面図である。
【図２】図１の製造工程例を示す断面図である。
【図３】図１の製造工程例を示す断面図である。
【図４】本発明の他の例の製造工程例を示す断面図であ
る。
る。
【図５】本発明の他の例の製造工程例を示す断面図であ
る。
る。
【図６】本発明の他の例を示す断面図である。
【図７】従来の半導体装置の例の説明に供する断面図で
ある。
ある。
１…Ｓｉ基板、２…ＢＰＳＧ膜、３…第１層のＡｌＣｕ
配線、４…第１の酸化膜、５，１０…平坦面、６…Ｐ−
ＳｉＮ膜、７，１１…Ｐ−ＴＥＯＳ ＮＳＧ膜、８…第
２層のＡｌＣｕ配線、９…第２の酸化膜、１２…レジス
ト、１３…接続導体、１３ａ…ボーダーレスコンタクト
ホール、１４…第３層のＡｌＣｕ配線、２０…難エッチ
ング層
配線、４…第１の酸化膜、５，１０…平坦面、６…Ｐ−
ＳｉＮ膜、７，１１…Ｐ−ＴＥＯＳ ＮＳＧ膜、８…第
２層のＡｌＣｕ配線、９…第２の酸化膜、１２…レジス
ト、１３…接続導体、１３ａ…ボーダーレスコンタクト
ホール、１４…第３層のＡｌＣｕ配線、２０…難エッチ
ング層
Claims (3)
- 【請求項１】 半導体基板上に多層金属配線を行うよう
にした半導体装置において、金属配線の下層の絶縁層の
中間部分にＮ又はＣを含有するＳｉＮ，ＳｉＯＮ，Ｓｉ
Ｃ，ＳｉＣＮ等から成る難エッチング層を設けたことを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記Ｎ又はＣを含有するＳｉＮ，ＳｉＯＮ，ＳｉＣ，Ｓ
ｉＣＮ等から成る難エッチング層を高アスペクト比のコ
ンタクトホールのエッチングの際のエッチングストップ
層としたことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記Ｎ又はＣを含有するＳｉＮ，ＳｉＯＮ，ＳｉＣ，Ｓ
ｉＣＮ等から成る難エッチング層をＣ+ 又はＮ+ をイオ
ン注入することで形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15857197A JPH10223758A (ja) | 1996-12-06 | 1997-06-16 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-327007 | 1996-12-06 | ||
| JP32700796 | 1996-12-06 | ||
| JP15857197A JPH10223758A (ja) | 1996-12-06 | 1997-06-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223758A true JPH10223758A (ja) | 1998-08-21 |
Family
ID=26485643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15857197A Pending JPH10223758A (ja) | 1996-12-06 | 1997-06-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223758A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002083870A (ja) * | 2000-09-11 | 2002-03-22 | Tokyo Electron Ltd | 半導体装置及びその製造方法 |
| US6391710B1 (en) | 1998-10-19 | 2002-05-21 | Micron Technology, Inc. | Methods of forming capacitors |
| US6444568B1 (en) * | 1999-09-30 | 2002-09-03 | Novellus Systems, Inc. | Method of forming a copper diffusion barrier |
| KR100355586B1 (ko) * | 1998-12-09 | 2002-10-12 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| KR100368568B1 (ko) * | 1998-12-04 | 2003-01-24 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| US6537733B2 (en) | 2001-02-23 | 2003-03-25 | Applied Materials, Inc. | Method of depositing low dielectric constant silicon carbide layers |
| GB2389963A (en) * | 1998-12-04 | 2003-12-24 | Nec Electronics Corp | Semiconductor device and method of manufacture |
| US6764958B1 (en) | 2000-07-28 | 2004-07-20 | Applied Materials Inc. | Method of depositing dielectric films |
| JP2005223360A (ja) * | 1999-03-09 | 2005-08-18 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US6949829B2 (en) * | 2000-09-11 | 2005-09-27 | Tokyo Electron Limited | Semiconductor device and fabrication method therefor |
| CN104752400A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 互连介质层、其制作方法及包括其的半导体器件 |
-
1997
- 1997-06-16 JP JP15857197A patent/JPH10223758A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391710B1 (en) | 1998-10-19 | 2002-05-21 | Micron Technology, Inc. | Methods of forming capacitors |
| US7115926B1 (en) * | 1998-10-19 | 2006-10-03 | Micron Technology, Inc. | Capacitor constructions, DRAM constructions, and semiconductive material assemblies |
| KR100368568B1 (ko) * | 1998-12-04 | 2003-01-24 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| GB2389963A (en) * | 1998-12-04 | 2003-12-24 | Nec Electronics Corp | Semiconductor device and method of manufacture |
| KR100355586B1 (ko) * | 1998-12-09 | 2002-10-12 | 닛본 덴기 가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| US6593659B2 (en) | 1998-12-09 | 2003-07-15 | Nec Electronics Corporation | Dual damascene structure with carbon containing SiO2 dielectric layers |
| JP2005223360A (ja) * | 1999-03-09 | 2005-08-18 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US6444568B1 (en) * | 1999-09-30 | 2002-09-03 | Novellus Systems, Inc. | Method of forming a copper diffusion barrier |
| US6764958B1 (en) | 2000-07-28 | 2004-07-20 | Applied Materials Inc. | Method of depositing dielectric films |
| US7001850B2 (en) | 2000-07-28 | 2006-02-21 | Applied Materials Inc. | Method of depositing dielectric films |
| US7117064B2 (en) | 2000-07-28 | 2006-10-03 | Applied Materials, Inc. | Method of depositing dielectric films |
| JP2002083870A (ja) * | 2000-09-11 | 2002-03-22 | Tokyo Electron Ltd | 半導体装置及びその製造方法 |
| US6949829B2 (en) * | 2000-09-11 | 2005-09-27 | Tokyo Electron Limited | Semiconductor device and fabrication method therefor |
| EP1777739A2 (en) * | 2000-09-11 | 2007-04-25 | Tokyo Electron Limited | Semiconductor device and fabrication method therefor |
| EP1777739A3 (en) * | 2000-09-11 | 2008-09-17 | Tokyo Electron Limited | Semiconductor device and fabrication method therefor |
| US6855484B2 (en) | 2001-02-23 | 2005-02-15 | Applied Materials, Inc. | Method of depositing low dielectric constant silicon carbide layers |
| US6537733B2 (en) | 2001-02-23 | 2003-03-25 | Applied Materials, Inc. | Method of depositing low dielectric constant silicon carbide layers |
| CN104752400A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 互连介质层、其制作方法及包括其的半导体器件 |
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