KR100355586B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

듀얼다마신구조를 갖는 반도체장치가 제공되고, 이는 복잡한 공정을 사용하는 것 없이 신호의 전달지연을 효과적으로 억제한다. 이 반도체장치는, (ⅰ) 하부배선층 및 전자소자들을 가지는 반도체기판과, (ⅱ) 상기 기판상에 형성된 제 1 층간절연막과, (ⅲ) 상기 제 1 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 2 층간절연막과, (ⅳ) 상기 제 2 층간절연막상에 형성된 제 3 층간절연막과, (ⅴ) 상기 제 3 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 4 층간절연막과, (ⅵ) 상기 제 1 및 제 2 층간절연막을 관통하는 비아홀과, (ⅶ) 상기 제 3 층간절연막에 형성되며 상기 비아홀과 오버랩되어 상기 비아홀과 도통하도록 형성된 리세스와, (ⅷ) 상기 기판내의 상기 하부 배선층 또는 상기 전자소자들과 접촉하도록 비아홀내에 형성된 금속플러그와, (ⅸ) 상기 리세스내에 형성된 금속배선층과; 그리고 (ⅹ) 상기 제 3 층간절연막상에 상기 금속배선층을 덮도록 형성된 제 4 층간절연막을 구비한다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 배선대배선(wire-to-wire)용량이 감소되고 신호의 전달지연이 억제된 듀얼다마신구조를 갖는 반도체장치와, 복잡한 공정단계를 사용하지 않고 상기 반도체장치를 제조하는 방법에 관한 것이다.
최근, 특히 대규모집적회로(LSI)에 있어서, 반도체장치내의 신호처리속도의 증가에 대한 필요성이 증대되어 왔다. LSI내의 신호처리속도는 주로 개개의 트랜지스터의 동작속도와 배선라인을 통해 전달되는 신호의 지연에 의존한다.
통상적으로, 트랜지스터의 동작속도는 계속되는 면적의 감소에 따라서 점차로 증가되어 왔다. 그러나, 0.18㎛이하의 디자인룰에 의해 제조된 LSI에 있어서, 신호처리속도는 트랜지스터의 동작속도보다는 배선라인에서의 신호의 전달지연에 의해 더욱 영향을 받는다는 것을 알았다.
신호의 전달지연을 줄이기 위해서, Al보다 Cu가 전기적 저항이 낮기 때문에, 알루미늄(Al)대신 구리(Cu)를 사용하고자하는 많은 연구가 수행되었다. Cu는 할로겐화물보다 증기압이 낮기 때문에, 저온에서 통상의 드라이에칭으로 처리하거나 패터닝하기가 곤란하다. 따라서, 이산화실리콘(SiO2)층내에 배선리세스를 형성하고, 다음에, SiO2층상에 Cu를 증착하여 리세스를 Cu로 채움으로써, 리세스내에 Cu로 형성된 배선라인을 형성하는 것이 일반적이다. 이 Cu배선라인은 Cu배선층을 구성한다.
이렇게 형성된 배선구조를 "다마신구조"라고 칭한다. 리세스내에 Cu배선라인이 단순하게 형성되는 경우에, 이 공정을 "싱글다마신공정"이라고 부른다. 리세스내에 Cu배선라인이 형성되고, 동시에, Cu배선라인을 하부배선층 또는 하부의 전자소자들과 상호연결하기 위한 비아홀이 형성되는 경우에는, 이 공정을 "듀얼다마신공정"이라고 부른다.
LSI의 제조비용측면을 고려하면, 듀얼다마신공정이 싱글다마신공정보다 바람직하다.
도 1a 내지 도 1d는 듀얼다마신공정을 사용하여 LSI를 제조하는 종래방법의 일예를 나타낸다.
먼저, 도 1a에 도시된 바와 같이, 단결정반도체기판(301)의 표면상에 제 1 층간절연막으로서 SiO2층(302)이 형성된다. 이 기판(301)에는 트랜지스터와 이와 접속된 하나이상의 배선층등의 특정한 전자소자들을 포함하지만, 설명의 간략화를 위해서, 도 1a에서는 이 소자들중 하나인 확산영역(301a)만이 도시되어 있다.
다음에, 제 1 층간절연막으로서 제공되는 SiO2층(302)상에 질화실리콘(SiNX)층(303)이 형성된다. 이 SiNX층(303)은 제 2 층간절연막으로서 제공된다. 패터닝된 포토레지스트막(미도시)을 사용하여 이 SiNX층(303)이 패터닝되어, 하층의 SiO2층(302)을 노출시키는 개구(303a)를 형성한다. 이 개구(303a)는 하층의 기판(301)의 확산영역(301a)과 오버랩되도록 위치된다. 이 개구(303a)는 후속의 공정단계에서 형성되는 소정의 비아홀의 상부를 형성한다.
이 층(303)에는 다른 개구들도 형성되지만, 간략화를 위해 그들중 하나만이 도시되어 있다. 이 단계에서의 상태가 도 1a에 도시되어 있다.
이어서, 도 1b에 도시된 바와 같이, SiNX층(303)상에 SiO2층(304)이 형성되어 제 3 층간절연막으로서 기판(1) 전면을 덮는다. 개구(303a)는 이 층(304)으로 채워진다. 다음에, SiO2층(304)상에 패터닝된 포토레지스트막(305)이 형성된다. 이 포토레지스트막(305)은 소망하는 배선층의 패턴에 대응하는 패턴을 갖는다. 간략화를 위해 막(305)의 윈도우(305a)만이 도 1b에 도시되어 있다.
도 1c에 도시된 바와 같이, 패터닝된 포토레지스트막(305)을 마스크로 사용하여, 통상적인 드라이에칭공정에 의해 SiO2층(304)이 선택적으로 에칭되어, 이 층(304)내에 배선리세스(311)를 형성한다. 이 리세스(311)는 지면에 수직한 방향으로 후방에서 전방으로 SiNX층(303)까지 연장된다. 동일한 에칭공정동안, 개구(303a)를 갖는 SiNX층(303)이 마스크로 사용되면서 하층의 SiO2층(302)이 선택적으로 에칭되어, 이 층(302)내에 개구(302a)를 형성한다. 서로 오버랩되어 도통하는 개구(302a,303a)는, 리세스(311)와 기판(301)의 확산영역(301a)을 상호연결하는 비아홀(312)을 구성한다. 다음에, 포토레지스트막(305)이 제거된다. 이 단계에서의 상태가 도 1c에 도시되어 있다.
상술한 에칭공정에서, SiNX층(303)은 SiO2층(302)에 대한 에칭스토퍼막으로서제공되고, 또한 그의 마스크층으로 제공된다. 따라서, SiO2층(302)은 상술한 바와 같이 선택적으로 에칭되고, 그 결과, 도 1c에 도시된 바와 같이 듀얼다마신구조가 형성된다.
도 1d에 도시된 바와 같이, 탄탈륨(Ta) 및 질화티타늄(TiN)등의 금속으로 이루어진 배리어층(306)이 형성되어, 리세스(311), 비아홀(312), 그리고 확산영역(301a)의 노출표면을 덮는다.
다음에, 도 1d에 도시된 바와 같이, 비아홀(312)내의 배리어층(306)상에 Cu플러그(307)가 형성되고, 리세스(311)내의 배리어층(306)상에 Cu배선층(308)이 형성되어 플러그(307)와 접속된다. Cu플러그(307)와 Cu배선층(308)은, 플레이팅, 스퍼터링, 또는 화학기상증착(CVD)공정을 사용하여 SiO2층(304) 전체를 덮도록 Cu층을 증착하고, 화학적기계적연마(CMP)공정으로 이렇게 증착된 Cu층을 선택적으로 제거함으로써 형성된다.
최종적으로, SiO2층(304)상에 SiNX층(309)가 형성되어 Cu배선층(308)을 덮는다. 이 층(309)은 제 4 층간절연막과 배선층(308)내에 존재하는 Cu의 확산방지막으로서 제공된다.
그러나, 도 1a 내지 도 1d에 도시된 종래의 방법에는 아래와 같은 문제점이 있다.
대략 7∼8정도로 높은 상대유전율을 갖는 SiNX층(303)이 SiO2층(302,304)의 에칭공정에서 에치스토퍼막으로서 사용되기 때문에, 프린징필드효과(fringing field effect)에 의해 배선대배선용량은 SiNX층(303)이 SiO2층으로 대체된 경우보다 극도로 커지게 된다. 이는 신호의 전달지연을 크게 증가시킨다.
SiNX층(303)이 대략 5∼6의 상대유전율을 갖는 질화산화실리콘(SiON)으로 대체되는 경우에도 상술한 것과 동일한 문제점이 발생한다.
상술한 문제점을 해결하기 위하여, 층간절연막으로서 SiNX층대신 유기절연막을 사용하는 개선된 방법이 개발되었다. 이 유기절연막은, 예컨대, 폴리테트라플루오르에틸렌(PTFE), 플루오르화된 폴리알릴에테르, 또는 플루오르화된 폴리이미드로 이루어진다. 이 개선된 방법들은 1998년 4월 공개된 일본 특개평 10-112503 호 공보와 1998년 공개된 특개평 10-150105 호 공보에 개시되어 있다.
상술한 유기절연막을 사용하는 개선된 방법에 있어서는, 유기절연막의 상대유전율이 SiO2보다 현저하게 낮기 때문에, 신호의 전달지연이 증가되는 상술한 문제점이 해결될 수 있다. 그러나, 이러한 방법들에는 아래에 설명하는 다른 문제점들이 있다.
일본 특개평 10-112503 호 공보와 평 10-150105 호 공보에 개시된 유기절연막은 낮은 내열성 및 낮은 플라즈마저항특성을 가지기 때문에, LSI의 계속되는 제조공정(특히, 드라이에칭공정)에서, 막질이 변화되기 쉽고, 그 결과, 상대유전율이 증가한다. 다시말하면, 이러한 층들의 낮은 상대유전율은 원하는 대로 구현되기가 곤란하다. 결과적으로, 이는 신호의 전달지연이 효과적으로 억제될 수 없는 문제점을 야기한다.
더욱이, 유기절연막은, 동일한 유기절연막을 패터닝하기 위해 사용되는 레지스트막을 제거하는 복잡한 공정단계를 필요로 한다. 이는 LSI의 제조비용을 증가시킨다는 또 다른 문제점을 발생시킨다는 것을 의미한다.
따라서, 본 발명의 목적은, 신호의 전달지연을 효과적으로 억제하는 듀얼다마신구조를 갖는 반도체장치와 이 장치의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 다른 복잡한 공정을 사용하지 않고 제조되는 듀얼다마신구조를 갖는 반도체장치와 이 장치의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 제조비용을 증가시키지 않는 듀얼다마신구조를 갖는 반도체장치와 이 장치의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1d는 각각 종래의 반도체장치 제조방법을 공정단계순으로 나타낸 부분단면도이다.
도 2a 내지 도 2g는 각각 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 공정단계순으로 나타낸 부분단면도이다.
도 3a 내지 도 3g는 각각 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 공정단계순으로 나타낸 부분단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제 1 층간절연막
3 : 제 2 층간절연막 3a : 개구
4,6 : 포토레지스트막 4a,6a,25a,27a : 윈도우
5 : 제 3 층간절연막 7,7A : 배선리세스
8,8A : 비아홀 9 : 배리어층
10 : Cu플러그 11 : Cu층
상술한 및 여타의 목적은 하기의 설명으로부터 보다 명백해 질 것이다.
본 발명의 제 1 면에 따르면, 두얼다마신구조를 갖는 반도체장치는, (i) 하부배선층 및 전자소자들을 가지는 반도체기판과, (ⅱ) 상기 기판상에 형성된 제 1 층간절연막과, (ⅲ) 상기 제 1 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 2 층간절연막과, (ⅳ) 상기 제 2 층간절연막상에 형성된 제 3 층간절연막과, (v) 상기 제 3 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 4 층간절연막과, (ⅵ) 상기 제 1 및 제 2 층간절연막을 관통하며 상기 기판을 노출시키는 비아홀과, (ⅶ) 상기 제 3 층간절연막에 형성되며 상기 비아홀과 오버랩되어 상기 비아홀과 도통하도록 형성된 리세스와, (ⅷ) 상기 기판내의 상기 하부 배선층 또는 상기 전자소자들과 접촉하도록 비아홀내에 형성된 금속플러그와, (ⅸ) 상기 리세스내에 형성된 금속배선층과; 그리고 (x) 상기 제 3 층간절연막상에 상기 금속배선층을 덮도록 형성된 제 4 층간절연막을 구비한다.
본 발명의 제 1 면에 따른 반도체장치에 있어서, 상기 제 2 및 제 4 층간절연막 각각은 SiNX보다 낮은 상대유전율을 갖는 탄소함유SiO2로 이루어진다. 따라서, 탄소함유SiO2대신 SiNX층이 사용될 경우와 비교하여 배선대배선용량이 감소된다. 따라서, 신호의 전달지연이 효과적으로 억제될 수 있다.
또한, 탄소함유SiO2층의 사용은 제조공정단계를 복잡하게 하지 않는다. 따라서, 다른 복잡한 공정을 사용하지 않고 듀얼다마신구조가 제조될 수 있고, 제조비용의 증가가 방지될 수 있다.
본 발명의 제 2 면에 따르면, 본 발명의 제 1 면에 따른 반도체장치 제조방법이 제공되며, 이 반도체장치 제조방법은, 아래의 (a) 내지 (i)단계로 이루어진다.
(a)단계에서, 하부배선층 및 전자소자들을 가지는 반도체기판을 제공한다.
(b)단계에서, 상기 기판상에 형성된 제 1 층간절연막을 형성한다.
(c)단계에서, 상기 제 1 층간절연막상에 제 2 층간절연막을 형성한다. 제 2 층간절연막은 탄소함유SiO2로 이루어진다.
(d)단계에서, 상기 제 2 층간절연막내에 상기 하부배선층 또는 상기 전자소자들과 오버랩되도록 개구를 형성한다.
(e)단계에서, 상기 개구를 갖는 제 2 층간절연막상에 제 3 층간절연막을 형성한다.
(f)단계에서, 상기 제 3 층간절연막상에 윈도우를 갖는 패턴마스크층을 형성한다. 상기 윈도우는 상기 제 2 층간절연막의 상기 개구와 오버랩되도록 위치된다.
(g)단계에서, 상기 패턴마스크층을 사용하여 상기 제 3 층간절연막을 패터닝하여 상기 제 3 층간절연막내에 배선리세스를 형성하면서, 상기 제 2 층간절연막을 사용하여 상기 제 1 층간절연막을 패터닝하여 상기 제 1 층간절연막내에 비아홀을 형성한다. 상기 비아홀은 상기 배선리세스와 도통한다.
(h)단계에서, 상기 패턴마스크층을 제거한 후에, 상기 배선리세스 및 상기 비아홀을 채우도록 도전층을 선택적으로 형성하여, 상기 리세스내의 배선층과 상기 홀내의 도전플러그를 형성한다. 상기 배선층은 상기 도전플러그와 접촉된다.
(i)단계에서, 상기 제 3 층간절연막상에 제 4 층간절연막을 형성하여 상기 배선층을 덮는다. 상기 제 4 층간절연막은 탄소함유SiO2로 이루어진다.
본 발명의 제 2 면에 따른 방법에 의하면, (c)단계에서 제 1 층간절연막상에 SiNX보다 낮은 상대유전율을 갖는 탄소함유SiO2로 이루어진 제 2 층간절연막이 형성된다.
또한, (g)단계에서, 상기 패턴마스크층을 사용하여 상기 제 3 층간절연막을 패터닝하여 상기 제 3 층간절연막내에 배선리세스를 형성하면서, 상기 제 2 층간절연막을 사용하여 상기 제 1 층간절연막을 패터닝하여 상기 제 1 층간절연막내에 상기 배선리세스와 도통하는 비아홀을 형성한다.
(h)단계에서, 상기 리세스내에 배선층이 형성되고 상기 홀내에 배선층고 접촉하는 도전플러그가 형성된다. 또한, (i)단계에서, 제 3 층간절연막상에 탄소함유SiO2로 이루어진 제 4 층간절연막이 형성된다.
따라서, 본 발명의 제 1 면에 따른 반도체장치가 제조된다.
본 발명의 제 3 면에 따르면, 본 발명의 제 1 면에 따른 반도체장치의 또 다른 제조방법이 제공되고, 이 제조방법은 아래의 (a') 내지 (i')단계로 이루어진다.
(a')단계에서, 하부배선층 및 전자소자들을 가지는 반도체기판을 제공한다.
(b')단계에서, 상기 기판상에 제 1 층간절연막을 형성한다.
(c')단계에서, 상기 제 1 층간절연막상에 제 2 층간절연막을 형성한다. 상기 제 2 층간절연막은 탄소함유SiO2로 이루어진다.
(d')단계에서, 상기 제 2 층간절연막상에 제 3 층간절연막을 형성한다.
(e')단계에서, 상기 제 3 층간절연막을 패터닝하여 상기 하부배선층 또는 상기 전자소자들과 오버랩되도록 배선리세스를 형성한다.
(f')단계에서, 상기 제 3 층간절연막상에 윈도우를 갖는 패턴마스크층을 형성한다. 상기 윈도우는 상기 제 3 층간절연막의 상기 배선리세스와 오버랩되도록 위치된다.
(g')단계에서, 상기 패턴마스크층을 사용하여 상기 제 1 및 제 2 층간절연막을 패터닝하여 상기 제 1 및 제 2 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀은 상기 배선리세스와 도통한다.
(h')단계에서, 상기 패턴마스크층을 제거한 후에, 상기 배선리세스 및 상기 비아홀을 채우도록 도전층을 선택적으로 형성하여, 상기 리세스내의 배선층과 상기 홀내의 도전플러그를 형성한다. 상기 배선층은 상기 도전플러그와 접촉된다.
(i')단계에서, 상기 제 3 층간절연막상에 제 4 층간절연막을 형성하여 상기 배선층을 덮는다. 제 4 층간절연막은 탄소함유SiO2로 이루어진다.
본 발명의 제 3 면에 따른 방법에 의하면, 제 3 층간절연막을 패터닝하는 (e')단계에서, 탄소함유SiO2로 이루어진 하부의 제 2 층간절연막은 에치스토퍼층으로서의 역할을 한다. 따라서, 제 3 층간절연막내에 배선리세스가 소망하는 대로 형성될 수 있다.
또한, 제 2 및 제 4 층간절연막 각각이 탄소함유SiO2로 이루어기 때문에, 본 발명의 제 1 면에 따른 반도체장치가 제조된다.
본 발명의 바람직한 실시예에서, 상기 탄소함유SiO2는 탄화수소(CH)기를 함유하며, 상기 제 2 및 제 4 층간절연막 각각은 대략 5이하의 상대유전율을 갖는다. 상대유전율이 대략 5보다 크면, 배선대배선용량이 억제되지 않을 가능성이 커진다.
본 발명의 다른 바람직한 실시예에서, 상기 탄소함유SiO2는 Si-H기를 함유한다. 상기 탄소함유SiO2는 Si-C결합을 갖는다. 이 Si-C결합이외에도, Si-H기 또는 결합을 함유할 수 있다. 이 경우에, 상술한 바와 동일한 장점을 갖는다. Si-H기를 함유하는 것은 상대유전율이 낮아진다는 추가의 장점을 갖게 한다(플라즈마저항 특성이 저하될 가능성이 있다).
본 발명의 또 다른 바람직한 실시예에서, 상기 제 1 및 제 3 층간절연막 각각은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(SiOF), 또는 HSQ(hydrogen silsesquixan)로 구성된 그룹으로부터 선택된 물질로 이루어진다. 이 실시예에 있어서, 본 발명의 장점이 현저하게 나타날 수 있다.
이하, 본 발명을 효과적으로 실시하기 위하여, 첨부도면을 참조하여 설명한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다.
제 1 실시예
도 2a 내지 도 2g는, 듀얼다마신공정을 사용하는 제 1 실시예에 따른 반도체장치 제조방법을 나타낸다.
먼저, 도 2a에 도시된 바와 같이, 트랜지스터 및 적어도 하나의 배선층등의 특정 전자소자를 갖는 단결정실리콘기판(1)을 제공한다. 간략화를 위하여, 도 2a에는 이 소자들중 하나의 확산영역(1a)만을 도시하였다.
다음에, 이 기판(1)의 표면에 100∼800nm의 두께를 갖는 제 1 층간절연막(2)을 플라즈마강화형CVD공정으로 형성한다. 이 막(2)은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(즉, SiOF), 또는 HSQ로 이루어 진다.
제 1 층간절연막(2)상에 50∼400nm의 두께를 갖는 제 2 층간절연막(3)을 형성한다. 이 막(3)은 5∼30중량%(wt.%)의 탄소를 함유하는 SiO2로 이루어진다.
탄소함유량이 30wt.%를 넘으면, 이 막(3)은 유기절연막들과 동일한 특성을 가지게 되어, 그 결과, SiO2층에의 접착력과 레지스트마스크를 제거하는 공정에서 자주 사용되는 산소플라즈마에 대한 플라즈마저항특성이 악화된다. 반면, 탄소함유량이 30wt.%보다 작으면, 이 막(3)은 본 발명에서 의도하고자 하는 특성을 갖지 못하게 된다.
이 제 2 층간절연막(3)은 메틸기(CH3-), 에틸기(CH3CH2-), 또는 페닐기(C6H5-)을 함유하는 실리카기(silica-based)의 코팅물질을 도포함으로써 형성된다. 그러나, 이 막은 실란 또는 테트라-에톡시오르토실리케이트(TEOS)와 메탄, 벤젠, 크실렌, 디-파라크실렌등의 가스혼합물을 사용한 CVD법으로도 형성될 수 있다. 또한, 이 막은 모노-, 디-, 트리-, 또는 테트라-메틸실란, 또는 모노-, 디-, 트리-, 또는 테트라-에틸실란을 사용한 CVD법으로도 형성될 수 있다. 이 막(3)은 실리콘-수소(Si-H)결합을 함유한다.
다음에, 도 2b에 도시된 바와 같이, 제 2 층간절연막(3)상에 패터닝된 포토레지스트막(4)을 형성한다. 이 막(4)은 원하는 배선리세스에 대응하는 패턴을 가지지만, 간략화를 위하여 이 막(4)의 패턴중에서 하나의 윈도우(4a)만을 도시하였다. 패터닝된 포토레지스트막(4)을 마스크로 사용하여, 통상적인 드라이에칭공정으로제 2 층간절연막(3)을 선택적으로 에칭하여, 이 막(3)내에 개구(3a)를 형성한다. 이 단계에서의 상태가 도 2b에 도시되어 있다.
이렇게 에칭된 제 2 층간절연막(3)은 제 1 층간절연막(2)내에 비아홀을 형성하는 후속단계에서 마스크로서 제공된다.
포토레지스트막(4)이 제거된 후, 도 2c에 도시된 바와 같이, 제 1 층간절연막(2)과 동일한 방법으로, 패터닝된 제 2 층간절연막(3)상에 200∼800nm의 두께를 갖는 제 3 층간절연막(5)을 형성한다. 이 막(5)은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(즉, SiOF), 또는 HSQ로 이루어 진다.
제 3 층간절연막(5)상에 전체 기판(1)에 걸쳐 포토레지스트막(6)을 형성한다. 이렇게 형성된 막(6)은 소정의 배선리세스의 패턴을 갖도록 패터닝된다. 여기에서, 간략화를 위해 패터닝된 포토레지스트막(6)중 하나의 윈도우(6a)가 도 2c에 도시되어 있다.
다음에, 패터닝된 포토레지스트막(6)을 마스크로 사용하여, 적절한 플루오르함유가스를 에쳔트로 사용한 드라이에칭공정에 의해 제 3 층간절연막(5)이 선택적으로 에칭된다. 플루오르함유가스로서는, 예컨대, CF4, C4F8, 또는 C2F6가 사용될 수 있다. 이 드라이에칭공정에서, 패터닝된 제 2 층간절연막(3)을 마스크로 사용하여 제 1 층간절연막(2)이 선택적으로 에칭된다. 따라서, 도 2d에 도시된 바와 같이, 제 3 층간절연막(5)내에 배선리세스(7)가 형성되고, 제 1 층간절연막(2)내에 비아홀(8)이 형성된다. 이 리세스(7)는 하부의 홀(8)과 오버랩하여 서로 도통한다.
에칭가스로서 CF4가 사용되는 경우에, 이 가스와 SiO2간의 화학반응은 아래의 화학식 1에 의해 개략적으로 표현되고, 이 가스와 탄소함유SiO2간의 화학반응은 아래의 화학식 2에 의해 표현된다.
[화학식 1]
CF4+ SiO2→ SiF4+ CO2
[화학식 2]
nCF4+ [SiO(CH3)]n→ nSiF4+ nCO + (CH3)n
상기 화학식 2로부터 알 수 있듯이, 탄소함유SiO2층의 탄소함유량이 증가함에 따라, 탄화수소폴리머의 증착에 의해 에치레이트가 점차 감소한다. 따라서, 탄소가 없는 SiO2로부터의 탄소함유SiO2의 에치레이트차가 현저하게 커진다. 이 에치레이트차 때문에, 탄소함유SiO2로 이루어진 제 2 층간절연막(3)이, 탄소가 없는 SiO2로 이루어진 제 3 및 제 1 층간절연막(5,2)에 대한 드라이에칭공정시에, 에치스토퍼막으로서 효과적으로 제공된다.
드라이에칭공정에 있어서, 강한 이방성을 갖는 이온산소플라즈마(ionic oxygen plasma)를 사용하여 제 3 층간절연막(5)으로부터 포토레지스트막(6)을 제거한다. 이온플라즈마를 사용하기 때문에, 탄소함유SiO2로 이루어진 하층의 제 2 층간절연막(3)이 열화되지 않고 포토레지스트막(6)이 제거될 수 있다.
제 2 층간절연막(3)으로서 종래방법에서 개시된 유기절연막이 사용되는 경우에, 막질이 변화하여 열화되기 쉽다.
상술한 공정단계들을 통해서, 도 2e에 도시된 바와 같이, 듀얼다마신구조가 형성된다. 이 구조에서, 제 1 및 제 2 층간절연막(2,3)을 수직으로 관통하는 비아홀(8)이 기판(1)의 확산영역(1a)과 오버랩되도록 위치되고, 동시에, 제 3 층간절연막(5)을 수직으로 관통하는 배선리세스(7)가 비아홀(8)과 오버랩되도록 위치된다.
다음에, 도 2f에 도시된 바와 같이, 제 3 층간절연막(5)상에 스퍼터링공정등으로 TiN, Ta, 또는 TaN으로 이루어진 금속배리어층(9)이 5∼100nm의 두께로 형성되어 비아홀(8) 및 배선리세스(7)내의 노출면을 덮는다. 배리어층(9)상에 스퍼터링공정으로 5∼20nm두께의 Cu씨드층을 형성한 후, 이 Cu씨드층상에 플레이팅공정으로 두꺼운 Cu층을 형성한다. 이 Cu층(11)은 비아홀(8) 및 배선리세스(7)를 전체적으로 채운다. 제 3 층간절연막(5)상에 증착된 Cu층(11) 및 배리어층(9)의 불필요한 부분은 CMP공정으로 제거되어, 비아홀(8)내의 Cu플러그(10)와 배선리세스(7)내의 Cu배선층(11)을 형성한다.
Cu층(11)을 형성하기 위한 플레이팅공정 대신, 스퍼터링 또는 CVD공정을 사용하는 것도 가능하다.
제 3 층간절연막(5)상에 탄소함유SiO2로 이루어진 제 4 층간절연막(12)을 형성하여 배선층(11)을 덮는다. 20∼400nm의 두께를 갖는 이 막(12)은 제 2 층간절연막(3)과 동일한 물질로 형성될 수 있다. 이 막(12)은 배선층(11)내에 존재하는 Cu원자가 상부로 확산하는 것을 방지하는 확산방지막으로서 제공되고 또한 후속하는 에칭공정(여기에서는 설명하지 않는다)에서 에치스토퍼층으로서 제공된다. 이 막(12)의 확산방지능력은 그의 탄소함유량이 증가할 수록 높아진다.
제 1 실시예에 따른 반도체장치 제조방법에 있어서, 상술한 바와 같이, 제 2 층간절연막(3)이 탄소가 없는 SiO2보다 낮은 에치레이트를 갖는 탄소함유SiO2로 이루어지기 때문에, 이 막(3)이 제 1 층간절연막(2)의 드라이에칭공정에서 에치스토퍼층으로 사용되어 그 안에 비아홀(8)을 형성할 수 있다.
또한, 이 막(3)내에 존재하는 탄소가 메틸, 에틸, 또는 페닐기등의 기 형태이기 때문에, 이 막(3)은 SiNX보다 낮은 상대유전율을 갖는다. 따라서, 배선층(11)과 그에 인접하는 배선 또는 배선들에서 발생하는 프린징필드효과가 감소될 수 있고, 이는 반도체장치에서 배선대배선용량을 저하시킨다.
또한, 탄소함유SiO2는, 그의 탄소함유량이 증가함에 따라 상대유전율이 감소하는 특성과 탄소가 없는 SiO2보다 Cu의 확산방지능력이 높은 특성을 갖는다. 따라서, 탄소함유량을 적절하게 설정함으로써, 탄소함유SiO2로 이루어진 제 2 및 제 4 층간절연막(5,12)의 상대유전율이 대략 5이하로 낮게(즉, ε≤대략 5) 설정될 수 있다. 그 결과, 배선대배선용량이 감소될 수 있고, 동시에 신호의 전달지연도 억제될 수 있다.
탄소함유SiO2로 이루어진 제 4 층간절연막(12)의 존재에 의해, 배선층(11)내에 존재하는 Cu의 확산이 억제될 수 있다.
도 2c에 도시된 바와 같이, 패터닝된 포토레지스트막(6)을 형성하는 공정단계전에, 제 3 층간절연막(5)상에 탄소함유SiO2로 이루어진 추가의 절연막이 형성될 수 있다. 이 경우에, 막(6)은 이 추가의 탄소함유SiO2층상에 증착된다. 이 추가의 탄소함유SiO2층의 두께는, 예컨대 50∼400nm이다.
상술한 제 1 실시예에서, 기판(1)상에 단일의 배선층이 형성되어, 2층 배선구조를 형성한다. 그러나, 배선층(11)과 동일한 방법으로, 이 배선층(11)상에 하나이상의 추가배선층을 형성하여 다층배선구조를 형성할 수 있다.
도 2g에 도시된 바와 같이, 제 1 실시예에 따른 반도체장치는 듀얼다마신구조를 갖는다. 이 장치에서, 제 1 및 제 2 층간절연막(2,3)은 그들을 관통하는 비아홀(8)을 가지며, 이 비아홀(8)은 기판(1)의 표면을 노출시킨다. 제 3 층간절연막(5)은 비아홀(8)과 오버랩하는 배선리세스(7)를 가지며, 이 리세스(7)는 이 비아홀(8)과 도통하도록 형성된다. 비아홀(8)내에 Cu플러그(10)가 형성되어 기판(1)의 확산영역(1a)과 접촉된다. Cu배선층(11)이 리세스(7)내에 형성된다. 제 3 층간절연막(5)상에 제 4 층간절연막(12)이 형성되어 Cu배선층(11)을 덮는다.
제 2 및 제 4 층간절연막(3,12) 각각은 상대유전율이 SiNX보다 낮은 탄소함유SiO2로 이루어진다. 따라서, 탄소함유SiO2대신 SiNX층이 사용된 경우와 비교하여 배선대배선용량이 감소된다. 따라서, 신호의 전달지연이 효과적으로 억제될 수 있다.
또한, 도 2a 내지 도 2g를 참조하여 설명한 순차적인 제조공정으로부터 알 수 있듯이, 탄소함유SiO2층의 사용은 제조공정단계를 복잡하게 하지 않는다. 따라서, 다른 복잡한 공정을 사용하지 않고 듀얼다마신구조가 제조될 수 있고, 제조비용의 증가를 방지한다.
제 2 실시예
도 3a 내지 도 3e는, 듀얼다마신공정을 사용하는 제 2 실시예에 따른 반도체장치 제조방법을 나타낸다.
먼저, 도 3a에 도시된 바와 같이, 트랜지스터 및 적어도 하나의 배선층등의 특정 전자소자를 갖는 단결정실리콘기판(1)을 제공한다. 간략화를 위하여, 도 3a에는 이 소자들중 하나로서 하나의 확산영역(1a)만을 도시하였다. 다음에, 이 기판(1)의 표면에 플라즈마강화형CVD공정으로 100∼800nm의 두께를 갖는 제 1 층간절연막(2)을 형성한다. 이 막(2)은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(즉, SiOF), 또는 HSQ로 이루어 진다.
다음에, 제 1 층간절연막(2)상에 50∼400nm의 두께를 갖는 제 2 층간절연막(3)을 형성한다. 이 막(3)은 5∼30wt.%의 탄소를 함유하는 SiO2로 이루어진다. 이 막(3)은 제 1 실시예에서 나타낸 방법과 동일한 방법에 의해 형성된다.
상기 공정단계들은 제 1 실시예에서의 공정단계들과 동일하다.
다음에, 도 3b에 도시된 바와 같이, 제 2 층간절연막(3)상에 200∼800nm두께의 제 3 층간절연막(5)을 형성한다. 이 막(5)은 탄소를 함유하지 않은 SiO2로 이루어진다. 이 단계에서의 상태가 도 3a에 도시되어 있다.
제 3 층간절연막(5)상에 패터닝된 포토레지스트막(25)을 형성한다. 이 막(25)은 소정의 배선리세스들에 대응하는 패턴을 갖지만, 간략화를 위하여 이 막(25)의 패턴중 하나의 윈도우(25a)만을 도시하였다. 패터닝된 포토레지스트막(25)을 마스크로 사용하여, 적절한 플루오르함유가스를 에쳔트로 사용하는 드라이에칭공정으로 제 3 층간절연막(5)을 선택적으로 에칭함으로써, 이 막(5)내에 배선리세스(7A)를 형성한다. 플루오르함유가스로서는, 예컨대, CF4, C4F8, 또는 C2F6가 사용될 수 있다. 이 리세스(7A)는 기판(1)의 확산영역(1a)과 오버랩된다. 이 단계에서의 상태가 도 3b에 도시되어 있다.
드라이에칭공정에서, 이 막(3)이 통상의 탄소가 없는 SiO2보다 낮은 에치레이트를 갖는 탄소함유SiO2로 이루어져 있기 때문에, 하부의 제 2 층간절연막(3)은 에치스토퍼층으로서의 역할을 한다. 따라서, 하부의 제 1 층간절연막(2)은 에칭되지 않는다.
포토레지스트막(25)을 제거한 후, 패터닝된 제 3 층간절연막(5)상에 전체 기판(1)에 걸쳐 포토레지스트막(27)을 형성한다. 이렇게 형성된 막(27)은 원하는 비아홀의 소정패턴을 갖도록 패터닝된다. 여기에서, 패터닝된 포토레지스트막(27)의 하나의 윈도우(27a)만이 도 3c에 도시되어 있다. 이 윈도우(27a)는 기판(1)의 확산영역(1a)의 바로 위에 위치된다.
다음에, 이 패터닝된 포토레지스트막(27)을 마스크로 사용하여, 적절한 플루오르함유가스를 에쳔트로 사용하는 드라이에칭공정으로 탄소함유SiO2로 이루어진 하부의 제 2 층간절연막(3)을 선택적으로 에칭한다. 다음에, 동일한 포토레지스트막(27)을 마스크로 사용하여, 적절한 플루오르함유가스를 에쳔트로 사용하는 드라이에칭공정으로 탄소를 함유하지 않는 SiO2로 이루어진 하부의 제 1 층간절연막(2)을 선택적으로 에칭한다. 따라서, 도 3c에 도시된 바와 같이, 비아홀(8A)이 형성되어 제 2 및 제 1 층간절연막(3,2)을 관통한다. 비아홀(8A)은 상부의 배선리세스(7A)와 오버랩되어 서로 도통한다. 이 홀(8A)은 기판(1)의 확산영역(1a)을 노출시킨다.
드라이에칭공정 후에, 강한 이방성을 갖는 이온산소플라즈마를 사용하여 제 3 층간절연막(5)으로부터 포토레지스트막(27)을 제거한다. 이온플라즈마를 사용하기 때문에, 탄소함유SiO2로 이루어진 제 2 층간절연막(3)이 열화되지 않고 포토레지스트막(27)이 제거될 수 있다.
상술한 공정단계들을 통해서, 도 3d에 도시된 바와 같이, 듀얼다마신구조가 형성된다. 이 구조에서, 제 1 및 제 2 층간절연막(2,3)을 관통하는 비아홀(8A)이 기판(1)의 확산영역(1a)과 오버랩되도록 위치되고, 동시에, 제 3 층간절연막(5)을 관통하는 배선리세스(7A)가 비아홀(8A)과 오버랩되도록 위치된다.
다음에, 도 3d에 도시된 바와 같이, 제 3 층간절연막(5)상에 스퍼터링공정으로 TiN, Ta, 또는 TaN으로 이루어진 금속배리어층(9)이 5∼100nm의 두께로 형성되어 비아홀(8A) 및 배선리세스(7A)내의 노출면을 덮는다. 배리어층(9)상에 스퍼터링공정으로 5∼20nm두께의 Cu씨드층을 형성한 후, 이 Cu씨드층상에 플레이팅공정으로 Cu층을 형성한다. 이 Cu층(11)은 비아홀(8A) 및 배선리세스(7A)를 전체적으로 채운다. 제 3 층간절연막(5)상에 증착된 Cu층(11) 및 배리어층(9)의 불필요한 부분은 CMP공정으로 제거되어, 비아홀(8A)내의 Cu플러그(10)와 배선리세스(7A)내의 Cu배선층(11)을 형성한다.
Cu층(11)을 형성하기 위한 플레이팅공정 대신, 스퍼터링 또는 CVD공정을 사용하는 것도 가능하다.
제 3 층간절연막(5)상에 탄소함유SiO2로 이루어진 제 4 층간절연막(12)을 형성하여 배선층(11)을 덮는다. 20∼400nm의 두께를 갖는 이 막(12)은 제 2 층간절연막(3)과 동일한 물질로 형성될 수 있다. 이 막(12)은 배선층(11)내의 Cu원자가 상부로 확산하는 것을 방지하는 확산방지막으로서 제공되고 또한 에치스토퍼층으로서 제공된다. 이 막(12)의 확산방지능력은 그의 탄소함유량이 증가할 수록 높아진다.
제 2 실시예에 따른 반도체장치 제조방법에 있어서, 제 2 층간절연막(3)이 탄소가 없는 SiO2보다 낮은 에치레이트를 갖는 탄소함유SiO2로 이루어지기 때문에, 이 막(3)이 제 3 층간절연막(5)의 드라이에칭공정에서 에치스토퍼층으로 사용되어 그 안에 도 3b에 도시된 배선리세스(7A)를 형성할 수 있다.
또한, 이 막(3)내에 존재하는 탄소가 메틸, 에틸, 또는 페닐기등의 기 형태이기 때문에, 이 막(3)은 SiNX보다 낮은 상대유전율을 갖는다. 따라서, 배선층(11)과 그에 인접하는 배선 또는 배선들에서 발생하는 프린징필드효과가 감소될 수 있고, 이는 반도체장치에서 배선대배선용량을 저하시킨다.
또한, 탄소함유Sio2는, 그의 탄소함유량이 증가함에 따라 상대유전율이 감소하는 특성과 탄소가 없는 Sio2보다 Cu의 확산방지능력이 높은 특성을 갖는다. 따라서, 탄소함유량을 적절하게 설정함으로써, 탄소함유SiO2로 이루어진 제 2 및 제 4 층간절연막(5,12)의 상대유전율이 5이하로 낮게 설정될 수 있다. 그 결과, 배선대배선용량이 감소될 수 있고, 동시에 신호의 전달지연도 억제될 수 있다.
탄소함유SiO2로 이루어진 제 4 층간절연막(12)의 존재에 의해, 배선층(11)내에 존재하는 Cu의 확산이 억제될 수 있다.
도 3b에 도시된 바와 같이, 패터닝된 포토레지스트막(25)을 형성하는 공정단계전에, 제 3 층간절연막(5)상에 탄소함유SiO2로 이루어진 추가의 절연막이 형성될 수 있다. 이 경우에, 막(25)은 이 추가의 탄소함유SiO2층상에 증착된다. 이 추가의 탄소함유SiO2층의 두께는, 예컨대 50∼400nm이다.
상술한 제 2 실시예에서, 단일의 배선층이 형성되어, 2층 배선구조를 형성한다. 그러나, 배선층(11)과 동일한 방법으로, 이 배선층(11)상에 하나이상의 추가 배선층을 형성하여 다층배선구조를 형성할 수 있다.
도 3e에 도시된 바와 같이, 제 2 실시예에 따른 반도체장치는 제 1 실시예와 거의 동일한 듀얼다마신구조를 갖는다. 따라서, 탄소함유SiO2대신 SiNX층이 사용된 경우와 비교하여 배선대배선용량이 감소된다. 따라서, 신호의 전달지연이 효과적으로 억제될 수 있다.
또한, 도 3a 내지 도 3e를 참조하여 설명한 순차적인 제조공정으로부터 알 수 있듯이, 탄소함유SiO2층의 사용은 제조공정단계를 복잡하게 하지 않는다. 따라서, 다른 복잡한 공정을 사용하지 않고 듀얼다마신구조가 제조될 수 있고, 제조비용의 증가를 방지한다.
본 발명의 바람직한 실시예를 예를들어 설명하였지만, 당업자에게는 본 발명의 사상에서 벗어나지 않고 다양한 수정이 가능하다는 것은 분명하다. 따라서, 본 발명의 범위는 첨부하는 청구범위에 의해서 결정되어야 한다.
상술한 바에 의하면, 제 2 및 제 4 층간절연막 각각은 상대유전율이 SiNX보다 낮은 탄소함유SiO2로 이루어진다. 따라서, 탄소함유SiO2대신 SiNX층이 사용된 경우와 비교하여 배선대배선용량이 감소된다. 따라서, 신호의 전달지연이 효과적으로 억제될 수 있다.
또한, 상술한 순차적인 제조공정으로부터 알 수 있듯이, 탄소함유SiO2층의 사용은 제조공정단계를 복잡하게 하지 않는다. 따라서, 다른 복잡한 공정을 사용하지 않고 듀얼다마신구조가 제조될 수 있고, 제조비용의 증가를 방지한다.

Claims (12)

  1. 듀얼다마신구조를 갖는 반도체장치에 있어서:
    (i) 하부배선층 및 전자소자들을 가지는 반도체기판과;
    (ⅱ) 상기 기판상에 형성된 제 1 층간절연막과;
    (ⅲ) 상기 제 1 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 2 층간절연막과;
    (ⅳ) 상기 제 2 층간절연막상에 형성된 제 3 층간절연막과;
    (v) 상기 제 3 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 4 층간절연막과;
    (ⅵ) 상기 제 1 및 제 2 층간절연막을 관통하며 상기 기판을 노출시키는 비아홀과;
    (ⅶ) 상기 제 3 층간절연막에 형성되며 상기 비아홀과 오버랩되어 상기 비아홀과 도통하도록 형성된 리세스와;
    (ⅷ) 상기 기판내의 상기 하부 배선층 또는 상기 전자소자들과 접촉하도록 비아홀내에 형성된 금속플러그와;
    (ⅸ) 상기 리세스내에 형성된 금속배선층과; 그리고
    (x) 상기 제 3 층간절연막상에 상기 금속배선층을 덮도록 형성된 제 4 층간절연막을 구비하는 반도체장치.
  2. 제 1 항에 있어서, 상기 탄소함유SiO2는 탄화수소기를 함유하며, 상기 제 2 및 제 4 층간절연막 각각은 5이하의 상대유전율을 갖는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 탄소함유SiO2는 Si-H기를 함유하는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 3 층간절연막 각각은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(SiOF), 또는 HSQ(hydrogen silsesquixan)로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 반도체장치.
  5. 듀얼다마신구조를 갖는 반도체장치 제조방법에 있어서:
    (a) 하부배선층 및 전자소자들을 가지는 반도체기판을 제공하는 단계와;
    (b) 상기 기판상에 형성된 제 1 층간절연막을 형성하는 단계와;
    (c) 상기 제 1 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 2 층간절연막을 형성하는 단계와;
    (d) 상기 제 2 층간절연막내에 상기 하부배선층 또는 상기 전자소자들과 오버랩되도록 개구를 형성하는 단계와;
    (e) 상기 개구를 갖는 제 2 층간절연막상에 제 3 층간절연막을 형성하는 단계와;
    (f) 상기 제 3 층간절연막상에 상기 제 2 층간절연막의 상기 개구와 오버랩되도록 위치되는 윈도우를 갖는 패턴마스크층을 형성하는 단계와;
    (g) 상기 패턴마스크층을 사용하여 상기 제 3 층간절연막을 패터닝하여 상기 제 3 층간절연막내에 배선리세스를 형성하면서, 상기 제 2 층간절연막을 사용하여 상기 제 1 층간절연막을 패터닝하여 상기 제 1 층간절연막내에 상기 배선리세스와 도통하는 비아홀을 형성하는 단계와;
    (h) 상기 패턴마스크층을 제거한 후에, 상기 배선리세스 및 상기 비아홀을 채우도록 도전층을 선택적으로 형성하여, 상기 리세스내의 배선층과 상기 홀내의 상기 배선층과 접촉하는 도전플러그를 형성하는 단계와; 그리고
    (i) 상기 제 3 층간절연막상에 탄소함유SiO2로 이루어진 제 4 층간절연막을 형성하여 상기 배선층을 덮는 단계로 이루어지는 반도체장치 제조방법.
  6. 제 5 항에 있어서, 상기 탄소함유SiO2는 탄화수소기를 함유하며, 상기 제 2 및 제 4 층간절연막 각각은 5이하의 상대유전율을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 5 항에 있어서, 상기 탄소함유SiO2는 Si-H기를 함유하는 것을 특징으로하는 반도체장치 제조방법.
  8. 제 5 항에 있어서, 상기 제 1 및 제 3 층간절연막 각각은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(SiOF), 또는 HSQ로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  9. 듀얼다마신구조를 갖는 반도체장치 제조방법에 있어서:
    (a) 하부배선층 및 전자소자들을 가지는 반도체기판을 제공하는 단계와;
    (b) 상기 기판상에 제 1 층간절연막을 형성하는 단계와;
    (c) 상기 제 1 층간절연막상에 형성되고 탄소함유SiO2로 이루어진 제 2 층간절연막을 형성하는 단계와;
    (d) 상기 제 2 층간절연막상에 제 3 층간절연막을 형성하는 단계와;
    (e) 상기 제 3 층간절연막을 패터닝하여 상기 하부배선층 또는 상기 전자소자들과 오버랩되도록 배선리세스를 형성하는 단계와;
    (f) 상기 제 3 층간절연막상에 상기 제 3 층간절연막의 상기 배선리세스와 오버랩되도록 위치되는 윈도우를 갖는 패턴마스크층을 형성하는 단계와;
    (g) 상기 패턴마스크층을 사용하여 상기 제 1 및 제 2 층간절연막을 패터닝하여 상기 제 1 및 제 2 층간절연막을 관통하며 상기 배선리세스와 도통하는 비아홀을 형성하는 단계와;
    (h) 상기 패턴마스크층을 제거한 후에, 상기 배선리세스 및 상기 비아홀을 채우도록 도전층을 선택적으로 형성하여, 상기 리세스내의 배선층과 상기 홀내의 상기 배선층과 접촉하는 도전플러그를 형성하는 단계와; 그리고
    (i) 상기 제 3 층간절연막상에 탄소함유SiO2로 이루어진 제 4 층간절연막을 형성하여 상기 배선층을 덮는 단계로 이루어지는 반도체장치 제조방법.
  10. 제 9 항에 있어서, 상기 탄소함유SiO2는 탄화수소기를 함유하며, 상기 제 2 및 제 4 층간절연막 각각은 5이하의 상대유전율을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 9 항에 있어서, 상기 탄소함유SiO2는 Si-H기를 함유하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 9 항에 있어서, 상기 제 1 및 제 3 층간절연막 각각은 플라즈마증착 SiO2, 플루오르화된 플라즈마증착 SiO2(SiOF), 또는 HSQ로 구성된 그룹으로부터 선택된 물질로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
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