JP2000174023A - 半導体装置及びその製造方法 - Google Patents
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 銅多層配線構造を実現するに当たって銅埋
め込み配線用の溝をリソグラフィー法で形成する場合の
下層銅配線からの反射を防止し、且つ、銅配線の酸化も
防止する。 【解決手段】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側からフッ素を含有するアモル
ファスカーボン膜とSiO2膜をこの順で積層した積層
構造を有する、あるいは窒化珪素上に窒化酸化珪素又は
炭化珪素をこの順に積層した積層構造、炭化珪素単独層
を含む構造。
め込み配線用の溝をリソグラフィー法で形成する場合の
下層銅配線からの反射を防止し、且つ、銅配線の酸化も
防止する。 【解決手段】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側からフッ素を含有するアモル
ファスカーボン膜とSiO2膜をこの順で積層した積層
構造を有する、あるいは窒化珪素上に窒化酸化珪素又は
炭化珪素をこの順に積層した積層構造、炭化珪素単独層
を含む構造。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳しくは、銅多層配線を有する半導
体装置において下層銅配線からの反射を防止する方法に
関する。
の製造方法に関し、詳しくは、銅多層配線を有する半導
体装置において下層銅配線からの反射を防止する方法に
関する。
【0002】
【従来の技術】近年、高速化、高集積化が進むLSIデ
バイスにおいて、トランジスタのみならず、配線につい
ても微細化、高密度化が求められている。
バイスにおいて、トランジスタのみならず、配線につい
ても微細化、高密度化が求められている。
【0003】従来、配線金属材料としては、Alが専ら
使用されていたが、その際、配線上を流れる電流密度の
増大やデバイス全体の発熱による温度上昇に起因して、
配線層中の金属原子が移動し、その移動した部分にボイ
ドが発生することにより断線に至るというエレクトロマ
イグレーション(EM)の問題がある。また、金属原子
が蓄積した部分ではヒルロックと呼ばれる粒塊が形成さ
れ、これが配線上に形成される絶縁層にストレスを与え
ることで、クラック発生の原因ともなっている。
使用されていたが、その際、配線上を流れる電流密度の
増大やデバイス全体の発熱による温度上昇に起因して、
配線層中の金属原子が移動し、その移動した部分にボイ
ドが発生することにより断線に至るというエレクトロマ
イグレーション(EM)の問題がある。また、金属原子
が蓄積した部分ではヒルロックと呼ばれる粒塊が形成さ
れ、これが配線上に形成される絶縁層にストレスを与え
ることで、クラック発生の原因ともなっている。
【0004】これらの問題を解決するために、Alに微
量のSiやCuを混入した合金の使用が提案されている
が、微細化、高密度化が更に進むと、必ずしも十分とは
いえず、更に信頼性の高い銅配線の使用が検討されてい
る。
量のSiやCuを混入した合金の使用が提案されている
が、微細化、高密度化が更に進むと、必ずしも十分とは
いえず、更に信頼性の高い銅配線の使用が検討されてい
る。
【0005】銅は、金属材料として銀の次に固有抵抗が
低く(1.7μΩ−cm、これに対してAlCuは3.
1μΩ−cm)、優れたEM信頼性を有しており、高密
度化の進む中、その技術の確立が望まれている。
低く(1.7μΩ−cm、これに対してAlCuは3.
1μΩ−cm)、優れたEM信頼性を有しており、高密
度化の進む中、その技術の確立が望まれている。
【0006】たとえば、IEDM 97、769−77
2頁には、「銅被覆による高性能1.8V,0.20μ
mCMOS技術(A High Performance 1.8V, 0.20μm C
MOSTechnology with Copper Metallization)」と題し
て、また、IEDM 97、773−776頁には、
「サブ0.25μmCMOS ULSI技術における全
銅配線(Full Copper Wiring in a Sub-0.25μm CMOS U
LSI Technology)」と題して、それぞれ銅を配線材料と
して適用した技術が開示されている。
2頁には、「銅被覆による高性能1.8V,0.20μ
mCMOS技術(A High Performance 1.8V, 0.20μm C
MOSTechnology with Copper Metallization)」と題し
て、また、IEDM 97、773−776頁には、
「サブ0.25μmCMOS ULSI技術における全
銅配線(Full Copper Wiring in a Sub-0.25μm CMOS U
LSI Technology)」と題して、それぞれ銅を配線材料と
して適用した技術が開示されている。
【0007】銅は、エッチングによるパターン形成が比
較的困難であり、特にサブ0.25μmオーダーの半導
体装置に適用するためには、配線埋め込み技術により形
成する必要がある。
較的困難であり、特にサブ0.25μmオーダーの半導
体装置に適用するためには、配線埋め込み技術により形
成する必要がある。
【0008】例えば、図7に示すように、まず第1の層
間絶縁膜71に第1の配線溝72を形成し(図7
(a))、バリアメタル層73に続いて銅74をメッキ
法やCVD法などにより積層する(図7(b))。続い
て、化学機械研磨(CMP)法により、第1の層間絶縁
膜表面が露出するまで研磨を行い、銅表面を平坦化して
第1層目配線75を埋め込み形成する(図7(c))。
この上に更に銅配線を形成するには、第2の層間絶縁膜
76を積層した後、第1層目配線75とのコンタクトの
ためのヴィアホール77及び第2の配線溝78をフォト
リソグラフィー法により形成し(図7(d))、同様に
銅の埋め込みを実施し、第2層目配線79を形成する
(図7(e))。なお、前記後者の引例では、テストチ
ップを形成するために最上層の銅配線をフリップチップ
モジュールに形成することが記載されている。
間絶縁膜71に第1の配線溝72を形成し(図7
(a))、バリアメタル層73に続いて銅74をメッキ
法やCVD法などにより積層する(図7(b))。続い
て、化学機械研磨(CMP)法により、第1の層間絶縁
膜表面が露出するまで研磨を行い、銅表面を平坦化して
第1層目配線75を埋め込み形成する(図7(c))。
この上に更に銅配線を形成するには、第2の層間絶縁膜
76を積層した後、第1層目配線75とのコンタクトの
ためのヴィアホール77及び第2の配線溝78をフォト
リソグラフィー法により形成し(図7(d))、同様に
銅の埋め込みを実施し、第2層目配線79を形成する
(図7(e))。なお、前記後者の引例では、テストチ
ップを形成するために最上層の銅配線をフリップチップ
モジュールに形成することが記載されている。
【0009】
【発明が解決しようとする課題】銅は、比較的酸化され
易い金属である。前記したように銅配線の上に更に銅配
線を重ねていく場合、層間絶縁膜に例えば酸化シリコン
を使用すると、通常、シランを用いて酸化性雰囲気中で
成膜される酸化シリコン膜形成時に、下地の銅も酸化さ
れ、成膜と同時に酸化された銅表面で膜剥がれが生じ、
所望の層間絶縁膜を成膜できないという問題がある。前
記の引例では材質の詳細は不明であるがエッチングスト
ップ層(通常は窒化珪素などが使用される)を形成した
後、酸化膜を形成している例が示されている。
易い金属である。前記したように銅配線の上に更に銅配
線を重ねていく場合、層間絶縁膜に例えば酸化シリコン
を使用すると、通常、シランを用いて酸化性雰囲気中で
成膜される酸化シリコン膜形成時に、下地の銅も酸化さ
れ、成膜と同時に酸化された銅表面で膜剥がれが生じ、
所望の層間絶縁膜を成膜できないという問題がある。前
記の引例では材質の詳細は不明であるがエッチングスト
ップ層(通常は窒化珪素などが使用される)を形成した
後、酸化膜を形成している例が示されている。
【0010】また、層間絶縁膜は、前記したようにフォ
トリソグラフィーによるパターニングに供されるが、こ
のとき、下層配線からの反射によりレジストがオーバー
露光となり、所望のパターンが形成できないという問題
が起こっている。前記のエッチングストップ層として通
常使用されている窒化珪素膜には反射防止効果はない。
この問題は、配線パターンが微細化されるに従って顕著
となり、解決策を講じる必要がある。
トリソグラフィーによるパターニングに供されるが、こ
のとき、下層配線からの反射によりレジストがオーバー
露光となり、所望のパターンが形成できないという問題
が起こっている。前記のエッチングストップ層として通
常使用されている窒化珪素膜には反射防止効果はない。
この問題は、配線パターンが微細化されるに従って顕著
となり、解決策を講じる必要がある。
【0011】通常の金属配線からの反射を防止するため
に、SiON膜を使用することが公知であるが、SiO
N膜の形成には通常シランガスに酸化窒素ガスや窒素、
酸素の混合ガスを添加しながら、基板温度300〜40
0℃程度の温度で成膜を行っているが、このような条件
下で銅配線上に成膜を実施すれば、前記SiO2膜形成
時と同様に銅表面が酸化されて所望の反射防止膜が形成
できないという問題がある。
に、SiON膜を使用することが公知であるが、SiO
N膜の形成には通常シランガスに酸化窒素ガスや窒素、
酸素の混合ガスを添加しながら、基板温度300〜40
0℃程度の温度で成膜を行っているが、このような条件
下で銅配線上に成膜を実施すれば、前記SiO2膜形成
時と同様に銅表面が酸化されて所望の反射防止膜が形成
できないという問題がある。
【0012】本発明は、これらの問題点を解決する半導
体装置を提供するものである。
体装置を提供するものである。
【0013】
【発明を解決するための手段】上記課題を解決する本発
明は、銅埋め込み配線を多層に形成した半導体装置にお
いて、少なくとも一つの積層される銅配線間の層間膜と
して下層銅配線側からフッ素を含有するアモルファスカ
ーボン膜(以下、a−C:F膜と略す)とSiO2膜を
この順で積層した積層構造を有することを特徴とする半
導体装置に関する。
明は、銅埋め込み配線を多層に形成した半導体装置にお
いて、少なくとも一つの積層される銅配線間の層間膜と
して下層銅配線側からフッ素を含有するアモルファスカ
ーボン膜(以下、a−C:F膜と略す)とSiO2膜を
この順で積層した積層構造を有することを特徴とする半
導体装置に関する。
【0014】また、本発明は、銅埋め込み配線を多層に
形成した半導体装置において、少なくとも一つの積層さ
れる銅配線間の層間膜として下層銅配線側から窒化珪素
と窒化酸化珪素をこの順に積層した積層構造、窒化珪素
と炭化珪素をこの順に積層した積層構造、あるいは炭化
珪素層の単独層を含むことを特徴とする半導体装置に関
する。
形成した半導体装置において、少なくとも一つの積層さ
れる銅配線間の層間膜として下層銅配線側から窒化珪素
と窒化酸化珪素をこの順に積層した積層構造、窒化珪素
と炭化珪素をこの順に積層した積層構造、あるいは炭化
珪素層の単独層を含むことを特徴とする半導体装置に関
する。
【0015】
【発明の実施の形態】本発明では、酸素を用いない条件
で酸化防止効果のある膜を形成した後、反射防止膜を形
成する、あるいは酸素を用いない条件で反射防止膜を形
成することで、銅配線表面の酸化による膜剥がれを防止
しつつ、反射防止膜を形成して配線パターンの更なる微
細化に対応できるものである。
で酸化防止効果のある膜を形成した後、反射防止膜を形
成する、あるいは酸素を用いない条件で反射防止膜を形
成することで、銅配線表面の酸化による膜剥がれを防止
しつつ、反射防止膜を形成して配線パターンの更なる微
細化に対応できるものである。
【0016】図5は銅配線、銅配線の上にエッチングス
トッパ層としてSiN(500nm)を形成したもの、
銅配線の上に本発明の一実施形態になるa−C:F膜
(500nm)を形成したものの反射率の波長依存性を
示すグラフである。図から分かるように、フォトリソグ
ラフィー法で使用されるI線(360nm)及びKr−
Fエキシマレーザー(248nm)での反射率を比較す
ると、銅表面の反射と、その上にSiN膜を形成したも
のとでは40%近い反射率を示しているのに対し、本発
明になるa−C:F膜では、I線では5%以下、Kr−
Fでも10%以下の反射率となっている。なお、この例
ではa−C:F膜は500nmに形成しているが、反射
率に関して膜厚依存性はなく、どのような膜厚であって
も反射防止効果がある。
トッパ層としてSiN(500nm)を形成したもの、
銅配線の上に本発明の一実施形態になるa−C:F膜
(500nm)を形成したものの反射率の波長依存性を
示すグラフである。図から分かるように、フォトリソグ
ラフィー法で使用されるI線(360nm)及びKr−
Fエキシマレーザー(248nm)での反射率を比較す
ると、銅表面の反射と、その上にSiN膜を形成したも
のとでは40%近い反射率を示しているのに対し、本発
明になるa−C:F膜では、I線では5%以下、Kr−
Fでも10%以下の反射率となっている。なお、この例
ではa−C:F膜は500nmに形成しているが、反射
率に関して膜厚依存性はなく、どのような膜厚であって
も反射防止効果がある。
【0017】通常、銅表面は大気下での加熱では、図3
に示すように基板温度150℃を越えると急速に酸化を
始める(図3中、グラフA)。これに対し、銅表面にa
−C:F膜(膜厚100nm)を形成すると酸化が抑制
されていることが分かる(図3中、グラフB)。なお、
同図から分かる通り、a−C:F膜自体は酸素を透過し
て、下地の銅が酸化されている。しかしながら、該a−
C:F膜の上にSiO 2膜を形成すると、SiO2膜の成
膜開始時には若干の酸素が透過して銅表面が酸化される
が、形成されたSiO2膜が酸素の透過を遮断すること
で、それ以上の酸化は進行せず、銅とa−C:F膜との
密着性が損なわれることはない。
に示すように基板温度150℃を越えると急速に酸化を
始める(図3中、グラフA)。これに対し、銅表面にa
−C:F膜(膜厚100nm)を形成すると酸化が抑制
されていることが分かる(図3中、グラフB)。なお、
同図から分かる通り、a−C:F膜自体は酸素を透過し
て、下地の銅が酸化されている。しかしながら、該a−
C:F膜の上にSiO 2膜を形成すると、SiO2膜の成
膜開始時には若干の酸素が透過して銅表面が酸化される
が、形成されたSiO2膜が酸素の透過を遮断すること
で、それ以上の酸化は進行せず、銅とa−C:F膜との
密着性が損なわれることはない。
【0018】a−C:F膜の膜厚としては、特に制限さ
れないが、あまり薄すぎると酸素が透過して下地の銅が
酸化される傾向が高まる為、少なくとも50nm、より
好ましくは100nm以上に形成するのが好ましい。上
限に関しては、設計により適宜変更することができる。
れないが、あまり薄すぎると酸素が透過して下地の銅が
酸化される傾向が高まる為、少なくとも50nm、より
好ましくは100nm以上に形成するのが好ましい。上
限に関しては、設計により適宜変更することができる。
【0019】また、酸素透過防止層としてSiN膜を形
成し、その上にSiON膜あるいはSiC膜を形成する
場合、SiN膜の膜厚としては、通常のエッチングスト
ッパ層として形成される膜厚程度に形成すれば良く、最
低でも50nmあれば良く、100nm程度あれば全く
問題ない。SiN膜上に形成されるSiON膜あるいは
SiC膜の膜厚も、最低でも50nmあれば良く、10
0nm程度あれば全く問題ない。更にSiC膜の場合に
は成膜時に酸素を用いないことからこれを直接銅配線上
に形成して反射防止膜としても良い。
成し、その上にSiON膜あるいはSiC膜を形成する
場合、SiN膜の膜厚としては、通常のエッチングスト
ッパ層として形成される膜厚程度に形成すれば良く、最
低でも50nmあれば良く、100nm程度あれば全く
問題ない。SiN膜上に形成されるSiON膜あるいは
SiC膜の膜厚も、最低でも50nmあれば良く、10
0nm程度あれば全く問題ない。更にSiC膜の場合に
は成膜時に酸素を用いないことからこれを直接銅配線上
に形成して反射防止膜としても良い。
【実施例】実施例1 まず、本発明の多層銅配線の形成方法の一実施例につい
て図面を参照して説明する。
て図面を参照して説明する。
【0020】図に示すように、基板1表面にSiO2層
2を形成した後、a−C:F膜3を500nm程度形成
する。更にその上にCVD法によりSiO2膜4を20
0nm程度形成する(図1(a))。このように形成さ
れたSiO2膜4上にレジスト層5を塗布しリソグラフ
ィー法によりパターン形成し、a−C:F膜3及びSi
O2膜4に銅配線を埋め込む為の溝6(幅0.15μ
m、深さ0.2μm)をエッチング形成する(図1
(b))。溝6の形成された基板全面にバリア膜として
TiN膜7を150nmスパッタ法などにより形成し、
その上に銅膜8をCVD法などで形成する(図1
(c))。銅膜8及びTiN膜7をCMP法によりSi
O2膜4が露出するまで研磨し、銅埋め込み配線9を形
成する(図1(d))。
2を形成した後、a−C:F膜3を500nm程度形成
する。更にその上にCVD法によりSiO2膜4を20
0nm程度形成する(図1(a))。このように形成さ
れたSiO2膜4上にレジスト層5を塗布しリソグラフ
ィー法によりパターン形成し、a−C:F膜3及びSi
O2膜4に銅配線を埋め込む為の溝6(幅0.15μ
m、深さ0.2μm)をエッチング形成する(図1
(b))。溝6の形成された基板全面にバリア膜として
TiN膜7を150nmスパッタ法などにより形成し、
その上に銅膜8をCVD法などで形成する(図1
(c))。銅膜8及びTiN膜7をCMP法によりSi
O2膜4が露出するまで研磨し、銅埋め込み配線9を形
成する(図1(d))。
【0021】更にこのように形成された銅埋め込み配線
9上に、前記と同様にしてa−C:F膜3及びSiO2
膜4に銅配線を埋め込む為の溝及び/又はヴィアホール
をエッチング形成し、同様にバリア膜成膜及び銅膜形成
を行い、表面を平坦化する工程を繰り返すことで多層配
線を形成することができる。
9上に、前記と同様にしてa−C:F膜3及びSiO2
膜4に銅配線を埋め込む為の溝及び/又はヴィアホール
をエッチング形成し、同様にバリア膜成膜及び銅膜形成
を行い、表面を平坦化する工程を繰り返すことで多層配
線を形成することができる。
【0022】a−C:F膜形成後、SiO2膜形成を4
00℃及び450℃のアニーリング温度で実施したとき
のSIMSによる表面解析の結果を図4に示す。なお、
SiO2膜は測定前に除去している。同図から分かるよ
うに、何れの温度でのアニーリング後もアニーリング前
と比較しても銅表面はほとんど酸化されていないことが
確認された。
00℃及び450℃のアニーリング温度で実施したとき
のSIMSによる表面解析の結果を図4に示す。なお、
SiO2膜は測定前に除去している。同図から分かるよ
うに、何れの温度でのアニーリング後もアニーリング前
と比較しても銅表面はほとんど酸化されていないことが
確認された。
【0023】本実施例では、a−C:F膜3が前述の図
5に示すように極めて高い反射防止効果を有することに
より、リソグラフィー時にレジストパターンが倒れるこ
となく微細なパターンを形成できる。
5に示すように極めて高い反射防止効果を有することに
より、リソグラフィー時にレジストパターンが倒れるこ
となく微細なパターンを形成できる。
【0024】このように多層化した後、最上層にカバー
層10(前記層間絶縁膜と同じ構成が採用できる)に適
宜エッチングを施してボンディングパッド部12及びヒ
ューズ部11を形成するが、この時、図2に示すよう
に、少なくともヒューズ部11を、好ましくは両方を銅
以外の配線材料、ここではアルミニウムにより形成する
ことで、素子に悪影響を与えるような過電流が印加され
た場合には、該ヒューズが切れることで回路が保護さ
れ、また、ボンディングパッド部を銅以外で形成するこ
とで、安価な金線ボンディング13が可能となる。な
お、コスト的に許容されるのであれば、ボンディングパ
ッド部は銅で形成しても良く、その場合は、従来例同
様、鉛バンプを形成してフリップチップボンディングを
実施しても良い。もちろん、ボンディングパッド部を銅
以外の金属で形成してフリップチップボンディングとす
ることも可能である。なお、同図では銅配線9を4層に
形成する場合を例示的に示しているが、もちろんこれに
限定されるものではない。
層10(前記層間絶縁膜と同じ構成が採用できる)に適
宜エッチングを施してボンディングパッド部12及びヒ
ューズ部11を形成するが、この時、図2に示すよう
に、少なくともヒューズ部11を、好ましくは両方を銅
以外の配線材料、ここではアルミニウムにより形成する
ことで、素子に悪影響を与えるような過電流が印加され
た場合には、該ヒューズが切れることで回路が保護さ
れ、また、ボンディングパッド部を銅以外で形成するこ
とで、安価な金線ボンディング13が可能となる。な
お、コスト的に許容されるのであれば、ボンディングパ
ッド部は銅で形成しても良く、その場合は、従来例同
様、鉛バンプを形成してフリップチップボンディングを
実施しても良い。もちろん、ボンディングパッド部を銅
以外の金属で形成してフリップチップボンディングとす
ることも可能である。なお、同図では銅配線9を4層に
形成する場合を例示的に示しているが、もちろんこれに
限定されるものではない。
【0025】実施例2 図6を参照して、本発明の第2の実施形態について説明
する。図6は、本実施例による銅多層配線の断面図であ
る。
する。図6は、本実施例による銅多層配線の断面図であ
る。
【0026】基板上に形成されたSiO2膜61などの
絶縁膜に銅配線を埋め込む為の溝を形成し、実施例1と
同様バリア膜及び銅膜を成膜する。同様にCMP法によ
り表面を平坦化して第1層目配線を形成する。次に、第
1層目配線62上にシランガス及びアンモニアガスを用
いてCVD法によりSiN膜63を150nm成膜し、
更にその上にシランガス及び酸化窒素を用いてSiON
膜64を150nm成膜した。更に、SiO2膜65な
どの絶縁膜を成膜した後、リソグラフィー法により第2
層目配線66を埋め込む為の溝及び又はヴィアホールを
形成する。この時、下層銅配線からの反射はなく、レジ
ストが倒れることなく所望の溝を形成することができ
た。その後、前記同様にバリア膜及び銅埋め込みを実施
し、第2層目配線66を形成する。更に同様の工程を繰
り返して多層銅配線を形成することができる。なお、図
6では第3層目配線67までしか示していないが、所望
の層数積層できることは言うまでもない。更に前記同様
に、最上層の少なくともヒューズ部を銅以外の材料で形
成することで、前記同様に優れた半導体装置を形成する
ことができる。
絶縁膜に銅配線を埋め込む為の溝を形成し、実施例1と
同様バリア膜及び銅膜を成膜する。同様にCMP法によ
り表面を平坦化して第1層目配線を形成する。次に、第
1層目配線62上にシランガス及びアンモニアガスを用
いてCVD法によりSiN膜63を150nm成膜し、
更にその上にシランガス及び酸化窒素を用いてSiON
膜64を150nm成膜した。更に、SiO2膜65な
どの絶縁膜を成膜した後、リソグラフィー法により第2
層目配線66を埋め込む為の溝及び又はヴィアホールを
形成する。この時、下層銅配線からの反射はなく、レジ
ストが倒れることなく所望の溝を形成することができ
た。その後、前記同様にバリア膜及び銅埋め込みを実施
し、第2層目配線66を形成する。更に同様の工程を繰
り返して多層銅配線を形成することができる。なお、図
6では第3層目配線67までしか示していないが、所望
の層数積層できることは言うまでもない。更に前記同様
に、最上層の少なくともヒューズ部を銅以外の材料で形
成することで、前記同様に優れた半導体装置を形成する
ことができる。
【0027】なお、SiN膜に代えて、SiC膜を使用
しても同様の効果が確認された。また、SiON膜の形
成を行わずにSiC膜単独でも十分に反射防止効果が得
られた。
しても同様の効果が確認された。また、SiON膜の形
成を行わずにSiC膜単独でも十分に反射防止効果が得
られた。
【0028】
【発明の効果】以上説明したように、本発明によれば、
銅配線上に銅配線を埋め込み形成する為の溝及び/又は
ヴィアホールを形成する際に、酸素を用いない条件で下
層銅配線表面に成膜を行い、その後酸素を使用する成膜
を行っても銅表面が酸化されることなく、また、反射防
止効果のある膜が成膜できることから、
銅配線上に銅配線を埋め込み形成する為の溝及び/又は
ヴィアホールを形成する際に、酸素を用いない条件で下
層銅配線表面に成膜を行い、その後酸素を使用する成膜
を行っても銅表面が酸化されることなく、また、反射防
止効果のある膜が成膜できることから、
【図1】本発明の一実施形態になる製造方法の工程断面
図である。
図である。
【図2】本発明の一実施形態になる多層配線構造の断面
図である。
図である。
【図3】銅表面の酸化膜厚と基板温度との関係を示すグ
ラフである。
ラフである。
【図4】銅表面にa−C:F膜を形成してその上に40
0℃(b)及び450℃(c)の条件でSiO2膜を成
膜した時の銅膜上の組成分布を示すSIMSチャートで
ある。なお、同図(a)はアニーリング前の状態を示
す。
0℃(b)及び450℃(c)の条件でSiO2膜を成
膜した時の銅膜上の組成分布を示すSIMSチャートで
ある。なお、同図(a)はアニーリング前の状態を示
す。
【図5】銅表面にa−C:F膜を形成した場合(a)、
SiN膜を形成した場合(b)及び銅表面(c)での反
射率と波長との関係を示すグラフである。
SiN膜を形成した場合(b)及び銅表面(c)での反
射率と波長との関係を示すグラフである。
【図6】本発明の他の実施形態なる多層配線構造の概略
断面図である。
断面図である。
【図7】従来の多層配線構造の製造工程を示す工程断面
図である。
図である。
1 基板 2 SiO2膜 3 a−C:F膜 4 SiO2膜 5 レジスト 6 配線溝 7 TiN膜 8 銅膜 9 銅配線 10 カバー層 11 ヒューズ部 12 ボンディングパッド部 13 金線ボンディング
Claims (10)
- 【請求項1】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側からフッ素を含有するアモル
ファスカーボン膜とSiO2膜をこの順で積層した積層
構造を有することを特徴とする半導体装置。 - 【請求項2】 前記フッ素を含有するアモルファスカー
ボン膜とSiO2膜の積層構造を酸化膜の形成された半
導体基板上に積層し、該積層構造に銅配線を埋め込み形
成し、第1層目配線を形成したことを特徴とする請求項
1に記載の半導体装置。 - 【請求項3】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側から窒化珪素と窒化酸化珪素
をこの順に積層した積層構造を含むことを特徴とする半
導体装置。 - 【請求項4】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側から窒化珪素と炭化珪素をこ
の順に積層した積層構造を含むことを特徴とする半導体
装置。 - 【請求項5】 銅埋め込み配線を多層に形成した半導体
装置において、少なくとも一つの積層される銅配線間の
層間膜として下層銅配線側に炭化珪素層を含むことを特
徴とする半導体装置。 - 【請求項6】 多層銅配線を含む半導体装置の製造方法
であって、銅配線上に絶縁層を形成し、該絶縁層に銅配
線を埋め込み形成するするための溝及び/又は下層銅配
線とのコンタクトをとるためのヴィアホールを形成する
に際し、少なくとも下層の銅配線上にフッ素を含有する
アモルファスカーボン膜及びSiO2膜の積層構造を形
成し、リソグラフィー法により前記積層構造をパターニ
ングして前記溝及び/又はヴィアホールを形成し、上層
の銅配線を埋め込み形成することを特徴とする半導体装
置の製造方法。 - 【請求項7】 前記フッ素を含有するアモルファスカー
ボン膜とSiO2膜の積層構造を酸化膜の形成された半
導体基板上に積層し、該積層構造に銅配線を埋め込み形
成し、第1層目配線を形成することを特徴とする請求項
6に記載の半導体装置の製造方法。 - 【請求項8】 多層銅配線を含む半導体装置の製造方法
であって、銅配線上に絶縁層を形成し、該絶縁層に銅配
線を埋め込み形成するするための溝及び/又は下層銅配
線とのコンタクトをとるためのヴィアホールを形成する
に際し、少なくとも下層の銅配線上に下層銅配線側から
窒化珪素と窒化酸化珪素をこの順に積層した積層構造を
形成し、更に層間絶縁膜を形成した後、リソグラフィー
法により前記層間絶縁膜及び前記積層構造をパターニン
グして前記溝及び/又はヴィアホールを形成し、上層の
銅配線を埋め込み形成することを特徴とする半導体装置
の製造方法。 - 【請求項9】 多層銅配線を含む半導体装置の製造方法
であって、銅配線上に絶縁層を形成し、該絶縁層に銅配
線を埋め込み形成するするための溝及び/又は下層銅配
線とのコンタクトをとるためのヴィアホールを形成する
に際し、少なくとも下層の銅配線上に下層銅配線側から
窒化珪素と炭化珪素をこの順に積層した積層構造を形成
し、更に層間絶縁膜を形成した後、リソグラフィー法に
より前記層間絶縁膜及び前記積層構造をパターニングし
て前記溝及び/又はヴィアホールを形成し、上層の銅配
線を埋め込み形成することを特徴とする半導体装置の製
造方法。 - 【請求項10】 多層銅配線を含む半導体装置の製造方
法であって、銅配線上に絶縁層を形成し、該絶縁層に銅
配線を埋め込み形成するするための溝及び/又は下層銅
配線とのコンタクトをとるためのヴィアホールを形成す
るに際し、少なくとも下層の銅配線上に下層銅配線側か
ら炭化珪素を形成し、更に層間絶縁膜を形成した後、リ
ソグラフィー法により前記層間絶縁膜及び前記炭化珪素
をパターニングして前記溝及び/又はヴィアホールを形
成し、上層の銅配線を埋め込み形成することを特徴とす
る半導体装置の製造方法。
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