JP3754897B2 - 半導体装置用基板およびｓｏｉ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 93
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 150000003377 silicon compounds Chemical class 0.000 claims description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 239000011261 inert gas Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 238000001816 cooling Methods 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 140
- 239000010408 film Substances 0.000 description 42
- 239000013078 crystal Substances 0.000 description 31
- 238000005530 etching Methods 0.000 description 23
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 21
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 15
- 239000012535 impurity Substances 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 8
- 238000010292 electrical insulation Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000002131 composite material Substances 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000395 magnesium oxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- -1 SiO 2 Chemical compound 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 229940125782 compound 2 Drugs 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000008236 heating water Substances 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/90—Bulk effect device making
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板や、ＭＦＳ構造（金属膜−強誘電体膜−半導体層構造）ＦＥＴのように半導体結晶層や強誘電体結晶層を成長させることができるように、シリコン基板上に電気的絶縁性に優れあるいはマイクロマシン特性に優れた絶縁層を介して結晶性絶縁層が設けられる半導体装置用基板の製造方法に関するものである。
【０００２】
なお、本明細書における半導体装置用基板とは、単に半導体装置の完全なベースとなるものだけではなく、結晶性の半導体層や誘電体層を積層し得るベースを意味するもので、後述する絶縁性シリコン化合物層や結晶性絶縁層が半導体装置の一部に設けられる場合や、積層される半導体層上に設けられるものを含む。さらに、結晶性絶縁層をエッチングストップ等のマイクロ加工に利用しうるように、マイクロマシン特性の優れた絶縁層を介して結晶性絶縁層が設けられるマイクロマシン用基板をも含むものとする。特に、マイクロマシン用基板とは、一般に基板の上部や下部からそれぞれの加工をして機械的な繰り返し変形や振動を微少なスケールで行うときに使用することができるものであり、このマイクロマシン用基板としては、例えば シリコン振動板上に単結晶のＰＺＴを成膜し、液室をその下からエッチングにより除去して使うようなユニモルフの構造体や光を反射させるような片持ち梁のような構造体がある。
【０００３】
【従来の技術】
従来、例えば絶縁層上に半導体結晶層を形成するＳＯＩ基板としては、例えば酸化膜が形成されたシリコン基板２枚を貼り合わせて一方の基板を研磨あるいはエッチング切断して薄い半導体層を残すという方法や、シリコン基板の表面から酸素等をイオン注入により一定深さに打ち込んでアニール処理を行うことにより、半導体基板中に絶縁層を埋め込む方法が知られている。
【０００４】
一方、強誘電体層を用いる半導体メモリ装置では、半導体層上にまたは絶縁膜を介して、または白金等の電極金属の表面に強誘電体層が積層される。半導体層上に強誘電体層を積層するＭＦＳ構造では、強誘電体層と半導体層との間に酸化膜が生じて結晶性やモフォロジーが劣化し、また、強誘電体層と半導体層との間の界面準位密度が大きくなる。絶縁膜上に強誘電体層を積層しても、非晶質の絶縁膜上では結晶性の優れた強誘電体層を成長することができない。
【０００５】
さらに 反応性のガスを用いて、金属を酸化させながらシリコンも同時に酸化させる方法では、良質な絶縁層が得られず、しかもその上の結晶絶縁層は、充分な配向が得られない。
【０００６】
【発明が解決しようとする課題】
上述のように、半導体装置の製造工程では、半導体基板上に絶縁層を介して半導体層や結晶性の誘電体層等をエピタキシャル成長する必要のある場合があるが、絶縁層はその表面に直接結晶性の高い層を積層することができない。
【０００７】
しかしながら、最近では、前述の貼り合せにより一方のシリコン層を研磨あるいはエッチング除去、あるいは水ナイフにより切断して薄くするＳＯＩ技術の方法が実用化されているが、非常に高価なプロセスを経るため基板自身が高価なものとなる。また、マイクロマシンのような低価格で必要な構造体にはより低価格の基板とその製法が必要とされていた。さらに、半導体基板の表層部に酸素等を打ち込む方法も、イオン打込みによる半導体層の表面の劣化が著しく、さらにはイオン注入という高価なプロセスを経るために同様の問題が発生していた。
【０００８】
一方、シリコン基板上にＹＳＺ薄膜をエピタキシャル成長する方法としては、信学技報（ＥＤ９６−４２、ＣＰＭ９６−２７、１９９６年５月）や特開平０７−１５０３６１号公報に開示されている方法があり、これらの方法によれば、シリコン基板上に結晶性の絶縁層が得られ、その表面に半導体層や強誘電体層をエピタキシャル成長することができる。しかし、シリコン基板上に設けられるＹＳＺ薄膜は結晶性の金属酸化物でイオンの移動があり、シリコン酸化膜やシリコン窒化膜より電気的絶縁性やマイクロマシンに用いた場合のエッチングストップ特性に劣り、その性能が若干低下するという問題がある。
【０００９】
さらに、特開平１０−２６５９４８号公報には、結晶性シリコン上に非晶質のシリコン酸化膜を形成し、さらに結晶性の絶縁層を形成する技術が開示されている。この方法は、平成５年５月３１日から６月１日まで白雲楼ホテルに於いて開催された日本学術振興会、薄膜第１３１委員会における第１６７回研究会資料（４２〜４３頁）に示されるように、酸素雰囲気中で反応をさせながら、非晶質のシリコン酸化層と結晶性の絶縁層を形成する技術と同等であり、これら両者ともに、スパッタ中に酸素を導入しているために得られる非晶質層に多くの不純物元素が混入するという問題が発生していた。
【００１０】
さらに得られる結晶性絶縁層の結晶性も、シリコンと格子マッチの可能なＹＳＺ（１１１）配向であっても、面内の配向が得られず完全なエピタキシャル層が得られないという問題が発生していた。
【００１１】
そこで、本発明は、前述した従来技術の有する未解決の課題に鑑みてなされたものであって、半導体装置の製造工程で、半導体層上に絶縁層を介して他の半導体層や強誘電体層等の結晶層を成長させるのに適し、かつ、ベースとなるシリコン基板との電気的絶縁特性、エッチングストップ特性、あるいはマイクロアクチュエータ等の繰り返し振動特性を充分に向上させることができる半導体装置用基板およびＳＯＩ基板を安価に製造することができる製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置用基板の製造方法は、不活性ガス中で結晶性絶縁層を構成する金属酸化物をターゲットから飛散させ、４００℃以上に加熱されたシリコン基板上に結晶性絶縁物の結晶層を成長させて成膜し、該成膜中の酸化物からの酸素拡散により、成膜終了後の温度保持時間中の酸素拡散により、および／または、冷却時の酸素の拡散により、前記シリコン基板上に絶縁性シリコン化合物層を形成することを特徴とする。
【００１３】
本発明の半導体装置用基板の製造方法においては、スパッタ装置内に前記シリコン基板および前記ターゲットを対向させて配設し、前記スパッタ装置内に供給する不活性ガスを放電させることにより前記結晶性絶縁物の結晶層を成長させることが好ましい。また、前記ターゲットがＺｒＯ2 （ジルコニア）とＹ2 Ｏ3 （イットリア）とが混合したターゲットまたはＺｒＯ2 とＹ2 Ｏ3 とが溶解したターゲットで、前記不活性ガスがＡｒ（アルゴン）であり、前記結晶性絶縁層がＹＳＺで、前記絶縁性シリコン化合物がシリコン酸化物であり、該絶縁性シリコン化合物中に拡散により含まれる結晶性絶縁層を構成する成分がＺｒおよび／またはＹであることが好ましい。
【００１４】
本発明のＳＯＩ基板の製造方法は、前述した半導体装置用基板の製造方法によりシリコン基板上に成膜された結晶性絶縁層上にさらに結晶性シリコンを成膜することを特徴とする。
【００１５】
【作用】
本発明によれば、半導体装置用基板がシリコン結晶層上に絶縁特性やエッチング特性の優れたシリコン化合物からなる非晶質の絶縁膜を介して結晶性の絶縁層が設けられる構造であって、その表面に他の半導体層や結晶性誘電体層をエピタキシャル成長することができる。その結果、立体的半導体装置や、複合半導体装置、高性能の半導体メモリ装置などを形成することができ、新たな高集積化された半導体装置を安価に得ることができる。さらに、エッチング特性等の良質な酸化層が得ることができるので、その基板に高度に配向させたＰＺＴを組み合わせることにより、振動特性等に優れたマイクロアクチュエータを形成することが可能で、新たなマイクロデバイスを安価に得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１７】
本発明によって製造された半導体装置用基板は、図１に示すように、（結晶性）シリコン基板１と、その上に設けられるＹＳＺ等の結晶性絶縁層３との間にシリコン酸化膜等の電気的絶縁特性やエッチングストップ特性の優れた絶縁性シリコン化合物層２が設けられている。
【００１８】
シリコン基板１は、シリコン単結晶層からなり、その導電型はｎ形層でもｐ形層でも、またはｎ形領域やｐ形領域が形成されて半導体回路が形成されたものでもよく、あるいは他の半導体層等の上にさらにシリコン半導体層が全面にまたは部分的にエピタキシャル成長されたものでもよい。
【００１９】
結晶性絶縁層（単結晶絶縁層）３としては、例えば、金属の酸化物で、結晶構造を形成し得るものが用いられ、ＹＳＺ（イットリア安定化ジルコニア），Ａｌ2 Ｏ3 （サファイア），ＣｅＯ2 （セリア），ＭｇＯ（マグネシア），ＳｒＴｉＯ3 （チタン酸ストロンチウム），ＺｒＯ2 （ジルコニア）等で、不活性ガス中において金属化合物の結晶構造が得られるものである。また、その厚さは用途により異なるが、通常は他の半導体層や結晶性誘電体層を成長するための下地となるもので、５〜２０ｎｍ程度あれば充分で、用途に応じて０.５〜３μｍ程度の厚さに形成されてもよい。
【００２０】
また、絶縁性シリコン化合物２としては、ＳｉＯ2 などのシリコン酸化物、Ｓｉ3 Ｎ4 などのシリコン窒化物、ＳｉＯＮなどのシリコン酸化窒化物等が用いられる。これらの化合物は、結晶性絶縁層３を成長させながらその結晶性絶縁層３を透過する酸素や窒素と基板のシリコンとを化合させるものであり、結晶性絶縁層３を透過する材料との化合物に制約される。ところで、絶縁性シリコン化合物層２は、その形成中に、結晶性絶縁層３を構成する成分元素が拡散混入する。この拡散混入する不純物元素に関し、本発明者等は、不純物元素の濃度に応じて絶縁特性やエッチング特性が変化することを見いだし、表３に関連して後述するように、不純物元素濃度を（０ａｔ％以上で）１０ａｔ％以下とすることにより絶縁特性に優れたものとなり、また、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れたものになるという知見に基づき、絶縁性シリコン化合物層２中に拡散により混入する結晶性絶縁層３を構成する材料の成分元素を１０ａｔ％以下、好ましくは５ａｔ％以下に制御するものである。この絶縁性シリコン化合物層２の厚さは、用途により必要とされる絶縁特性やエッチングストップ性能、マイクロマシン特性等により決定されるが、通常は１０〜６０ｎｍ程度の厚さに形成される。
【００２１】
以上のように、本発明によって製造された半導体装置用基板によれば、シリコン基板１上に非晶質の絶縁膜２を介して単結晶絶縁層３が設けられているため、電気的絶縁性やエッチングストップ性能、マイクロマシン特性に優れた基板を得ることができ、さらに、表面は結晶構造になっており、その表面にさらに半導体層や単結晶誘電体層をエピタキシャル成長することができる。シリコン結晶層１と単結晶絶縁層３との間にシリコン化合物からなる非晶質の絶縁膜２が形成されているため、絶縁特性が非常に優れており、結晶性絶縁層３の表面に設けられる層とその下のシリコン基板１との電気的絶縁が非常に高く保たれる。すなわち、単結晶絶縁層３は、前述のように金属酸化物などの金属化合物であるため、イオンの移動が起こり得ることにより、絶縁特性がやや劣るが、シリコン化合物であるシリコン酸化物やシリコン窒化物は非常に良好な電気特性が得られる。なお、反応性のガスを用いて金属との反応により結晶性絶縁層を成膜する場合は、絶縁性シリコン化合物層であるＳｉＯ2 層界面に大量の不純物元素が拡散し、充分な絶縁特性やエッチングストップ特性が得られないが、後述するようにＡｒ等の不活性ガスを用いる本発明の方法によれば、界面近傍の不純物拡散を１０ａｔ％以下に抑えることが可能であり、不純物元素濃度を（０ａｔ％以上で）１０ａｔ％以下とすることにより絶縁特性に優れたものとなり、また、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れたものとすることができる。
【００２２】
その結果、図１に図示するように、半導体装置用基板５における結晶性絶縁層３上に結晶性シリコン４を成膜してＳＯＩ基板６としたり、さらに、ＳＯＩ基板上にさらにＹＳＺを同様に成膜し、結晶シリコン層が絶縁性酸化物で挟まれたサンドイッチ構造をした基板としても使用することができる。さらに、半導体回路が形成されたシリコン結晶層上にさらに絶縁層を介して半導体層の形成を繰り返して立体的に回路を形成することもでき、また、強誘電体などの結晶性誘電体層をきれいな結晶構造で形成して高特性の半導体メモリ装置を形成することができる。さらに、前述のサンドイッチ構造体のＳｉ単結晶部分を振動板として用い、その上の絶縁性結晶ＹＳＺ上に電極およびＰＺＴあるいはＰＭＮをエピタキシャル成長させて、マイクロアクチュエータとして使用することも可能となる。
【００２３】
次に、本発明の半導体装置用基板の製造方法について、図２〜図４を参照して、シリコン基板上にシリコン酸化膜を介して結晶性絶縁層（ＹＳＺ）の結晶を成長する具体例で説明をする。図２は、本発明の半導体装置用基板の製造方法に用いる装置の一例のエピタキシャル成長用スパッタ装置の概略図であり、図３の（ａ）および（ｂ）は、図２に図示するスパッタ装置における成膜終了後に成膜時の温度を保持して酸素を導入する状態を示す模式図であり、図４の（ａ）および（ｂ）は、アニール処理工程における電気炉によるアニール処理の態様を示す模式図である。
【００２４】
図２に示すスパッタ装置１０において、シリコン基板上にシリコン酸化膜を介してＹＳＺの結晶を成長させるに際して、真空チャンバー１３内の基板載置台１４に、直径が２インチのシリコン半導体結晶層からなる基板１１が取り付けられ、基板載置台１４と対向する位置に設けられるターゲット保持台１６にターゲット１２が固定される。ターゲット１２は、Ｙ2 Ｏ3 ５％を含むＺｒＯ2 複合酸化物ターゲットを用いた。ターゲット１２の周囲は、パーマロイ製の枠１７で覆われている。ターゲット保持台１６には、マッチング回路１９を介して高周波電源が接続され、真空チャンバー１３内で高周波プラズマ放電をさせる。なお、図中１９ａはマッチング箱である。
【００２５】
真空チャンバー１３の一側壁には、ガス導入用の導入管２０が設けられており、この導入管２０を介して不活性ガスとしてのＡｒが真空チャンバー１３内に供給され、真空チャンバー１３の他の側壁にはガスの排出口２１が設けられている。さらに、基板１１の加熱と冷却を任意にコントロールできるようにヒーター１５を用い、ヒーター１５により加熱される基板１１は、ターゲット１２の直上３ｃｍの所に位置付けられて、スパッタ成膜される。成膜時におけるヒーター１５の温度は、基板温度で４００℃以上で、例えば６００℃あるいは８００℃となるように設定する。
【００２６】
前述したスパッタ装置１０を用い、導入管２０から不活性ガスとしてのＡｒを真空チャンバー１３に供給し、ヒーター１５を用いて基板温度を４００℃以上の６００℃あるいは８００℃となるようにし、そして、高周波電源を作動させて、Ａｒを放電させる。ＹＳＺの成膜条件として、入力パワー２００Ｗ、Ａｒガス流量２０ｓｃｃｍで固定し、５分間の成膜を標準として処理を行う。これにより、Ｙ2 Ｏ3 ５％を含むＺｒＯ2 複合酸化物ターゲット１２から金属（Ｚｒ、Ｙ）を飛散させ、シリコン基板１１上にそれらの金属酸化物からなる結晶性絶縁物（ＹＳＺ）の結晶層を成膜することができる。
【００２７】
なお、前述のスパッタ装置で、金属Ｚｒで薄層を形成した後、酸化物ターゲットで同様の成膜を行っても良い。
【００２８】
そして、成膜終了後に、ヒーター１５により成膜時の温度を一定時間保持しながら、真空チャンバー１３内を１ａｔｍになるように酸素（ドライＯ2 または水蒸気Ｏ2 ）を導入管２０から導入する。そして、一定の保持時間経過後に、ヒーター１５の電源を落として、Ａｒで置換しながら急速に冷却して、絶縁性シリコン化合物層としての酸化膜層（ＳｉＯ2 ）を増大させる。この状態を図３の（ａ）および（ｂ）に模式的に図示する。なお、図３の（ａ）は、ドライヤー２５およびフィルター２６を介してドライＯ2 を供給している状態を示し、図３の（ｂ）はドライヤー２５およびフィルター２６を介して供給されるＯ2 に水蒸気発生手段２７により水を加熱して発生する水蒸気を加えた水蒸気Ｏ2 を供給している状態である。このように加熱成膜終了後の加熱保持条件（成膜温度である６００℃と８００℃）下での温度保持時間と酸化膜層の厚さとの関係を表１に示す。なお、成膜終了後に、温度保持をすることなく、Ａｒで置換しながら急速に冷却した場合には、酸化膜層（ＳｉＯ2 ）の増大は見られなかった。表１から、高温での保持時間が長く、そして、水蒸気Ｏ2 の雰囲気である場合に、酸化層（ＳｉＯ2 ）の厚さが増大していることがわかる。
【００２９】
【表１】
【００３０】
次に、Ａｒで置換しながらシリコン基板を急速に冷却した後に、図４に示すような電気炉を用いてアニール処理を行う。図４において、３０は壁部にヒーター３２を備えた電気炉であり、３３は基板３１を載置する基板載置台であり、ヒーターを内蔵している。３４は電気炉３０へガスを導入するガス導入口であり、このガス導入口３４には、ドライヤー３５およびフィルター３６（図４の（ａ））が連接され、さらには純水を加熱して水蒸気を発生させる水蒸気発生手段３７が付設されている（図４の（ｂ））。
【００３１】
このような装置を用いて、前記の基板に対して、アニール温度を６００℃以上に維持して所定時間のアニール処理を行う。このアニール処理において、温度をそれぞれ６００℃、８００℃および１０００℃に設定し、ドライＯ2 および水蒸気Ｏ2 の雰囲気におけるアニール温度と処理時間およびその際の酸化膜層の厚さの関係を表２に示す。
【００３２】
表２から分かるように、酸化層は、ＹＳＺの膜厚に依存することなく成膜することができ、特に、アニール温度が高くそして水蒸気を含む酸素の下でのアニール処理が酸化層を増大させることができる。
【００３３】
【表２】
【００３４】
以上のように、基板温度を４００℃以上に加熱し、Ａｒ等の不活性ガス中で、結晶性絶縁層を構成する金属酸化物をターゲットから飛散させてシリコン基板上に結晶性絶縁物の結晶層を成長させ、そして、（１）成膜中の酸化物からの酸素拡散、（２）成膜終了後の温度保持時間中に酸素拡散、あるいは（３）冷却時の酸素による拡散のいずれかと推定されるが、このような酸素拡散により、シリコン基板表面上に非晶質の絶縁性シリコン化合物層（ＳｉＯ2 等、以下、単に酸化層ともいう）が形成され、さらに絶縁性シリコン化合物層に結晶性絶縁物を構成する材料の成分元素が拡散により混入する。この成分元素の分布は、結晶性絶縁物層と絶縁性シリコン化合物層との界面近傍においては多くなり、結晶性絶縁物層から離間するにしたがって順次少なくなる。このように結晶性絶縁物を構成する材料の成分元素の絶縁性シリコン化合物層への拡散による混入が生じ、その不純物濃度に応じて、そのエッチング特性や絶縁特性が変化するが、後述するように、不純物濃度を１０ａｔ％以下、好ましくは５ａｔ％以下に抑えることにより、充分な絶縁特性とエッチングストップ特性が得られる。
【００３５】
次に、半導体装置用基板におけるエッチング特性および電気絶縁特性について、絶縁性シリコン化合物層（ＳｉＯ2 ）に結晶性絶縁層（ＹＳＺ）を構成する元素であるＺｒおよびＹが拡散することに基づく絶縁性シリコン化合物層（ＳｉＯ2 ）の不純物濃度による特性の変化を調べた結果を表３に示す。
【００３６】
【表３】
【００３７】
表３から分かるように、結晶性のシリコン基板上に絶縁性シリコン化合物層（ＳｉＯ2 ）と結晶性絶縁層（ＹＳＺ）を形成する半導体装置用基板においては、ＳｉＯ2 層にＹＳＺの構成元素であるＺｒおよびＹが拡散し、その不純物（Ｚｒ＋Ｙ）濃度に応じて、そのエッチング特性や絶縁特性が変化するが、不純物（Ｚｒ＋Ｙ）濃度が１０ａｔ％以下であれば、絶縁特性に優れ、絶縁膜として充分であり、さらに、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れていることが分かる。そこで、本発明の半導体装置用基板においては、Ａｒ等の不活性ガス雰囲気によるスパッタリングを用いて形成することにより、絶縁性シリコン化合物層２中に拡散により混入する結晶性絶縁層３を構成する材料の成分元素を１０ａｔ％以下、好ましくは５ａｔ％以下に抑えるものである。
【００３８】
次に、本発明に基づいてＡｒ等の不活性ガスを導入して成膜したＹＳＺとシリコン基板との間に形成される酸化層（絶縁性シリコン化合物層）のエッチング特性と電気的絶縁特性について、酸素を導入して金属との反応をさせながら成膜したＹＳＺとシリコン基板との間に形成される酸化層を比較例として、比較した結果を表４および表５にそれぞれ示す。
【００３９】
【表４】
【００４０】
【表５】
【００４１】
上記の表４および表５から見て、本発明に基づく不活性ガス雰囲気によるスパッタによる酸化層は、エッチング特性や電気的絶縁特性において良好であるが、比較例としての反応性のスパッタリングを用いて形成される酸化層は、明らかに絶縁特性やエッチングのストップ機能に劣り、半導体基板やマイクロマシン用の基板として適さないことがわかる。
【００４２】
また、前述した実施例では、基板温度は６００℃または８００℃として説明しているが、４００℃でも同様の効果があることを確認した。
【００４３】
前述した実施例では、Ｙ2 Ｏ3 とＺｒＯ2 からなる複合酸化物ターゲットを用いてＹＳＺの結晶層を成長させたが、ターゲットにＳｒＴｉＯ3 を用いて同様に結晶層を成長させることができる。さらに、ターゲットにＡｌ2 Ｏ3 を用いることにより同様にＡｌ2 Ｏ3 の結晶層を成長することができ、また、同様に、ＭｇＯやＺｒＯ2 の結晶層を成長することができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、シリコン結晶層上に絶縁特性やエッチング特性の優れたシリコン化合物からなる非晶質の絶縁膜を介して結晶性の絶縁層が形成された構造が得られるため、その表面に他の半導体層や結晶性誘電体層をエピタキシャル成長することができる。その結果、立体的半導体装置や、複合半導体装置、高性能の半導体メモリ装置などを形成することができ、新たな高集積化された半導体装置を安価に得ることができる。しかもエッチング特性等の良質な酸化層が得ることができるので、その基板に高度に配向させたＰＺＴを組み合わせることにより、振動特性等に優れたマイクロアクチュエータを形成することが可能で、新たなマイクロデバイスを安価に得ることができる。
【図面の簡単な説明】
【図１】 本発明によって製造された半導体装置用基板の構成を説明するための図である。
【図２】 本発明の半導体装置用基板の製造方法に用いる装置の一例のエピタキシャル成長用スパッタ装置の概略図である。
【図３】 図２に図示するスパッタ装置における成膜終了後に成膜時の温度を保持して酸素を導入する状態を示す模式図であり、（ａ）はドライＯ2 を供給している状態を示し、（ｂ）は水蒸気Ｏ2 を供給している状態を示す。
【図４】 本発明の半導体装置用基板の製造方法におけるアニール処理の態様を示す模式図であり、（ａ）はＡｒ＋ドライＯ２を供給している状態を示し、（ｂ）はＡｒ＋水蒸気Ｏ２を供給している状態を示す。
【符号の説明】
１ （結晶性）シリコン基板
２ 絶縁性シリコン化合物層（ＳｉＯ2 ）
３ 結晶性絶縁層（ＹＳＺ）
４ （結晶性）シリコン層
５ 半導体装置用基板
６ ＳＯＩ基板
１０ スパッタ装置
１１ 基板
１２ ターゲット
１３ 真空チャンバー
１４ 基板載置台
１５ ヒーター
１６ ターゲット保持台
１９ マッチング回路
２０ 導入管
２１ 排気口
２５ ドライヤー
２６ フィルター
２７ 水蒸気発生手段
３０ 電気炉
３１ 基板
３２ ヒーター
３３ 基板載置台
３５ ドライヤー
３６ フィルター
３７ 水蒸気発生手段
【発明の属する技術分野】
本発明は、ＳＯＩ基板や、ＭＦＳ構造（金属膜−強誘電体膜−半導体層構造）ＦＥＴのように半導体結晶層や強誘電体結晶層を成長させることができるように、シリコン基板上に電気的絶縁性に優れあるいはマイクロマシン特性に優れた絶縁層を介して結晶性絶縁層が設けられる半導体装置用基板の製造方法に関するものである。
【０００２】
なお、本明細書における半導体装置用基板とは、単に半導体装置の完全なベースとなるものだけではなく、結晶性の半導体層や誘電体層を積層し得るベースを意味するもので、後述する絶縁性シリコン化合物層や結晶性絶縁層が半導体装置の一部に設けられる場合や、積層される半導体層上に設けられるものを含む。さらに、結晶性絶縁層をエッチングストップ等のマイクロ加工に利用しうるように、マイクロマシン特性の優れた絶縁層を介して結晶性絶縁層が設けられるマイクロマシン用基板をも含むものとする。特に、マイクロマシン用基板とは、一般に基板の上部や下部からそれぞれの加工をして機械的な繰り返し変形や振動を微少なスケールで行うときに使用することができるものであり、このマイクロマシン用基板としては、例えば シリコン振動板上に単結晶のＰＺＴを成膜し、液室をその下からエッチングにより除去して使うようなユニモルフの構造体や光を反射させるような片持ち梁のような構造体がある。
【０００３】
【従来の技術】
従来、例えば絶縁層上に半導体結晶層を形成するＳＯＩ基板としては、例えば酸化膜が形成されたシリコン基板２枚を貼り合わせて一方の基板を研磨あるいはエッチング切断して薄い半導体層を残すという方法や、シリコン基板の表面から酸素等をイオン注入により一定深さに打ち込んでアニール処理を行うことにより、半導体基板中に絶縁層を埋め込む方法が知られている。
【０００４】
一方、強誘電体層を用いる半導体メモリ装置では、半導体層上にまたは絶縁膜を介して、または白金等の電極金属の表面に強誘電体層が積層される。半導体層上に強誘電体層を積層するＭＦＳ構造では、強誘電体層と半導体層との間に酸化膜が生じて結晶性やモフォロジーが劣化し、また、強誘電体層と半導体層との間の界面準位密度が大きくなる。絶縁膜上に強誘電体層を積層しても、非晶質の絶縁膜上では結晶性の優れた強誘電体層を成長することができない。
【０００５】
さらに 反応性のガスを用いて、金属を酸化させながらシリコンも同時に酸化させる方法では、良質な絶縁層が得られず、しかもその上の結晶絶縁層は、充分な配向が得られない。
【０００６】
【発明が解決しようとする課題】
上述のように、半導体装置の製造工程では、半導体基板上に絶縁層を介して半導体層や結晶性の誘電体層等をエピタキシャル成長する必要のある場合があるが、絶縁層はその表面に直接結晶性の高い層を積層することができない。
【０００７】
しかしながら、最近では、前述の貼り合せにより一方のシリコン層を研磨あるいはエッチング除去、あるいは水ナイフにより切断して薄くするＳＯＩ技術の方法が実用化されているが、非常に高価なプロセスを経るため基板自身が高価なものとなる。また、マイクロマシンのような低価格で必要な構造体にはより低価格の基板とその製法が必要とされていた。さらに、半導体基板の表層部に酸素等を打ち込む方法も、イオン打込みによる半導体層の表面の劣化が著しく、さらにはイオン注入という高価なプロセスを経るために同様の問題が発生していた。
【０００８】
一方、シリコン基板上にＹＳＺ薄膜をエピタキシャル成長する方法としては、信学技報（ＥＤ９６−４２、ＣＰＭ９６−２７、１９９６年５月）や特開平０７−１５０３６１号公報に開示されている方法があり、これらの方法によれば、シリコン基板上に結晶性の絶縁層が得られ、その表面に半導体層や強誘電体層をエピタキシャル成長することができる。しかし、シリコン基板上に設けられるＹＳＺ薄膜は結晶性の金属酸化物でイオンの移動があり、シリコン酸化膜やシリコン窒化膜より電気的絶縁性やマイクロマシンに用いた場合のエッチングストップ特性に劣り、その性能が若干低下するという問題がある。
【０００９】
さらに、特開平１０−２６５９４８号公報には、結晶性シリコン上に非晶質のシリコン酸化膜を形成し、さらに結晶性の絶縁層を形成する技術が開示されている。この方法は、平成５年５月３１日から６月１日まで白雲楼ホテルに於いて開催された日本学術振興会、薄膜第１３１委員会における第１６７回研究会資料（４２〜４３頁）に示されるように、酸素雰囲気中で反応をさせながら、非晶質のシリコン酸化層と結晶性の絶縁層を形成する技術と同等であり、これら両者ともに、スパッタ中に酸素を導入しているために得られる非晶質層に多くの不純物元素が混入するという問題が発生していた。
【００１０】
さらに得られる結晶性絶縁層の結晶性も、シリコンと格子マッチの可能なＹＳＺ（１１１）配向であっても、面内の配向が得られず完全なエピタキシャル層が得られないという問題が発生していた。
【００１１】
そこで、本発明は、前述した従来技術の有する未解決の課題に鑑みてなされたものであって、半導体装置の製造工程で、半導体層上に絶縁層を介して他の半導体層や強誘電体層等の結晶層を成長させるのに適し、かつ、ベースとなるシリコン基板との電気的絶縁特性、エッチングストップ特性、あるいはマイクロアクチュエータ等の繰り返し振動特性を充分に向上させることができる半導体装置用基板およびＳＯＩ基板を安価に製造することができる製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置用基板の製造方法は、不活性ガス中で結晶性絶縁層を構成する金属酸化物をターゲットから飛散させ、４００℃以上に加熱されたシリコン基板上に結晶性絶縁物の結晶層を成長させて成膜し、該成膜中の酸化物からの酸素拡散により、成膜終了後の温度保持時間中の酸素拡散により、および／または、冷却時の酸素の拡散により、前記シリコン基板上に絶縁性シリコン化合物層を形成することを特徴とする。
【００１３】
本発明の半導体装置用基板の製造方法においては、スパッタ装置内に前記シリコン基板および前記ターゲットを対向させて配設し、前記スパッタ装置内に供給する不活性ガスを放電させることにより前記結晶性絶縁物の結晶層を成長させることが好ましい。また、前記ターゲットがＺｒＯ2 （ジルコニア）とＹ2 Ｏ3 （イットリア）とが混合したターゲットまたはＺｒＯ2 とＹ2 Ｏ3 とが溶解したターゲットで、前記不活性ガスがＡｒ（アルゴン）であり、前記結晶性絶縁層がＹＳＺで、前記絶縁性シリコン化合物がシリコン酸化物であり、該絶縁性シリコン化合物中に拡散により含まれる結晶性絶縁層を構成する成分がＺｒおよび／またはＹであることが好ましい。
【００１４】
本発明のＳＯＩ基板の製造方法は、前述した半導体装置用基板の製造方法によりシリコン基板上に成膜された結晶性絶縁層上にさらに結晶性シリコンを成膜することを特徴とする。
【００１５】
【作用】
本発明によれば、半導体装置用基板がシリコン結晶層上に絶縁特性やエッチング特性の優れたシリコン化合物からなる非晶質の絶縁膜を介して結晶性の絶縁層が設けられる構造であって、その表面に他の半導体層や結晶性誘電体層をエピタキシャル成長することができる。その結果、立体的半導体装置や、複合半導体装置、高性能の半導体メモリ装置などを形成することができ、新たな高集積化された半導体装置を安価に得ることができる。さらに、エッチング特性等の良質な酸化層が得ることができるので、その基板に高度に配向させたＰＺＴを組み合わせることにより、振動特性等に優れたマイクロアクチュエータを形成することが可能で、新たなマイクロデバイスを安価に得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１７】
本発明によって製造された半導体装置用基板は、図１に示すように、（結晶性）シリコン基板１と、その上に設けられるＹＳＺ等の結晶性絶縁層３との間にシリコン酸化膜等の電気的絶縁特性やエッチングストップ特性の優れた絶縁性シリコン化合物層２が設けられている。
【００１８】
シリコン基板１は、シリコン単結晶層からなり、その導電型はｎ形層でもｐ形層でも、またはｎ形領域やｐ形領域が形成されて半導体回路が形成されたものでもよく、あるいは他の半導体層等の上にさらにシリコン半導体層が全面にまたは部分的にエピタキシャル成長されたものでもよい。
【００１９】
結晶性絶縁層（単結晶絶縁層）３としては、例えば、金属の酸化物で、結晶構造を形成し得るものが用いられ、ＹＳＺ（イットリア安定化ジルコニア），Ａｌ2 Ｏ3 （サファイア），ＣｅＯ2 （セリア），ＭｇＯ（マグネシア），ＳｒＴｉＯ3 （チタン酸ストロンチウム），ＺｒＯ2 （ジルコニア）等で、不活性ガス中において金属化合物の結晶構造が得られるものである。また、その厚さは用途により異なるが、通常は他の半導体層や結晶性誘電体層を成長するための下地となるもので、５〜２０ｎｍ程度あれば充分で、用途に応じて０.５〜３μｍ程度の厚さに形成されてもよい。
【００２０】
また、絶縁性シリコン化合物２としては、ＳｉＯ2 などのシリコン酸化物、Ｓｉ3 Ｎ4 などのシリコン窒化物、ＳｉＯＮなどのシリコン酸化窒化物等が用いられる。これらの化合物は、結晶性絶縁層３を成長させながらその結晶性絶縁層３を透過する酸素や窒素と基板のシリコンとを化合させるものであり、結晶性絶縁層３を透過する材料との化合物に制約される。ところで、絶縁性シリコン化合物層２は、その形成中に、結晶性絶縁層３を構成する成分元素が拡散混入する。この拡散混入する不純物元素に関し、本発明者等は、不純物元素の濃度に応じて絶縁特性やエッチング特性が変化することを見いだし、表３に関連して後述するように、不純物元素濃度を（０ａｔ％以上で）１０ａｔ％以下とすることにより絶縁特性に優れたものとなり、また、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れたものになるという知見に基づき、絶縁性シリコン化合物層２中に拡散により混入する結晶性絶縁層３を構成する材料の成分元素を１０ａｔ％以下、好ましくは５ａｔ％以下に制御するものである。この絶縁性シリコン化合物層２の厚さは、用途により必要とされる絶縁特性やエッチングストップ性能、マイクロマシン特性等により決定されるが、通常は１０〜６０ｎｍ程度の厚さに形成される。
【００２１】
以上のように、本発明によって製造された半導体装置用基板によれば、シリコン基板１上に非晶質の絶縁膜２を介して単結晶絶縁層３が設けられているため、電気的絶縁性やエッチングストップ性能、マイクロマシン特性に優れた基板を得ることができ、さらに、表面は結晶構造になっており、その表面にさらに半導体層や単結晶誘電体層をエピタキシャル成長することができる。シリコン結晶層１と単結晶絶縁層３との間にシリコン化合物からなる非晶質の絶縁膜２が形成されているため、絶縁特性が非常に優れており、結晶性絶縁層３の表面に設けられる層とその下のシリコン基板１との電気的絶縁が非常に高く保たれる。すなわち、単結晶絶縁層３は、前述のように金属酸化物などの金属化合物であるため、イオンの移動が起こり得ることにより、絶縁特性がやや劣るが、シリコン化合物であるシリコン酸化物やシリコン窒化物は非常に良好な電気特性が得られる。なお、反応性のガスを用いて金属との反応により結晶性絶縁層を成膜する場合は、絶縁性シリコン化合物層であるＳｉＯ2 層界面に大量の不純物元素が拡散し、充分な絶縁特性やエッチングストップ特性が得られないが、後述するようにＡｒ等の不活性ガスを用いる本発明の方法によれば、界面近傍の不純物拡散を１０ａｔ％以下に抑えることが可能であり、不純物元素濃度を（０ａｔ％以上で）１０ａｔ％以下とすることにより絶縁特性に優れたものとなり、また、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れたものとすることができる。
【００２２】
その結果、図１に図示するように、半導体装置用基板５における結晶性絶縁層３上に結晶性シリコン４を成膜してＳＯＩ基板６としたり、さらに、ＳＯＩ基板上にさらにＹＳＺを同様に成膜し、結晶シリコン層が絶縁性酸化物で挟まれたサンドイッチ構造をした基板としても使用することができる。さらに、半導体回路が形成されたシリコン結晶層上にさらに絶縁層を介して半導体層の形成を繰り返して立体的に回路を形成することもでき、また、強誘電体などの結晶性誘電体層をきれいな結晶構造で形成して高特性の半導体メモリ装置を形成することができる。さらに、前述のサンドイッチ構造体のＳｉ単結晶部分を振動板として用い、その上の絶縁性結晶ＹＳＺ上に電極およびＰＺＴあるいはＰＭＮをエピタキシャル成長させて、マイクロアクチュエータとして使用することも可能となる。
【００２３】
次に、本発明の半導体装置用基板の製造方法について、図２〜図４を参照して、シリコン基板上にシリコン酸化膜を介して結晶性絶縁層（ＹＳＺ）の結晶を成長する具体例で説明をする。図２は、本発明の半導体装置用基板の製造方法に用いる装置の一例のエピタキシャル成長用スパッタ装置の概略図であり、図３の（ａ）および（ｂ）は、図２に図示するスパッタ装置における成膜終了後に成膜時の温度を保持して酸素を導入する状態を示す模式図であり、図４の（ａ）および（ｂ）は、アニール処理工程における電気炉によるアニール処理の態様を示す模式図である。
【００２４】
図２に示すスパッタ装置１０において、シリコン基板上にシリコン酸化膜を介してＹＳＺの結晶を成長させるに際して、真空チャンバー１３内の基板載置台１４に、直径が２インチのシリコン半導体結晶層からなる基板１１が取り付けられ、基板載置台１４と対向する位置に設けられるターゲット保持台１６にターゲット１２が固定される。ターゲット１２は、Ｙ2 Ｏ3 ５％を含むＺｒＯ2 複合酸化物ターゲットを用いた。ターゲット１２の周囲は、パーマロイ製の枠１７で覆われている。ターゲット保持台１６には、マッチング回路１９を介して高周波電源が接続され、真空チャンバー１３内で高周波プラズマ放電をさせる。なお、図中１９ａはマッチング箱である。
【００２５】
真空チャンバー１３の一側壁には、ガス導入用の導入管２０が設けられており、この導入管２０を介して不活性ガスとしてのＡｒが真空チャンバー１３内に供給され、真空チャンバー１３の他の側壁にはガスの排出口２１が設けられている。さらに、基板１１の加熱と冷却を任意にコントロールできるようにヒーター１５を用い、ヒーター１５により加熱される基板１１は、ターゲット１２の直上３ｃｍの所に位置付けられて、スパッタ成膜される。成膜時におけるヒーター１５の温度は、基板温度で４００℃以上で、例えば６００℃あるいは８００℃となるように設定する。
【００２６】
前述したスパッタ装置１０を用い、導入管２０から不活性ガスとしてのＡｒを真空チャンバー１３に供給し、ヒーター１５を用いて基板温度を４００℃以上の６００℃あるいは８００℃となるようにし、そして、高周波電源を作動させて、Ａｒを放電させる。ＹＳＺの成膜条件として、入力パワー２００Ｗ、Ａｒガス流量２０ｓｃｃｍで固定し、５分間の成膜を標準として処理を行う。これにより、Ｙ2 Ｏ3 ５％を含むＺｒＯ2 複合酸化物ターゲット１２から金属（Ｚｒ、Ｙ）を飛散させ、シリコン基板１１上にそれらの金属酸化物からなる結晶性絶縁物（ＹＳＺ）の結晶層を成膜することができる。
【００２７】
なお、前述のスパッタ装置で、金属Ｚｒで薄層を形成した後、酸化物ターゲットで同様の成膜を行っても良い。
【００２８】
そして、成膜終了後に、ヒーター１５により成膜時の温度を一定時間保持しながら、真空チャンバー１３内を１ａｔｍになるように酸素（ドライＯ2 または水蒸気Ｏ2 ）を導入管２０から導入する。そして、一定の保持時間経過後に、ヒーター１５の電源を落として、Ａｒで置換しながら急速に冷却して、絶縁性シリコン化合物層としての酸化膜層（ＳｉＯ2 ）を増大させる。この状態を図３の（ａ）および（ｂ）に模式的に図示する。なお、図３の（ａ）は、ドライヤー２５およびフィルター２６を介してドライＯ2 を供給している状態を示し、図３の（ｂ）はドライヤー２５およびフィルター２６を介して供給されるＯ2 に水蒸気発生手段２７により水を加熱して発生する水蒸気を加えた水蒸気Ｏ2 を供給している状態である。このように加熱成膜終了後の加熱保持条件（成膜温度である６００℃と８００℃）下での温度保持時間と酸化膜層の厚さとの関係を表１に示す。なお、成膜終了後に、温度保持をすることなく、Ａｒで置換しながら急速に冷却した場合には、酸化膜層（ＳｉＯ2 ）の増大は見られなかった。表１から、高温での保持時間が長く、そして、水蒸気Ｏ2 の雰囲気である場合に、酸化層（ＳｉＯ2 ）の厚さが増大していることがわかる。
【００２９】
【表１】
次に、Ａｒで置換しながらシリコン基板を急速に冷却した後に、図４に示すような電気炉を用いてアニール処理を行う。図４において、３０は壁部にヒーター３２を備えた電気炉であり、３３は基板３１を載置する基板載置台であり、ヒーターを内蔵している。３４は電気炉３０へガスを導入するガス導入口であり、このガス導入口３４には、ドライヤー３５およびフィルター３６（図４の（ａ））が連接され、さらには純水を加熱して水蒸気を発生させる水蒸気発生手段３７が付設されている（図４の（ｂ））。
【００３１】
このような装置を用いて、前記の基板に対して、アニール温度を６００℃以上に維持して所定時間のアニール処理を行う。このアニール処理において、温度をそれぞれ６００℃、８００℃および１０００℃に設定し、ドライＯ2 および水蒸気Ｏ2 の雰囲気におけるアニール温度と処理時間およびその際の酸化膜層の厚さの関係を表２に示す。
【００３２】
表２から分かるように、酸化層は、ＹＳＺの膜厚に依存することなく成膜することができ、特に、アニール温度が高くそして水蒸気を含む酸素の下でのアニール処理が酸化層を増大させることができる。
【００３３】
【表２】
以上のように、基板温度を４００℃以上に加熱し、Ａｒ等の不活性ガス中で、結晶性絶縁層を構成する金属酸化物をターゲットから飛散させてシリコン基板上に結晶性絶縁物の結晶層を成長させ、そして、（１）成膜中の酸化物からの酸素拡散、（２）成膜終了後の温度保持時間中に酸素拡散、あるいは（３）冷却時の酸素による拡散のいずれかと推定されるが、このような酸素拡散により、シリコン基板表面上に非晶質の絶縁性シリコン化合物層（ＳｉＯ2 等、以下、単に酸化層ともいう）が形成され、さらに絶縁性シリコン化合物層に結晶性絶縁物を構成する材料の成分元素が拡散により混入する。この成分元素の分布は、結晶性絶縁物層と絶縁性シリコン化合物層との界面近傍においては多くなり、結晶性絶縁物層から離間するにしたがって順次少なくなる。このように結晶性絶縁物を構成する材料の成分元素の絶縁性シリコン化合物層への拡散による混入が生じ、その不純物濃度に応じて、そのエッチング特性や絶縁特性が変化するが、後述するように、不純物濃度を１０ａｔ％以下、好ましくは５ａｔ％以下に抑えることにより、充分な絶縁特性とエッチングストップ特性が得られる。
【００３５】
次に、半導体装置用基板におけるエッチング特性および電気絶縁特性について、絶縁性シリコン化合物層（ＳｉＯ2 ）に結晶性絶縁層（ＹＳＺ）を構成する元素であるＺｒおよびＹが拡散することに基づく絶縁性シリコン化合物層（ＳｉＯ2 ）の不純物濃度による特性の変化を調べた結果を表３に示す。
【００３６】
【表３】
表３から分かるように、結晶性のシリコン基板上に絶縁性シリコン化合物層（ＳｉＯ2 ）と結晶性絶縁層（ＹＳＺ）を形成する半導体装置用基板においては、ＳｉＯ2 層にＹＳＺの構成元素であるＺｒおよびＹが拡散し、その不純物（Ｚｒ＋Ｙ）濃度に応じて、そのエッチング特性や絶縁特性が変化するが、不純物（Ｚｒ＋Ｙ）濃度が１０ａｔ％以下であれば、絶縁特性に優れ、絶縁膜として充分であり、さらに、７ａｔ％以下、特に５ａｔ％以下とすることによりエッチング特性も優れていることが分かる。そこで、本発明の半導体装置用基板においては、Ａｒ等の不活性ガス雰囲気によるスパッタリングを用いて形成することにより、絶縁性シリコン化合物層２中に拡散により混入する結晶性絶縁層３を構成する材料の成分元素を１０ａｔ％以下、好ましくは５ａｔ％以下に抑えるものである。
【００３８】
次に、本発明に基づいてＡｒ等の不活性ガスを導入して成膜したＹＳＺとシリコン基板との間に形成される酸化層（絶縁性シリコン化合物層）のエッチング特性と電気的絶縁特性について、酸素を導入して金属との反応をさせながら成膜したＹＳＺとシリコン基板との間に形成される酸化層を比較例として、比較した結果を表４および表５にそれぞれ示す。
【００３９】
【表４】
【表５】
上記の表４および表５から見て、本発明に基づく不活性ガス雰囲気によるスパッタによる酸化層は、エッチング特性や電気的絶縁特性において良好であるが、比較例としての反応性のスパッタリングを用いて形成される酸化層は、明らかに絶縁特性やエッチングのストップ機能に劣り、半導体基板やマイクロマシン用の基板として適さないことがわかる。
【００４２】
また、前述した実施例では、基板温度は６００℃または８００℃として説明しているが、４００℃でも同様の効果があることを確認した。
【００４３】
前述した実施例では、Ｙ2 Ｏ3 とＺｒＯ2 からなる複合酸化物ターゲットを用いてＹＳＺの結晶層を成長させたが、ターゲットにＳｒＴｉＯ3 を用いて同様に結晶層を成長させることができる。さらに、ターゲットにＡｌ2 Ｏ3 を用いることにより同様にＡｌ2 Ｏ3 の結晶層を成長することができ、また、同様に、ＭｇＯやＺｒＯ2 の結晶層を成長することができる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、シリコン結晶層上に絶縁特性やエッチング特性の優れたシリコン化合物からなる非晶質の絶縁膜を介して結晶性の絶縁層が形成された構造が得られるため、その表面に他の半導体層や結晶性誘電体層をエピタキシャル成長することができる。その結果、立体的半導体装置や、複合半導体装置、高性能の半導体メモリ装置などを形成することができ、新たな高集積化された半導体装置を安価に得ることができる。しかもエッチング特性等の良質な酸化層が得ることができるので、その基板に高度に配向させたＰＺＴを組み合わせることにより、振動特性等に優れたマイクロアクチュエータを形成することが可能で、新たなマイクロデバイスを安価に得ることができる。
【図面の簡単な説明】
【図１】 本発明によって製造された半導体装置用基板の構成を説明するための図である。
【図２】 本発明の半導体装置用基板の製造方法に用いる装置の一例のエピタキシャル成長用スパッタ装置の概略図である。
【図３】 図２に図示するスパッタ装置における成膜終了後に成膜時の温度を保持して酸素を導入する状態を示す模式図であり、（ａ）はドライＯ2 を供給している状態を示し、（ｂ）は水蒸気Ｏ2 を供給している状態を示す。
【図４】 本発明の半導体装置用基板の製造方法におけるアニール処理の態様を示す模式図であり、（ａ）はＡｒ＋ドライＯ２を供給している状態を示し、（ｂ）はＡｒ＋水蒸気Ｏ２を供給している状態を示す。
【符号の説明】
１ （結晶性）シリコン基板
２ 絶縁性シリコン化合物層（ＳｉＯ2 ）
３ 結晶性絶縁層（ＹＳＺ）
４ （結晶性）シリコン層
５ 半導体装置用基板
６ ＳＯＩ基板
１０ スパッタ装置
１１ 基板
１２ ターゲット
１３ 真空チャンバー
１４ 基板載置台
１５ ヒーター
１６ ターゲット保持台
１９ マッチング回路
２０ 導入管
２１ 排気口
２５ ドライヤー
２６ フィルター
２７ 水蒸気発生手段
３０ 電気炉
３１ 基板
３２ ヒーター
３３ 基板載置台
３５ ドライヤー
３６ フィルター
３７ 水蒸気発生手段
Claims (4)
- 不活性ガス中で結晶性絶縁層を構成する金属酸化物をターゲットから飛散させ、４００℃以上に加熱されたシリコン基板上に結晶性絶縁物の結晶層を成長させて成膜し、該成膜中の酸化物からの酸素拡散により、成膜終了後の温度保持時間中の酸素拡散により、および／または、冷却時の酸素の拡散により、前記シリコン基板上に絶縁性シリコン化合物層を形成することを特徴とする半導体装置用基板の製造方法。
- スパッタ装置内に前記シリコン基板および前記ターゲットを対向させて配設し、前記スパッタ装置内に供給する不活性ガスを放電させることにより前記結晶性絶縁物の結晶層を成長させることを特徴とする請求項１記載の半導体装置用基板の製造方法。
- 前記ターゲットがＺｒＯ2 とＹ2 Ｏ3 とが混合したターゲットまたはＺｒＯ2 とＹ2 Ｏ3 とが溶解したターゲットで、前記不活性ガスがアルゴンであり、前記結晶性絶縁層がＹＳＺで、前記絶縁性シリコン化合物がシリコン酸化物であり、該絶縁性シリコン化合物中に拡散により含まれる結晶性絶縁層を構成する成分がＺｒおよび／またはＹであることを特徴とする請求項１または２記載の半導体装置用基板の製造方法。
- 請求項１ないし３のいずれか１項に記載の半導体装置用基板の製造方法によりシリコン基板上に成膜された結晶性絶縁層上にさらに結晶性シリコンを成膜することを特徴とするＳＯＩ基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033808A JP3754897B2 (ja) | 2001-02-09 | 2001-02-09 | 半導体装置用基板およびｓｏｉ基板の製造方法 |
| US10/068,988 US6653211B2 (en) | 2001-02-09 | 2002-02-11 | Semiconductor substrate, SOI substrate and manufacturing method therefor |
| US10/694,053 US6841490B2 (en) | 2001-02-09 | 2003-10-28 | Semiconductor substrate, SOI substrate and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001033808A JP3754897B2 (ja) | 2001-02-09 | 2001-02-09 | 半導体装置用基板およびｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237579A JP2002237579A (ja) | 2002-08-23 |
| JP3754897B2 true JP3754897B2 (ja) | 2006-03-15 |
Family
ID=18897500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001033808A Expired - Fee Related JP3754897B2 (ja) | 2001-02-09 | 2001-02-09 | 半導体装置用基板およびｓｏｉ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6653211B2 (ja) |
| JP (1) | JP3754897B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3754897B2 (ja) * | 2001-02-09 | 2006-03-15 | キヤノン株式会社 | 半導体装置用基板およびｓｏｉ基板の製造方法 |
| JP3833070B2 (ja) * | 2001-02-09 | 2006-10-11 | キヤノン株式会社 | 液体噴射ヘッドおよび製造方法 |
| JP4100953B2 (ja) * | 2002-04-18 | 2008-06-11 | キヤノン株式会社 | Ｓｉ基板上に単結晶酸化物導電体を有する積層体及びそれを用いたアクチュエーター及びインクジェットヘッドとその製造方法 |
| JP4086535B2 (ja) * | 2002-04-18 | 2008-05-14 | キヤノン株式会社 | アクチュエータ及びインクジェットヘッドの製造方法 |
| ATE537568T1 (de) * | 2003-01-31 | 2011-12-15 | Canon Kk | Piezoelektrisches element |
| US7215067B2 (en) * | 2003-02-07 | 2007-05-08 | Canon Kabushiki Kaisha | Ferroelectric thin film element, piezoelectric actuator and liquid discharge head |
| US7059711B2 (en) * | 2003-02-07 | 2006-06-13 | Canon Kabushiki Kaisha | Dielectric film structure, piezoelectric actuator using dielectric element film structure and ink jet head |
| US6902962B2 (en) * | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| JP4105044B2 (ja) | 2003-06-13 | 2008-06-18 | 株式会社東芝 | 電界効果トランジスタ |
| EP1646077A1 (en) * | 2003-07-15 | 2006-04-12 | Kanagawa Academy of Science and Technology | Nitride semiconductor element and method for manufacturing thereof |
| JP4717344B2 (ja) * | 2003-12-10 | 2011-07-06 | キヤノン株式会社 | 誘電体薄膜素子、圧電アクチュエータおよび液体吐出ヘッド |
| US7262544B2 (en) * | 2004-01-09 | 2007-08-28 | Canon Kabushiki Kaisha | Dielectric element, piezoelectric element, ink jet head and method for producing the same head |
| TWI255057B (en) * | 2004-02-27 | 2006-05-11 | Canon Kk | Dielectric element, piezoelectric element, ink jet head and ink jet recording apparatus and manufacturing method of same |
| JP2005244133A (ja) * | 2004-02-27 | 2005-09-08 | Canon Inc | 誘電体素子、圧電素子、インクジェットヘッド及びインクジェット記録装置、並びにこれらの製造方法 |
| US7235917B2 (en) * | 2004-08-10 | 2007-06-26 | Canon Kabushiki Kaisha | Piezoelectric member element and liquid discharge head comprising element thereof |
| JP5164052B2 (ja) * | 2005-01-19 | 2013-03-13 | キヤノン株式会社 | 圧電体素子、液体吐出ヘッド及び液体吐出装置 |
| US20070046153A1 (en) * | 2005-08-23 | 2007-03-01 | Canon Kabushiki Kaisha | Piezoelectric substrate, piezoelectric element, liquid discharge head and liquid discharge apparatus |
| US8142678B2 (en) * | 2005-08-23 | 2012-03-27 | Canon Kabushiki Kaisha | Perovskite type oxide material, piezoelectric element, liquid discharge head and liquid discharge apparatus using the same, and method of producing perovskite type oxide material |
| US7521845B2 (en) * | 2005-08-23 | 2009-04-21 | Canon Kabushiki Kaisha | Piezoelectric substance, piezoelectric element, liquid discharge head using piezoelectric element, and liquid discharge apparatus |
| US7528530B2 (en) * | 2005-08-23 | 2009-05-05 | Canon Kabushiki Kaisha | Piezoelectric substance, piezoelectric substance element, liquid discharge head, liquid discharge device and method for producing piezoelectric substance |
| US7591543B2 (en) * | 2005-08-23 | 2009-09-22 | Canon Kabushiki Kaisha | Piezoelectric member, piezoelectric member element, liquid discharge head in use thereof, liquid discharge apparatus and method of manufacturing piezoelectric member |
| US7998362B2 (en) * | 2005-08-23 | 2011-08-16 | Canon Kabushiki Kaisha | Piezoelectric substance, piezoelectric element, liquid discharge head using piezoelectric element, liquid discharge apparatus, and production method of piezoelectric element |
| US7528532B2 (en) * | 2005-08-23 | 2009-05-05 | Canon Kabushiki Kaisha | Piezoelectric substance and manufacturing method thereof, piezoelectric element and liquid discharge head using such piezoelectric element and liquid discharge apparatus |
| JP5011011B2 (ja) * | 2007-07-12 | 2012-08-29 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857485A (en) * | 1987-10-14 | 1989-08-15 | United Technologies Corporation | Oxidation resistant fiber reinforced composite article |
| US5252543A (en) * | 1987-12-20 | 1993-10-12 | Sumitomo Electric Industries, Ltd. | Superconducting thin film and wire on a smooth substrate |
| US5120707A (en) * | 1989-05-22 | 1992-06-09 | Allied-Signal, Inc. | Superconducting ceramics by electrodeposition of metals with embedment of particulate matter, followed by oxidation |
| US5358925A (en) * | 1990-04-18 | 1994-10-25 | Board Of Trustees Of The Leland Stanford Junior University | Silicon substrate having YSZ epitaxial barrier layer and an epitaxial superconducting layer |
| US5157466A (en) * | 1991-03-19 | 1992-10-20 | Conductus, Inc. | Grain boundary junctions in high temperature superconductor films |
| US6174564B1 (en) * | 1991-12-13 | 2001-01-16 | Symetrix Corporation | Method of making metal polyoxyalkylated precursor solutions |
| US5443030A (en) * | 1992-01-08 | 1995-08-22 | Sharp Kabushiki Kaisha | Crystallizing method of ferroelectric film |
| DE69333619T2 (de) * | 1992-01-30 | 2005-09-29 | Canon K.K. | Herstellungsverfahren für Halbleitersubstrate |
| JP3156878B2 (ja) * | 1992-04-30 | 2001-04-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
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| US5828080A (en) * | 1994-08-17 | 1998-10-27 | Tdk Corporation | Oxide thin film, electronic device substrate and electronic device |
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| JP3250721B2 (ja) * | 1995-12-12 | 2002-01-28 | キヤノン株式会社 | Ｓｏｉ基板の製造方法 |
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| US6573209B1 (en) * | 2000-10-13 | 2003-06-03 | Applied Thin Films, Inc. | Zirconium nitride and yttrium nitride solid solution composition |
| US6645639B1 (en) * | 2000-10-13 | 2003-11-11 | Applied Thin Films, Inc. | Epitaxial oxide films via nitride conversion |
| JP3754897B2 (ja) * | 2001-02-09 | 2006-03-15 | キヤノン株式会社 | 半導体装置用基板およびｓｏｉ基板の製造方法 |
| JP4104834B2 (ja) * | 2001-04-13 | 2008-06-18 | 株式会社東芝 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US6472276B1 (en) * | 2001-07-20 | 2002-10-29 | Motorola, Inc. | Using silicate layers for composite semiconductor |
-
2001
- 2001-02-09 JP JP2001033808A patent/JP3754897B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-11 US US10/068,988 patent/US6653211B2/en not_active Expired - Fee Related
-
2003
- 2003-10-28 US US10/694,053 patent/US6841490B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6653211B2 (en) | 2003-11-25 |
| JP2002237579A (ja) | 2002-08-23 |
| US20030003695A1 (en) | 2003-01-02 |
| US6841490B2 (en) | 2005-01-11 |
| US20040077153A1 (en) | 2004-04-22 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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