JP2004349481A - チタン酸ストロンチウム薄膜積層体及びその作製方法 - Google Patents
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Abstract
【解決手段】本発明では、STO膜を第1と第2の2層構造とし、その2つの層の界面を化学的機械研磨(以下「CMP」という。)面とすることにより、薄膜のSTOにおいても、高誘電率とすることに成功した。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、YBa2Cu3O7− δ薄膜を中心とする酸化物超伝導デバイスや低温で実用する半導体デバイス等に使用されるチタン酸ストロンチウム積層体及びその製造方法に関する。
【0002】
【従来の技術】
バルク単結晶のチタン酸ストロンチウム(以下「STO」という。)は、量子常誘電体として知られ、その誘電率は、4.2Kで20,000以上の値を示す。また、その誘電率は、バイアス依存性、ストレス依存性を持ち、それらによって低下する特長を持っている。
【0003】
STOの格子定数は、酸化物超伝導体と非常に近い値を持つことから、該超伝導体のエピタキシャル成長下地基板として用いられ、超伝導デバイスの開発には重要な材料である。
【0004】
実際に、STO薄膜は、デバイスに使用されているが、その誘電率(ε)は、10,000以下(4.2K)であり、バルク単結晶で得られている 20,000には達していない。
【0005】
図1に、例として、M. Lippmaa, M. Kawasakiらの報告によるものを示す。この場合の誘電率は、8,200にしか達していない。
【0006】
図2に、Hong−Cheng Li, X. X. Xiらの報告をに示す。この場合は、誘電率は、1,000にも達していない。上記2件の例の様に現在のところ、STO薄膜の誘電率は10,000にも達していない。
【0007】
【非特許文献1】
Appl. Phys. Lett. 74, 3543(1999)
【非特許文献2】
Appl. Phys. Lett. 73, 464(1998)
【0008】
【発明が解決しようとする課題】
上述したように、バルク単結晶STOは、低温で高い誘電率を示すため、超伝導や低温デバイスの実用化で極めて有用な誘電体であるにも関わらず、薄膜化すると誘電率が低下してしまうという欠点があり、現在に至るもこの欠点は、克服されていない。
【0009】
【課題を解決するための手段】
本発明では、STO膜を第1と第2の2層構造とし、その2つの層の界面を化学的機械研磨(以下「CMP」という。)面とすることにより、薄膜のSTOにおいても、高誘電率とすることに成功した。
【0010】
図3に、本願発明の概念図を示す。図3において、基板の上に下部イットリウム系酸化物超伝導(以下「YBCO」という。)層を積層し、該下部YBCO層の上に、第1のSTO層を堆積する。該第1層のSTO層の表面をCMP処理する。この後、該表面に第2のSTO層を形成し、該第2のSTO層の上にYBCO層を形成する。
【0011】
【実施例】
CMPを用いた3層構造の作製プロセスを図4に示す。パルスレーザ成長法(以下「PLD法」という。)を用いて、STO(100)基板上に下部YBCO膜としてc軸配向YBCO(00n)薄膜を厚さ300nm成膜後、真空を破ることなく連続してSTO(001)薄膜を厚さ10nm成膜して、STO/YBCO構造を作製する。
【0012】
この厚さ10nmのSTO薄膜は、カバーSTO薄膜とよばれ、作製プロセスでYBCOが直接、大気や純水にさらされることを防ぎ、YBCO本来の超伝導特性を低下させないために成膜されている。
【0013】
図5に、YBCO薄膜の成膜条件、図6に、STO薄膜の成膜条件を示す。
【0014】
次に半導体技術で利用されているフォトリソグラフィー法を用いて、レジストにより下部パターンを作製し、低エネルギーイオンミリングを用いてエッチングを行い、下部YBCOのパターンを形成する。次に、PLD法により、STO(100)薄膜厚さ1μm成膜を行う。
【0015】
次に、成膜手順について説明する。まず、基板を200℃に保持し、真空度が10− 4Paに到達した後、酸素ガス雰囲気中(酸素圧100Pa)において温度上昇を行い、810℃に到達した後、STO薄膜を成長する。このSTO薄膜表面上に存在する突起物を除去し、下部YBCO薄膜の作るパターンの段差を平坦化するためCMPにより研磨する。
【0016】
下部YBCO薄膜を直接研磨すると超伝導特性を劣化させる原因になるため、STO薄膜の研磨を行った。その後、CMPプロセスによって表面に付着したSi粒子等の不純物を、アセトン中でサンプルを超音波洗浄による表面クリーニングによって取り除いた。
【0017】
CMPプロセス後、RHEED観測で観測した結果、試料表面は、アモルファス的であることが分かった。アモルファス結晶上にはエピタキシャル成長は、期待できない。
【0018】
このため、酸素圧100Pa雰囲気中、温度600℃、2時間の熱処理を行った。原子間力顕微鏡(AFM)を用いて表面構造の観察を行った。その結果を図7に示す。この写真に見られるように、CMP前においては、かなり大きな突起が観察されるが、CMP後においては、上記突起に比べるとはるかに小さな突起が見られる程度に表面が滑らかになっている。
【0019】
典型的に、200nm程度の高さの円錐状形状の突起物は、CMPにより、高さで1/10以下の20nm以下に減少し、底面の面積で0.04μm2以下と1/10以下になっていることが確認され、CMPによって突起物の形状が小さくなっていることが確認され、超伝導マイクロショートが解消するであろうことが期待された。
【0020】
熱処理後、PLDを用いて絶縁層STO薄膜を200nm成膜し、真空を破ることなく連続して上部YBCO薄膜を250nm成膜する。このSTO薄膜は、CMPによって下部YBCO薄膜から成長している突起物の上部を切断した後、上部平面がSTO研磨表面に出現していることで生じるマイクロショートによる絶縁性の低下を防ぐためである。
【0021】
成膜した上部YBCOのパターンをフォトリソグラフィー法及び低エネルギーイオンミリングを用いて行い、平行平板コンデンサを作製した。HF5%を用いて、下部YBCOに作製した電極部分のSTO薄膜をエッチングにより取り除いた。
【0022】
上部YBCOと下部YBCO薄膜のパターンは、クロスオーバーした構造であり、クロスした部分は、上部YBCO/絶縁層STO/CMP−STO/capped−STO/下部YBCOの積層構造である。
【0023】
【発明の効果】
作製した平行平板コンデンサの抵抗率の温度依存性を図8に示す。CMP研磨によって、抵抗率は、半導体的挙動が確認され、その急激な減少が解消されたことが分かる。
【0024】
図9に誘電率の温度依存性を示す。100kHzで温度4.2Kにおいて20,000以上の誘電率が確認された。この誘電率の温度依存性は単結晶で得られた特性と一致していることから、優れた誘電特性を持つSTO薄膜がYBCO薄膜上に作製されていることを示している。
【図面の簡単な説明】
【図1】M. LippmaaらによるSTO薄膜の誘電率
【図2】Hong−Cheng Li, X. X. XiらによるSTO薄膜の誘電率
【図3】本願発明の概念図
【図4】本願発明を利用した平行コンデンサの作製工程図
【図5】YBCO薄膜の成膜条件
【図6】STO薄膜の成膜条件
【図7】原子間力顕微鏡を用いて観察したSTO表面構造
【図8】本願発明を利用した平行平板コンデンサの抵抗率の温度依存性
【図9】本願発明を利用した平行平板コンデンサの誘電率の温度依存性
Claims (4)
- 基板上に第1のチタン酸ストロンチウム薄膜を形成し、該薄膜表面を化学的機械研磨により研磨した後、該研磨された表面上に第2のチタン酸ストロンチウム薄膜が形成されていることを特長とする高誘電率チタン酸ストロンチウム薄膜積層体。
- 上記基板は、ABa2Cu3O7− δ(A=Y, Nd, Sm, Eu, Gd, Dy, Ho, Yb;δは1以下の正数)、MgO、LaAlO3又は半導体ウェーハ基板に前記物質が形成されたものであることを特長とする請求項1に記載の高誘電率チタン酸ストロンチウム薄膜積層体。
- 基板上に第1のチタン酸ストロンチウム薄膜を形成し、該薄膜表面を化学的機械研磨により研磨した後、該研磨された表面上に第2のチタン酸ストロンチウム薄膜を形成することを特長とする高誘電率チタン酸ストロンチウム薄膜積層体の作製方法。
- 上記基板は、ABa2Cu3O7− δ(A=Y, Nd, Sm, Eu, Gd, Dy, Ho, Yb;δは1以下の正数)、MgO、LaAlO3又は半導体ウェーハ基板に前記物質が形成されたものであることを特長とする請求項3に記載の高誘電率チタン酸ストロンチウム薄膜積層体の作製方法。
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