JP3994468B2 - 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリに関し、特に、シリコン上で展開される酸化物エレクトロニクスに適用して好適なものである。
【０００２】
【従来の技術】
酸化物薄膜材料は、１９８６年に報告された高温超伝導酸化物に端を発し((1)Z. Phys. B.,64,189-193(1986)) 、この数年で驚異的に発展してきていることは周知の事実である（例えば、(2)MRS Bulletin,XVII,No.8,16-54(1992) 、(3)MRS Bulletin,XIX,No.9,21-55(1994)）。
【０００３】
一方、１９５０年代の一時期に精力的に研究されながら、強誘電体薄膜の界面制御の難しさなどにより産業に浸透しなかった、強誘電体を用いたメモリデバイス（例えば、(4)Electrical Engineering,71,916-922(1952)、(5)Bell Labs. Record,33,335-342(1955))が、最近、強誘電体不揮発性メモリとして新たに脚光を浴びるようになり、その研究開発が急速に展開されてきている。この強誘電体不揮発性メモリの現状については、詳細に報告されている（例えば、(6)Appl. Phys. Lett.,48,1439-1440(1986) 、(7) 米国特許第４７１３１５７号、(8)IEDM Tech. Dig.,850-851(1987)、(9)IEEE J. Solid State Circuits,23,1171-1175(1988)、(10)Tech. Dig. ISSCC 88,130-131(1988) 、(11)応用物理、第62巻、第12号、1212-1215(1993) 、(12)エレクトロニク・セラミクス、第24巻、７月号、6-10(1993)、(13)電子材料、第33巻、第８号（1994)(「強誘電体薄膜の不揮発性メモリへの応用」特集号) 、(14)セラミックス、第27巻、720-727(1992))。
【０００４】
また、酸化物超伝導デバイス（文献(2) および(3) を参照) は当然のことながら、酸化物非線形光学素子などの応用についても同様に、近年多くの研究開発が行われていることは、周知の通りである。
【０００５】
さて、強誘電体不揮発性メモリ（以下「ＦｅＲＡＭ」という）には、大きく分けて、メモリセルが１個の電界効果トランジスタ（ＦＥＴ）と１個のキャパシタとからなるもの（以下「１トランジスタ１キャパシタ型ＦｅＲＡＭ」という）とメモリセルがＦＥＴからなるもの（以下「ＦＥＴ型ＦｅＲＡＭ」という）との二種類がある。１トランジスタ１キャパシタ型ＦｅＲＡＭの例を図１６に示す。また、ＦＥＴ型ＦｅＲＡＭの例を図１７、図１８および図１９に示す。
【０００６】
図１６に示す１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、シリコン（Ｓｉ）基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３が設けられている。ゲート電極１０３の両側の部分におけるＳｉ基板１０１中にはソース領域１０４およびドレイン領域１０５が設けられている。これらのゲート電極１０３、ソース領域１０４およびドレイン領域１０５によりＭＩＳ（Metal-Insulator-Metal)ＦＥＴが形成されている。符号１０６は層間絶縁膜を示す。このＭＩＳＦＥＴに隣接する部分における層間絶縁膜１０６上に金属薄膜からなる下部電極１０７、強誘電体薄膜１０８および金属薄膜からなる上部電極１０９が順次積層されている。これらの下部電極１０７、強誘電体薄膜１０８および上部電極１０９によりＭＦＭ（Metal-Ferroelectric-Metal)構造のキャパシタが形成されている。ここで、このキャパシタの下部電極１０７は、ＭＩＳＦＥＴのドレイン領域１０５と電気的に接続されている。
【０００７】
なお、この１トランジスタ１キャパシタ型ＦｅＲＡＭは、ＭＩＳＦＥＴとキャパシタとを平面的に並列配置した、いわゆるプレーナ型のものであるが、このほかに、後述のような、ドレイン領域から直接プラグを介してＭＩＳＦＥＴ部付近の上方にキャパシタを配置した、いわゆるスタック型のものも知られている。
【０００８】
一方、図１７に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板２０１上に強誘電体薄膜２０２および金属薄膜２０３が順次積層され、ＭＦＳ（Metal-Ferroelectric-Semiconductor)構造が形成されている。金属薄膜２０３の両側の部分におけるＳｉ基板２０１中にはソース領域２０４およびドレイン領域２０５が設けられている。
【０００９】
また、図１８に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板３０１上に絶縁膜３０２、強誘電体薄膜３０３および金属薄膜３０４が順次積層され、ＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor)構造が形成されている。金属薄膜３０４の両側の部分におけるＳｉ基板３０１中にはソース領域３０５およびドレイン領域３０６が設けられている。
【００１０】
さらに、図１９に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板４０１上に絶縁膜４０２、金属薄膜４０３、強誘電体薄膜４０４および金属薄膜４０５が順次積層され、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor)構造が形成されている。金属薄膜４０５の両側の部分におけるＳｉ基板４０１中にはソース領域４０６およびドレイン領域４０７が設けられている。
【００１１】
ここで、図１６および図１９において点線で示したＭＦＭＩＳ構造は、図１６に示す１トランジスタ１キャパシタ型ＦｅＲＡＭと図１９に示すＦＥＴ型ＦｅＲＡＭとに共通する部分であり、この基本的積層構造については、各種の文献でその最適化材料設計や有効性が述べられている（例えば、(15)特開平８−３３０５４０号公報、(16)特開平８−３３５６７２号公報、(17)特開平８−３４００８７号公報、(18)特願平８−３３６１５８号）、(19)J. Ceram. Soc. Japan, Int. Edition,103,1088-1099(1995)、(20)Mater. Sci. Eng. B.,41,166-173(1996)) 。
【００１２】
さて、ＦＥＴ型ＦｅＲＡＭにおいては、歴史的には、図１７に示すＭＦＳ構造から図１８に示すＭＦＩＳ構造へ移行したが、それは、図１７に示すＭＦＳ構造ではＳｉ基板２０１上に強誘電体薄膜２０２を直接成長させた場合には良好な界面を形成することが難しいのに対し、図１８に示すＭＦＩＳ構造ではＳｉ基板３０１上に絶縁膜３０２を介して強誘電体薄膜３０３を成長させることにより良好な界面を形成することができるからである。さらに、図１８に示すＭＦＩＳ構造から図１９に示すＭＦＭＩＳ構造への移行は、主として、図１８に示すＭＦＩＳ構造では強誘電体薄膜３０３からＳｉ基板３０１のチャネル部への元素の拡散の問題があるからであるが（文献(4) 〜(14)参照）、この拡散の問題がなければ、図１８に示すＭＦＩＳ構造がＦＥＴ型ＦｅＲＡＭにおいて現在最も理想的と考えられる。
【００１３】
一方、１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、メモリセルの高密度化に伴って、プレーナ型からスタック型への移行が考えられる。図２０および図２１にそれぞれ典型的なプレーナ型およびスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す。
【００１４】
図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ｎ型Ｓｉ基板５０１中にｐウエル５０２が設けられている。ｐウエル５０２の表面にはＳｉＯ2 膜からなるフィールド絶縁膜５０３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜５０３で囲まれた部分におけるｐウエル５０２の表面にはＳｉＯ2 膜からなるゲート絶縁膜５０４が設けられている。ゲート絶縁膜５０４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極５０５が設けられている。ゲート電極５０５の両側の部分におけるｐウエル５０２中にはｎ+ 型のソース領域５０６およびドレイン領域５０７が設けられている。ゲート電極５０５、ソース領域５０６およびドレイン領域５０７によりｎチャネルＭＩＳＦＥＴが形成されている。符号５０８はＳｉＯ2 膜からなる層間絶縁膜を示す。フィールド絶縁膜５０３の上方の部分における層間絶縁膜５０８上には白金（Ｐｔ）薄膜からなる下部電極５０９、強誘電体薄膜５１０およびＰｔ薄膜からなる上部電極５１１が順次積層されている。下部電極５０９、強誘電体薄膜５１０および上部電極５１１によりキャパシタが形成されている。これらのｎチャネルＭＩＳＦＥＴおよびキャパシタはＳｉＯ2 膜からなる層間絶縁膜５１２により覆われている。ｎチャネルＭＩＳＦＥＴのドレイン領域５０７の上側の部分におけるゲート絶縁膜５０４、層間絶縁膜５０８および層間絶縁膜５１２にはコンタクトホール５１３が設けられている。このコンタクトホール５１３の部分におけるドレイン領域５０７上には不純物がドープされた多結晶Ｓｉまたはタングステン（Ｗ）からなるプラグ５１４が設けられている。このプラグ５１４は、上部電極５１１の上側の部分における層間絶縁膜５１２に設けられたコンタクトホール５１５を介して金属配線５１６により上部電極５１１と接続されている。下部電極５０９の一端部の上側の部分における層間絶縁膜５１２にはコンタクトホール５１７が設けられ、このコンタクトホール５１７を通じて金属配線５１８が下部電極５０９と接続されている。
【００１５】
一方、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭと同様に、ｎ型Ｓｉ基板６０１中に設けられたｐウエル６０２の表面にフィールド絶縁膜６０３が選択的に設けられて素子間分離が行われているとともに、このフィールド絶縁膜６０３で囲まれた部分におけるｐウエル６０２にゲート絶縁膜６０４、ゲート電極６０５、ソース領域６０６およびドレイン領域６０７からなるｎチャネルＭＩＳＦＥＴが形成されている。符号６０８はＳｉＯ2 膜からなる層間絶縁膜を示す。ｎチャネルＭＩＳＦＥＴのドレイン領域６０７の上側の部分におけるゲート絶縁膜６０４および層間絶縁膜６０８にはコンタクトホール６０９が設けられている。このコンタクトホール６０９の部分におけるドレイン領域６０７上には、不純物がドープされた多結晶または単結晶のＳｉからなるプラグ６１０が設けられている。このプラグ６１０の上に、不純物がドープされた多結晶または単結晶のＳｉ膜６１１およびバリアメタルからなるバッファ層６１２を介して、Ｐｔ薄膜からなる下部電極６１３、強誘電体薄膜６１４およびＰｔ薄膜からなる上部電極６１５が順次積層されている。下部電極６１３、強誘電体薄膜６１４および上部電極６１５によりキャパシタが形成されている。
【００１６】
図２１および図２２にそれぞれ示すプレーナ型およびスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭの構造的な相違点の一つに、プラグ５１４、６１０と下部電極５０９、６１３および上部電極５１１、６１５との配置がある。具体的には、図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ｎチャネルＭＩＳＦＥＴのドレイン領域５０７とキャパシタの上部電極５１１との接続に金属配線５１６が必要であるが、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、不純物がドープされた多結晶Ｓｉからなるプラグ６１０によりｎチャネルＭＩＳＦＥＴのドレイン領域６０７とキャパシタの下部電極６１３とを直接接続している。したがって、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるキャパシタは、不純物がドープされたＳｉからなるプラグ６１０および不純物がドープされたＳｉ膜６１１が金属であると考えると、単純なＭＦＭ構造と考えることが可能である。しかしながら、この場合、Ｍ部と考えている、不純物がドープされたＳｉ膜６１１と下部電極６１３とを直接接触させると、Ｓｉの拡散の問題が生じる。したがって、ＦＥＴ型ＦｅＲＡＭと同様に、この場合も、上述のように、良質なバッファ層６１２がどうしても要望される。この結果、スタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、不純物がドープされたＳｉをＭ部とする良質のＭＦＩＭ構造が要望されることになる。
【００１７】
しかしながら、これまで、この非常に重要であるＳｉ上の良好なバッファ層は見い出されていない。一般にＳｉと格子整合する材料としては、酸化マグネシウム（ＭｇＯ）、酸化セリウム（ＣｅＯ2 ）、α型アルミナ（ａ−Ａｌ2 Ｏ3 ）、イットリウム安定化ジルコニウム（ＹＳＺ）およびマグネシウム・アルミニウム・スピネル（ＭｇＡｌ2 Ｏ4 ）が知られている。この中で、拡散による問題やその上へのペロブスカイト型酸化物のエピタキシャル成長の可能性が高いのがＣｅＯ2 とＭｇＡｌ2 Ｏ4 である。ところが、この両者には一長一短がある。図２２に両者の格子定数の温度依存性を示す。
【００１８】
図２２から、格子整合の観点からは断然、ＣｅＯ2 の方がバッファ層の材料として有利であることがわかる。しかしながら、格子整合した場合の結晶学的積層構造に関しては、図２３および図２４に示すように、ＭｇＡｌ2 Ｏ4 では、その上へのペロブスカイト型酸化物の成長が非常に容易であるが、ＣｅＯ2 に関しては大きな技術上の壁が存在していた。
【００１９】
すなわち、従来は、Ｓｉ（１００）上でもＣｅＯ2 （１００）はエピタキシャル成長せず、ＣｅＯ2 （１１０）がエピタキシャル成長すると多くの論文で報告されている。これらの論文のうちＣｅＯ2 に関係するもののほとんどが、ＣｅＯ2 （１１０）／Ｓｉ（１００）構造しか得られないという結果を示している。
【００２０】
しかしながら、本発明者は、ＣｅＯ2 （１００）／Ｓｉ（１００）の高配向膜をＭＯＣＶＤ（有機金属化学気相成長）法で作製することに成功した。その結果を図２５のＸ線回折パターンに示す。図２５において、わずかに他の結晶面からの回折が認められるが、（１００）配向が非常に強いことが理解される。この研究内容については、すでに報告されている（(21)3rd TIT International Symposium on Oxide Electronics(Yokohama,Dec.18-20,1996) 、(22)特願平８−３３７２４１号）。
【００２１】
したがって、本発明者の知見によれば、ＣｅＯ2 （１００）／Ｓｉ（１００）の実現に技術的な障害はほとんど存在しないと言える。この結果、図２６に示すように、ＣｅＯ2 （１００）上にペロブスカイト型のＡＢＯ3 （１００）を結晶学的に完全にエピタキシャル成長させることが可能となった。
【００２２】
このような背景から、特願平８−３３６１５８号において本発明者が提案したＣｅＯ2 （１００）／Ｓｉ（１００）構造およびその製造方法が重要になる。この技術は、図１８に示すＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭや図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭなどにおいて、十分に活かされるはずである。
【００２３】
次に、上部電極についてであるが、一般には強誘電体に対する電極としてＰｔ電極が知られている（例えば、(23)J. Appl. Phys.,70,382-388(1991))。このＰｔ電極を用いたＦｅＲＡＭの代表例に、ＰＺＴ薄膜を一対のＰｔ電極間にはさんだ構造を有するＦｅＲＡＭがあるが、Ｐｔ電極のはがれが起きやすかったり、経時変化を示すいわゆるファティーグ特性が悪いものが多かった。これは、Ｐｔ電極との界面の近傍におけるＰＺＴ薄膜の酸素欠損や、ＰＺＴの自発分極値が大きいこと、すなわち格子変位量が大きいことに由来する結合力の疲労などの因子が複雑に絡んで起こるものと考えられている（例えば、(24)J. Appl. Phys.,70,382-388(1991))。
【００２４】
最近、上述のファティーグ特性を改善するために、ビスマス（Ｂｉ）系層状強誘電性酸化物薄膜を強誘電体薄膜に用いたＦｅＲＡＭが提案されている（例えば、(25)国際公開番号ＷＯ９３／１２５３８、(26)国際公開番号ＷＯ９３／１２５４２）。
【００２５】
しかしながら、このＢｉ系層状強誘電体材料は、強誘電体で最も重要な自発分極値を大きくすることができない（例えば、ＰＺＴでは４０μＣ／ｃｍ2 以上の自発分極値を容易に得ることができるが、Ｂｉ系層状強誘電体では１５μＣ／ｃｍ2 程度の自発分極値しか得ることができない）とか、層状物質であることにより異方性が大きく、デバイス設計において難しい問題を残す可能性が高いなどの問題がある。このため、既存のＰＺＴを使いこなす方向での研究開発がなされている。その一つが、導電性酸化物からなる電極の使用である。
【００２６】
すなわち、例えば、ＦｅＲＡＭ用の電極として、ＳｒＲｕＯ3 電極に関して多くの研究がなされている（(27)Science,258,1766-1769(1992) 、(28)Mater. Res. Soc. Symp. Proc.,310,145-150(1993)、(29)Appl. Phys. Lett.,63,2570-2572(1993)、(30)Mater. Res. Soc. Symp. Proc., 341,229-240 (1993)、(31)E6.8, MRS Fall Meeting at Boston (Nov.28,1995)、(32)Appl. Phys. Lett., 66, 2197-2199 (1995))。
【００２７】
また、同じくＦｅＲＡＭ用の電極として、ＬａＳｒＣｏＯ3 電極についても多くの研究がなされている（(33)Appl. Phys. Lett.,63,3592-3594(1993)、(34)Appl. Phys. Lett.,64,1588-1590(1994)、(35)Appl. Phys. Lett.,64,2511-2513(1994)、(36)Appl. Phys. Lett.,66,1337-1339(1995)) 。
【００２８】
さらに、同じくＦｅＲＡＭ用の電極として、ＹＢＣＯ相やＬＳＣＯ相などの超伝導酸化物電極についても多くの研究がなされている（(37)Science,252,944-946(1991) 、(38)Appl. Phys. Lett.,61,1537-1539(1992)、(39)Appl. Phys. Lett.,63,27-29(1993)、(40)Appl. Phys. Lett.,63,30-32(1993)、(41)J. Am. Ceram. Soc.,76,3141-3143(1993) 、(42)Appl. Phys. Lett.,64,1050-1052(1994)、(43)Appl. Phys. Lett.,64,3646-3648(1994)、(44)Appl. Phys. Lett.,66,2493-2495(1995)、(45)Appl. Phys. Lett.,64,3181-3183(1994)、(46)Appl. Phys. Lett.,66,2069-2071(1995)、(47)Appl. Phys. Lett.,67,554-556(1995)、(48)J. Appl. Phys.,77,6466-6471(1995) 、(49)J. Appl. Phys.,78,4591-4595(1995) 、(50)5th Int. Supercond. Ele.Conf./ISEC'95(Sept.18-21,Nagoya,Japan)(1995)pp.246-248、(51)Jpn. J. Appl. Phys.,33,5182-5186(1994)、(52)Physica C,235-240,739-740(1994) 、(53)Appl. Phys. Lett.,66,299-301(1995)、(54)Appl. Phys. Lett.,66,1172-1174(1995)、(55)Appl. Phys. Lett.,67,58-60(1995)) 。
【００２９】
特に、電極材料として、強誘電体層と同じペロブスカイト関連構造を有する導電性酸化物を使用すれば、残留分極値の向上（例えば、(56)Mater. Res. Soc. Symp. Proc.,401,139-149(1996)) だけでなく、ファティーグ特性の回復および向上も図ることができることが報告されている（例えば、(57)Jpn. J. Appl. Phys.,33,5207(1994))。
【００３０】
しかしながら、上述のＦｅＲＡＭや酸化物超伝導デバイス、さらにはＬｉＮｂＯ3 、ＬｉＴａＯ3 、ＫＴａ1-x Ｎｂx Ｏ3 などを用いた酸化物光学素子などのこれまでの研究開発（例えば、(58)Mater. Res. Soc. Symp. Proc.,341,253(1994)、(59)Mater. Res. Soc. Symp. Proc.,341,265(1994)）では、それらの基板に関する考察がほとんどなされておらず、問題があった。実際、例えば従来のＦｅＲＡＭにおいては、Ｓｉ基板上に成膜されたホウ素リンシリケートガラス（ＢＰＳＧ）膜上に下部電極層を成膜し、その上に強誘電体層を成膜しているが、この方法では、下部電極層が多結晶となり、したがってその上に成膜される強誘電体層も多結晶となるため、この強誘電体層の結晶粒の高密度化に伴う、いわゆるサイズ効果、すなわち分極値の低下などを引き起こすことが懸念される。さらに、酸化物光学素子は、これまではほとんど単体のものであり、シリコン基板上に成長された膜を用いたものに関しては、ほとんど知られていないのが現状である。
【００３１】
このような背景の下に、本発明者は先に、Ｓｉ基板上に酸化物薄膜を積層させた酸化物積層構造およびこれを用いたＦｅＲＡＭについて提案した（文献(15)〜(20)) 。
【００３２】
【発明が解決しようとする課題】
しかしながら、本発明者の知見によれば、これまでに提案されたＦｅＲＡＭ、さらには、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子は、その構造の最適化に関しては、まだ十分とは言えない状況にある。
【００３３】
特に、これらのデバイスの構築のためには、Ｓｉ基板に格子整合した膜、より好適にはエピタキシャル膜によりデバイスを構成するのが最もよいが、そのためには、通常、原子層成長法による成長法が用いられる。その最有力候補が、分子線エピタキシー（ＭＢＥ）法、反応性蒸着法あるいはレーザアブレーション法（これはパルスレーザデポジション法またはレーザＭＢＥ法と呼ばれることもある）である。
【００３４】
したがって、この発明の目的は、強誘電体不揮発性メモリのほか、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子を最適構造で実現することができる酸化物積層構造およびそのような酸化物積層構造を容易に製造することができる酸化物積層構造の製造方法を提供することにある。
【００３５】
この発明の他の目的は、最適構造で実現することができる強誘電体不揮発性メモリを提供することにある。
【００３６】
【課題を解決するための手段】
本発明者は、上記目的を達成すべく、強誘電体不揮発性メモリ、酸化物超伝導デバイスなどの酸化物電子素子や酸化物光変調素子などの酸化物光学素子の実現に最適な材料系などについて詳細な検討を行った。以下にその概要を述べる。
【００３７】
まず、基板としては、半導体メモリの基本的材料であり、また、安価かつ入手容易で結晶性にも優れた単結晶のシリコン基板が選択される。
【００３８】
次に、バッファ層の酸化物材料としては、蛍石型結晶構造を有する酸化セリウム（ＣｅＯ2 ）が選択される。これは次のような理由による。すなわち、強誘電性酸化物薄膜をシリコン基板上に直接エピタキシャル成長させることは一般には難しい。そこで、シリコン基板上にまず、このシリコン基板と格子整合する材料からなるバッファ層をエピタキシャル成長させ、その上にこのバッファ層と格子整合する強誘電性酸化物薄膜をエピタキシャル成長させることを考えなくてはならない。したがって、ここで使われるバッファ層は、その上に導電性酸化物薄膜をエピタキシャル成長させることができるものである必要がある。このような構造を構築するには、最低でもバッファー層として酸化物からなるものが好ましい。これらの条件を満たす酸化物として、酸化セリウム（ＣｅＯ2 ）と、マグネシウム・アルミニウム・スピネル（ＭｇＡｌ2 Ｏ4 ）との二種類が挙げられるが、すでに述べた通り、後者は拡散によってシリコンとの界面を劣化させるので、ＦＥＴ型ＦｅＲＡＭには不向きであると推察できる。また、図２２に示したＣｅＯ2 の格子定数の温度依存性から、ＣｅＯ2 がバッファ層の材料として最も優れているという結論が得られる。また、成膜の観点からも、ＣｅＯ2 は金属元素が一種であることから、二種類の金属元素を用いるＭｇＡｌ2 Ｏ4 に比べて現実的に容易かつ有利であることが明らかである。
【００３９】
次に、ＣｅＯ2 からなるバッファ層上に積層される強誘電性酸化物薄膜材料に関しては、格子定数がＣｅＯ2 の格子定数に近いこと、ペロブスカイト関連結晶構造を有していること、誘電率が高い、あるいは強誘電性に優れていること、そして、現実的な問題ではあるが、下地であるＣｅＯ2 からなるバッファ層との間で拡散の問題が生じないこと、の四点を満足する必要がある。これに関しては、多くのペロブスカイト型誘電性酸化物ＡＢＯ3 がこれらの諸条件を満足し得ると考えられる。このことは上述の通りである。
【００４０】
特に、シリコン上に基本結晶学的積層配置ＡＢＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）を実現し得ることは、後述するいくつかの種類のＦｅＲＡＭに十分適合するものであるだけでなく、これによって、多くの利点が得られる。
【００４１】
さらに、ＡＢＯ3 （００１）／ＣｅＯ2 （１００）の界面を良好なものにすることが、電気的に問題となるトラップを生じさせないためにも必要であるという観点から、これらの界面に、第２のバッファ層として、同じペロブスカイト型結晶構造を有し、しかもＢサイトがＣｅで占められている物質、すなわちＲＣｅＯ3 （Ｒ＝Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）を形成すれば、良好な界面を形成することができるはずである。これは格子整合の観点からも元素拡散の観点からも支持される材料設計である。このようなより改善されたＳｉ上の基本結晶学的積層配置はＡＢＯ3 （００１）／ＲＣｅＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）となる。この積層配置は、ＣｅＯ2 からなるバッファ層の最表面に最初に堆積させる元素をＲ原子とすることにより実現することができる。その際、あまりＲ原子のみを堆積させすぎないことが肝要であり、また、適度な基板温度あるいは熱処理温度により、Ｃｅ原子の拡散を促進させることも重要である。
【００４２】
この発明は、本発明者による上記考察に基づいて、案出されたものである。
【００４３】
すなわち、上記目的を達成するために、この発明の第１の発明による酸化物積層構造は、
シリコン基板と、
シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
バッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と
を有することを特徴とするものである。
【００４４】
この発明の第１の発明において、好適には、バッファ層と強誘電性酸化物薄膜との間に（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）または（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 （（ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１）からなるもう一つのバッファ層が存在する。
【００４５】
この発明の第２の発明による酸化物積層構造の製造方法は、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
第１のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）からなる第２のバッファ層を成長させる工程と、
第２のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜を成長させる工程と
を有することを特徴とするものである。
【００４６】
この発明の第３の発明による酸化物積層構造の製造方法は、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
第１のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜を成長させるとともに、バッファ層と強誘電性酸化物薄膜との間にバッファ層および強誘電性酸化物薄膜からの構成元素の拡散により（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１）からなる第２のバッファ層を成長させる工程と
を有することを特徴とするものである。
【００４７】
この発明の第４の発明は、
電界効果トランジスタからなるメモリセルを有する強誘電体不揮発性メモリにおいて、
シリコン基板と、
シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
バッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上の電極と
を有することを特徴とするものである。
【００４８】
この発明の第５の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、強誘電性酸化物薄膜とこの強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極とからなる
ことを特徴とするものである。
【００４９】
この発明の第６の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、
シリコン基板と、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５０】
この発明の第７の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
電界効果トランジスタのドレイン領域上に設けられた単結晶シリコンからなるプラグ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５１】
この発明の第８の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、
電界効果トランジスタ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５２】
この発明において、好適には、シリコン基板上に直接積層されるバッファ層はシリコン基板とほぼ格子整合し、強誘電性酸化物薄膜はバッファ層とほぼ格子整合している。これらのバッファ層および強誘電性酸化物薄膜は、好適には、シリコン基板上にエピタキシャル成長されたものである。また、好適には、シリコン基板は（１００）面方位を有し、バッファ層は（１００）面方位を有し、強誘電性酸化物薄膜は（００１）面方位を有する。シリコン基板とバッファ層との間には厚さが２０ｎｍ以下、典型的には厚さが数ｎｍ〜十数ｎｍのアモルファス層が存在することもある。
【００５３】
この発明において、バッファ層と強誘電性酸化物薄膜との間に（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 または（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 からなるもう一つのバッファ層が存在する場合、シリコン基板上に直接積層されるバッファ層はシリコン基板とほぼ格子整合し、もう一つのバッファ層はそのバッファ層と格子整合し、強誘電性酸化物薄膜はもう一つのバッファ層とほぼ格子整合している。また、好適には、これらのバッファ層、もう一つのバッファ層および強誘電性酸化物薄膜はシリコン基板上にエピタキシャル成長されたものである。また、典型的には、シリコン基板は（１００）面方位を有し、バッファ層は（１００）面方位を有し、もう一つのバッファ層は（００１）面方位を有し、強誘電性酸化物薄膜は（００１）面方位を有する。
【００５４】
この発明において、典型的には、強誘電性酸化物薄膜上に金属薄膜または導電性酸化物薄膜が電極として設けられている。この場合、電極を構成する金属薄膜または導電性酸化物薄膜はエピタキシャル成長されたものである。
【００５５】
この発明において、強誘電性酸化物薄膜は二種類以上の強誘電性酸化物薄膜からなる強誘電性酸化物超格子であってもよいし、二種類以上の強誘電性酸化物薄膜の積層構造を有するものであってもよい。
【００５６】
この発明においては、必要に応じて、バッファ層とシリコン基板および／または強誘電性酸化物薄膜との格子整合やバッファ層中の酸素量の調整などの目的でバッファ層に微量のＺｒＯ2 を固溶させてもよい。
【００５７】
ここで、上述の記述における（ ，・・・， ）は、括弧内に列挙された複数の元素からなる群より選ばれた一種類の元素または括弧内に列挙された複数の元素からなる群より選ばれた二種類以上の元素を固溶させたものを意味する。後者のように二種類以上の元素を固溶させる場合、これらの元素の組成比の合計は１である。例えば、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）は、Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇからなる群より選ばれた一種類の元素またはＢａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇからなる群より選ばれた二種類以上の元素を固溶させたものを意味し、後者の場合、Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇの組成比の合計は１であり、これをＢａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１と略記した。
【００５８】
次に、この発明における強誘電体不揮発性メモリの電極の材料について説明する。すでに述べたように、従来は、白金電極が多用されてきたが、加工性に問題があるため、酸化物電極が好ましい。この酸化物電極の材料については、ペロブスカイト型結晶構造を有する酸化物には多くの導電性酸化物群があり、これら全てがその候補と言える。これらの導電性酸化物のうち、一般式ＡＢＯ3 で表される単純ペロブスカイト型酸化物の具体例を挙げると、下記の通りである。
【００５９】
【化１】
【００６０】
【化２】
【００６１】
【化３】
【００６２】
【化４】
【００６３】
【化５】
【００６４】
【化６】
【００６５】
【化７】
【００６６】
また、導電性酸化物のうち層状ペロブスカイト型酸化物としては、
【００６７】
【化８】
【００６８】
が挙げられる。その具体例をいくつか挙げると、ＳｒＲｕＯ3 、ＳｒＩｒＯ3 、Ｓｒ2 ＲｕＯ4 、Ｓｒ2 ＩｒＯ4 などである。
【００６９】
層状ペロブスカイト型酸化物としては、これらのほかに例えばＢａ2 ＲｕＯ4 などもある。
【００７０】
電極材料としては、上に挙げたもののほかに、いわゆる高温超伝導酸化物も候補と考えられる。その具体例をいくつか挙げると、下記の通りである。
【００７１】
【化９】
【００７２】
【化１０】
【００７３】
【化１１】
【００７４】
【化１２】
【００７５】
【化１３】
【００７６】
このように、電極材料としては実に多くの候補があるが、このうち特に興味深いのは、その非拡散性によるＳｒ−Ｒｕ（Ｉｒ）−Ｏ系および超伝導酸化物群である。前者では、ＳｒＲｕＯ3 、Ｓｒ2 ＲｕＯ4 、ＳｒＩｒＯ3 、Ｓｒ2 ＩｒＯ4 などがそのペロブスカイト型結晶構造のコヒーレンシーを維持し、拡散も少ないことから最良の電極材料の一つである。後者の超伝導酸化物を電極として使用した場合、動作温度が超伝導転移温度以下であればサイズ効果を少なくし得るという報告もあり、今後に期待がもてる材料である（(60)Phys. Solid State,36,1778-1781(1994)) 。
【００７７】
特に、（Ｎｄ1-x Ｃｅx ）2 ＣｕＯ4-d 、すなわちいわゆるＴ´相は、本発明者らによって、Ｎｄ2 ＣｕＯ4 からなる母体材料へのＣｅ固溶と酸素欠陥との導入により超伝導になることが発見された物質でもあり（例えば、(61)特開平０２−２１２３０２号公報、(62)第４４回日本物理学会年会（平塚市）、１９８９年３月３１日、３１ａ−ＰＳ−１０１）、このような高真空を要するデバイスプロセスには好適な材料系である。
【００７８】
上述のように構成された、この発明による酸化物積層構造によれば、バッファ層、必要に応じてもう第２のバッファ層および強誘電性酸化物薄膜の全てをシリコン基板とほぼ格子整合させることができる。この場合、第２のバッファ層は、第１のバッファ層と強誘電性酸化物薄膜との結晶学的コヒーレンシーを維持しつつ、結晶欠陥をなくすことにより、電気的なトラップを消滅させる働きがある。さらに、強誘電性酸化物薄膜上に導電性酸化物薄膜を電極として積層する場合、この導電性酸化物薄膜の強誘電性酸化物薄膜に対する密着性及び結晶学的コヒーレンシーは良好であるので、はがれの問題や、空間電荷層などに由来すると考えられている疲労（ファティーグ）の問題はない。このことは、強誘電体不揮発性メモリだけでなく、シリコン上へ構築される超伝導デバイスや光学デバイスなどにも同様に言える。
【００７９】
上述のように構成された、この発明による酸化物積層構造の製造方法によれば、バッファ層、必要に応じてもう第２のバッファ層および強誘電性酸化物薄膜の全てがシリコン基板とほぼ格子整合した上述のような酸化物積層構造を製造することができる。この場合、強誘電性酸化物薄膜の成長時の熱処理プロセスを利用することにより、第２のバッファ層を元素拡散により強誘電性酸化物薄膜の成長と同時に成長させることができる。
【００８０】
上述のように構成された、この発明による強誘電体不揮発性メモリによれば、上述のような最適化された酸化物積層構造をゲートおよびチャネル部またはキャパシタ部に利用することにより、最適な構造で強誘電体不揮発性メモリを実現することができる。
【００８１】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。図１はこの発明の第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【００８２】
図１に示すように、このプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板１中にｐウエル２が設けられている。ｐウエル２の表面には、（１００）面方位を有するＣｅＯ2 膜からなるフィールド絶縁膜３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜３で囲まれた部分におけるｐウエル２の表面にはＳｉＯ2 膜からなるゲート絶縁膜４が設けられている。ゲート絶縁膜４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極５が設けられている。ゲート電極５の両側の部分におけるｐウエル２中にはｎ+ 型のソース領域６およびドレイン領域７が設けられている。ゲート電極５、ソース領域６およびドレイン領域７によりｎチャネルＭＩＳＦＥＴが形成されている。フィールド絶縁膜３上には、（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜８が積層されている。この強誘電体薄膜８の平坦な表面上の一端部および他端部にそれぞれ電極９、１０が設けられている。これらの電極９、１０の材料としてはＰｔなどの金属または導電性酸化物が用いられる。これらの強誘電体薄膜８および電極９、１０によりキャパシタが形成されている。これらのｎチャネルＭＩＳＦＥＴおよびキャパシタは例えばＳｉＯ2 膜からなる層間絶縁膜１１により覆われている。ｎチャネルＭＩＳＦＥＴのドレイン領域７の上側の部分におけるゲート絶縁膜４および層間絶縁膜１１にはコンタクトホール１２が設けられている。このコンタクトホール１２の部分におけるドレイン領域７上には不純物がドープされた多結晶ＳｉまたはＷからなるプラグ１３が設けられている。このプラグ１３は、電極９の上側の部分における層間絶縁膜１１に設けられたコンタクトホール１４を介して金属配線１５により電極９と接続されている。電極１０の上側の部分における層間絶縁膜１１にはコンタクトホール１６が設けられ、このコンタクトホール１６を通じて金属配線１７が電極１０と接続されている。この場合、キャパシタ部におけるフィールド絶縁膜３および強誘電体薄膜８は単結晶Ｓｉからなるｐウエル２上にエピタキシャル成長されたものである。
【００８３】
強誘電体薄膜８としては、一般には、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）薄膜が用いられる。ここで、後述のサイズ効果をなくすとともに、より強い強誘電性を発現させる観点からは、この強誘電体薄膜８として強誘電性単結晶人工超格子を用いるのか好ましい。この強誘電性単結晶人工超格子の一例を挙げると、［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜である。
【００８４】
電極９、１０の材料としては、Ｐｔなどの金属を用いてもよいが、好適には導電性酸化物が用いられる。この導電性酸化物の具体例をいくつか挙げると、ＳｒＲｕＯ3 、（ＳｒＣａ）ＲｕＯ3 、Ｓｒ2 ＲｕＯ4 などである。これらの導電性酸化物の比抵抗値は１００〜３００μΩ・ｃｍであ、電極９、１０の材料として用いるのに全く問題のない値である。
【００８５】
ＣｅＯ2 膜からなるフィールド絶縁膜３と強誘電体薄膜８との膜厚比は、このＦｅＲＡＭの使い方にもよるが、基本的には制限はない。ただし、これは、駆動電圧や所望のゲート部容量や、強誘電体薄膜８の部分への実効電界を考えたときの両者の誘電率比などによって大きく左右される。
【００８６】
この第１の実施形態においては、キャパシタの強誘電体薄膜８の上に電極９、１０が互いに分離して設けられていることが特徴的である。動作時にこれらの電極９、１０間に電圧が印加された場合、強誘電体薄膜８内にはその面にほぼ平行な方向に電界が発生し、圧電振動が生じる。本発明者の知見によれば、このような電極配置でも強誘電体薄膜８に十分な分極を生じさせることができ、支障なく動作させることが可能である。
【００８７】
次に、上述のように構成されたこの第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭの製造方法について説明する。
【００８８】
図１に示すように、まず、（１００）面方位を有するｎ型Ｓｉ基板１中にｐウエル２を形成した後、このｐウエル２の表面に例えば熱酸化法によりＳｉＯ2 膜からなるゲート絶縁膜３を形成する。次に、素子間分離領域となる部分におけるゲート絶縁膜３をエッチング除去し、さらにこの部分のｐウエル２の上部を所定深さだけエッチング除去する。
【００８９】
次に、例えば有機金属化学気相成長（ＭＯＣＶＤ）法により、全面にＣｅＯ2 膜を成長させる。この場合、露出しているｐウエル２上には、（１００）面方位を有するＣｅＯ2 膜がエピタキシャル成長する。この後、ＦＥＴ形成領域におけるこのＣｅＯ2 膜をエッチング除去する。これによって、フィールド絶縁膜３が形成される。なお、ＭＯＣＶＤ法によるＣｅＯ2 膜の具体的な成長方法の一例について説明すると、ホットウォール型反応容器を用い、有機金属化合物原料であるＣｅ（ＤＰＭ）4 （これはＣｅ（ｔｈｄ）4 と略記されることがある。ＤＰＭはジピバロイルメタン、ｔｈｄは２，２，６，６−テトラメチル−３，５−ヘプタンジオンを意味する。）をＣｅ原料として用いる。キャリアガスとしてはアルゴン（Ａｒ）と酸素（Ｏ2 ）との混合ガスを用いる。反応容器は通常、１０Ｔｏｒｒ以下に減圧される。このＭＯＣＶＤ法によるＣｅＯ2 薄膜のエピタキシャル成長においては、成長時の基板温度が７００℃を超えると、その上にエピタキシャル成長されるＣｅＯ2 薄膜の面方位は徐々に（１００）ではなくなり、（１１１）面方位のＣｅＯ2 薄膜が成長するようになる。したがって、成長時の基板温度は、７００℃以下が好ましい。一方、基板温度が６００℃を下回ると、その上に成長するＣｅＯ2 薄膜の結晶性が著しく悪化するので、上述のように基板温度は６００〜７００℃の範囲が最適である。このようにして成長されるＣｅＯ2 膜の膜厚は３０〜１００ｎｍの程度である。
【００９０】
次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に不純物をドープして抵抗化した後、この多結晶Ｓｉ膜をエッチングにより所定形状にパターニングする。これによって、ゲート電極５が形成される。次に、このゲート電極５をマスクとしてｐウエル２中にｎ型不純物をイオン注入することによりソース領域６およびドレイン領域７を形成する。
【００９１】
次に、全面に強誘電体薄膜８を成長させる。この場合、フィールド絶縁膜３上の部分におけるこの強誘電体薄膜８はエピタキシャル成長する。この後、この強誘電体薄膜８をエッチングにより所定形状にパターニングする。
【００９２】
強誘電体薄膜８の成長には、ＭＯＣＶＤ法、分子線エピタキシー（ＭＢＥ）法、反応性蒸着法、スパッタリング法、レーザアブレーション法などを用いることができる。このうち反応性蒸着法は、抵抗加熱および電子ビーム加熱の併用により基板付近に酸化力の強いオゾンや活性酸素ガスなどの雰囲気を作って蒸着を行う蒸着法の一種であり、活性化反応性蒸着法とも呼ばれる（例えば、(63)日本セラミックス学会誌、第98巻、749-753(1990))。この反応性蒸着法やレーザアブレーション法などの高真空を用いる成膜時には、１単位胞毎の原子レベルでの膜厚制御が、いわゆるＲＨＥＥＤ（反射高速電子回折）振動をモニタすることにより可能である。
【００９３】
強誘電体薄膜８として強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いる場合、その成長は例えばＭＢＥ法により次のようにして行うことができる。すなわち、ＭＢＥ装置の超高真空容器において、電子ビームガンによるＴｉの蒸発源とクヌーセンセル（Ｋセル）によるＢａおよびＰｂの蒸発源を用意する。そして、この超高真空容器内にＯ2 ガスを制御性よく導入し、全圧を１０-4Ｔｏｒｒ程度に保持して、電子ビームガンで常時Ｔｉを蒸発させながら、ＰｂおよびＢａのＫセルのシャッターを交互に制御して、ＲＨＥＥＤ振動を検出し、フィードバックさせながら成長を行う。この際、得られた膜は（００１）面方位にエピタキシャル成長している。この成長時の基板温度は、例えば５００〜９００℃の範囲であるが、より良質な膜を得るには、７００℃以上が好ましい。ただし、後述のように、ＲＣｅＯ3 膜からなる第２のバッファ層を形成するためにポストアニールを施す場合には、基板温度を５００〜７００℃の範囲に抑制してもなんら問題とならない。
【００９４】
次に、全面に例えば導電性酸化物薄膜を成長させる。この場合、強誘電体薄膜８上の部分においては、この導電性酸化物薄膜はエピタキシャル成長する。この場合、例えば導電性酸化物としてＳｒＲｕＯ3 を用いると、これは元来斜方晶であるが、エピタキシャル成長時にはその結晶構造がペロブスカイト類似構造からペロブスカイト構造となって成長する。この際の結晶方位は（１００）である。導電性酸化物としてＳｒ2 ＲｕＯ4 を用いた場合には、その結晶方位は（００１）である。この導電性酸化物薄膜の成長には、ＭＢＥ法、ＭＯＣＶＤ法、反応性蒸着法、スパッタリング法、レーザアブレーション法などを用いることができる。次に、この導電性酸化物薄膜をエッチングにより所定形状にパターニングして電極９、１０を形成する。ここで、これらの電極９、１０を形成する導電性酸化物薄膜を強誘電体薄膜８上にエピタキシャル成長させることにより、この導電性酸化物薄膜の強誘電体薄膜８との界面に酸素欠陥によるファティーグ減少を防止することができる。
【００９５】
次に、例えばＣＶＤ法により全面にＳｉＯ2 膜のような層間絶縁膜１１を形成した後、この層間絶縁膜１１およびゲート絶縁膜４の所定部分をエッチング除去してコンタクトホール１２を形成する。次に、例えばＣＶＤ法によりコンタクトホール１２の部分におけるドレイン領域７上に多結晶ＳｉまたはＷを成長させてプラグ１３を形成する。プラグ１３を多結晶Ｓｉにより形成する場合には、プラグ１３の形成後に例えばｎ型不純物をイオン注入法によりドープして低抵抗化する。次に、層間絶縁膜１１の所定部分をエッチング除去してコンタクトホール１４、１６を形成する。次に、例えばスパッタリング法や真空蒸着法により全面に例えばＡｌ膜のような金属膜を形成した後、この金属膜をエッチングにより所定形状にパターニングして金属配線１５、１７を形成する。
【００９６】
ここで、ＦｅＲＡＭにおける強誘電体薄膜の厚さが減少したときのリーク電流（あるいは絶縁破壊）およびいわゆるサイズ効果の問題について論じておく。
【００９７】
リーク電流を防止するため、電極間にはさまれた強誘電体薄膜には、その厚さ方向に１０個以上の結晶粒が存在するようにすることが望まれている。これは、電極間に入っている結晶粒の数が少なくなると、リーク電流が著しく増大するためである。このときの強誘電体薄膜（厚さ１μｍ程度）の様子を図２に模式的に示し、そのときのＦｅＲＡＭの電流−電圧（Ｉ−Ｖ）特性を図３に示す。
【００９８】
厚さが１００ｎｍ程度に減少したときの強誘電体薄膜の様子を図４に模式的に示す。このとき、この強誘電体薄膜の厚さ方向に存在する結晶粒の数は１０よりも少ない。このときのＦｅＲＡＭのＩ−Ｖ特性を図５に示す。図５を図３と比較すると明らかなように、電極間に入っている結晶粒の数が１０よりも少ないときのリーク電流は、電極間に入っている結晶粒の数が１０個以上であるときのリーク電流よりも多くなっている。
【００９９】
厚さがさらに減少して５０ｎｍ以下になったときの強誘電体薄膜の様子を図６に模式的に示す。このとき、この強誘電体薄膜は単結晶である。このときのＦｅＲＡＭのＩ−Ｖ特性を図７に示す。図７を図３および図５と比較すると明らかなように、強誘電体薄膜が単結晶であるときのリーク電流は、強誘電体薄膜が多結晶であるときのリーク電流に比べて大幅に減少している。
【０１００】
次に、強誘電体のサイズ効果について説明する。このサイズ効果とは、強誘電体薄膜の厚さを減少させたとき、この強誘電体薄膜は強誘電性を保持することができるか、というものである。これは、室温で正方晶（強誘電性）が安定である物質の粒径が非常に小さくなると、ある値を境にしてそれ以下の粒径で急に立方晶に変化して強誘電性を失う現象で、従来はもっぱら微粒子に対して議論されてきた。つまり、三次元的なサイズ縮小による物性変化と言える。このサイズ効果は、具体的には、例えばＢａＴｉＯ3 多結晶薄膜の場合は０．１μｍ以下である。ＰＺＴ多結晶薄膜の場合も、同様な結果が得られている。
【０１０１】
以上のようなリーク電流およびサイズ効果の問題を考慮すると、この第１の実施形態において強誘電体薄膜８として［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜のような強誘電性単結晶人工超格子を用いることは、強誘電体薄膜の厚さが１００〜２００ｎｍ程度に減少したときに有利になると考えられる。
【０１０２】
この第１の実施形態によれば、キャパシタ部にＳｉ（１００）上の酸化物積層構造を用いていることにより、構造の最適化を図ることができる。また、キャパシタの強誘電体薄膜８上に電極９、１０が互いに対向して設けられていることにより、次のような利点を得ることができる。すなわち、強誘電体薄膜８上に電極９、１０が設けられていることにより、従来の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるようにＳｉ上に強誘電体薄膜を設ける場合に生ずる拡散の問題を回避することができ、また、バリアメタルの成膜工程をなくすことができる。さらに、一般に、ＦｅＲＡＭにおいては、動作時に圧電による振動応力が生じるため、これがＦＥＴに悪影響を与えて誤動作の原因となる可能性があり、特に、これはスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるようにキャパシタがＦＥＴの近傍に配置される場合には問題を生じやすいと考えられる。これに対し、この第１の実施形態によれば、強誘電体薄膜８上に電極９、１０が設けられているため、圧電振動は強誘電体薄膜８の面内方向に生じることから、この圧電振動がＦＥＴ部に直接悪影響を及ぼすことがない。
【０１０３】
さらに、強誘電体薄膜８として強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いた場合には、その厚さが減少しても、リーク電流が極めて少なく、また、三次元サイズ効果による強誘電性の劣化を防止することができるだけでなく、従来知られていないような飽和分極値を示す可能性もある。これに関し、格子歪誘起強誘電性の概念のイメージを図８および図９に示す。これは下地格子との格子不整合により導入された２次元圧縮応力によるキュリー点の著しい上昇の結果現われる驚異的な強誘電性が期待されるからである。この物性は一般には下地からの膜厚に依存するため、格子緩和しない範囲での超格子の周期が好適である。
【０１０４】
以上のように、この第１の実施形態によれば、構造の最適化により、優れた特性を有し、かつ信頼性の高いプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを実現することができる。
【０１０５】
図１０はこの発明の第２の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１０６】
図２に示すように、この第２の実施形態においては、キャパシタの強誘電体薄膜８の両端部の上部が所定深さだけ除去されて段部が設けられ、これらの段部の底部に電極９、１０が設けられている。その他のことは第１の実施形態と同様であるので、説明を省略する。
【０１０７】
この第２の実施形態によれば、キャパシタの強誘電体薄膜８の両端部の段部の底部に電極９、１０が設けられていることにより、動作時にこれらの電極９、１０間に電圧が印加された場合、強誘電体薄膜８内に発生する電界をよりその面に平行にすることができ、より大きな分極値を得ることができるという利点を得ることができる。
【０１０８】
図１１はこの発明の第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１０９】
図１１に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板２１中にｐウエル２２が設けられている。ｐウエル２２の表面には、（１００）面方位を有するＣｅＯ2 膜からなるフィールド絶縁膜２３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜２３で囲まれた部分におけるｐウエル２２の表面にはＳｉＯ2 膜からなるゲート絶縁膜２４が設けられている。ゲート絶縁膜２４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極２５が設けられている。ゲート電極２５の両側の部分におけるｐウエル２２中にはｎ+ 型のソース領域２６およびドレイン領域２７が設けられている。ゲート電極２５、ソース領域２６およびドレイン領域２７によりｎチャネルＭＩＳＦＥＴが形成されている。符号２８は例えばＳｉＯ2 膜からなる層間絶縁膜を示す。ドレイン領域２７の上側の部分におけるゲート絶縁膜２４および層間絶縁膜２８にはコンタクトホール２９が設けられている。このコンタクトホール２９の部分におけるドレイン領域２７上には、（１００）面方位を有するアンドープまたは不純物がドープされた単結晶のＳｉからなるプラグ３０が設けられている。このプラグ３０の上に（１００）面方位を有する単結晶Ｓｉ膜３１および（１００）面方位を有するＣｅＯ2 膜からなるバッファ層３２を介して（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜３３が積層されている。この強誘電体薄膜３３の平坦な表面上の一端部および他端部にそれぞれ電極３４、３５が設けられている。これらの強誘電体薄膜２８および電極３４、３５によりキャパシタが形成されている。ここで、このキャパシタの電極３４、３５の一方は、ｎチャネルＭＩＳＦＥＴのドレイン領域２７と電気的に接続されている。その他のことは第１の実施形態と同様である。
【０１１０】
この第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを製造するには、第１の実施形態と同様にしてゲート電極２５まで形成した後、例えばＣＶＤ法により全面に層間絶縁膜２８を形成する。次に、この層間絶縁膜２８にコンタクトホール２９を形成した後、このコンタクトホール２９の部分におけるドレイン領域２７上に例えばＣＶＤ法により単結晶Ｓｉをエピタキシャル成長させ、プラグ３０を形成する。さらに、このプラグ３０上に単結晶Ｓｉ膜３１をエピタキシャル成長させる。次に、この単結晶Ｓｉ膜３１上にバッファ層３２を介して強誘電体薄膜３３をエピタキシャル成長させ、その上に電極３４、３５を形成する。
【０１１１】
この第３の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【０１１２】
図１２はこの発明の第４の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１１３】
図１２に示すように、この第４の実施形態においては、キャパシタの強誘電体薄膜８の両端部の上部が所定深さだけ除去されて段部が設けられ、これらの段部の底部に電極３４、３５が設けられている。その他のことは第３の実施形態と同様であるので、説明を省略する。
【０１１４】
この第４の実施形態によれば、キャパシタの強誘電体薄膜２８の両端部の段部の底部に電極３４、３５が設けられていることにより、動作時にこれらの電極３４、３５間に電圧が印加された場合、強誘電体薄膜２８内に発生する電界をよりその面に平行にすることができ、より大きな分極値を得ることができるという利点を得ることができる。
【０１１５】
図１３はこの発明の第５の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１１６】
図５に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ゲート電極２５の真上の部分における層間絶縁膜２８上に、コンタクトホール２９の部分におけるドレイン領域２７上に設けられた（１００）面方位を有する単結晶Ｓｉからなるプラグ３０と接触して、（１００）面方位を有する単結晶Ｓｉ膜３１が積層されている。そして、この単結晶Ｓｉ膜３１上に、（１００）面方位を有するＣｅＯ2 膜からなるバッファ層３２、（００１）面方位を有するＲＣｅＯ3 膜からなるバッファ層３６を介して（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜３３が積層されている。この強誘電体薄膜３３の平坦な表面上の一端部および他端部にそれぞれ電極３４、３５が設けられている。これらの強誘電体薄膜２８および電極３４、３５によりキャパシタが形成されている。この場合、キャパシタ部におけるプラグ３０は単結晶Ｓｉからなるドレイン領域２７上にエピタキシャル成長されたものであり、単結晶Ｓｉ膜３１はプラグ３０上にエピタキシャル成長されたものであり、バッファ層３２、バッファ層３６および強誘電体薄膜３３は単結晶Ｓｉ膜３１上にエピタキシャル成長されたものである。その他のことは第３の実施形態と同様であるので、説明を省略する。
【０１１７】
強誘電体薄膜３３として例えば強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いる場合、バッファ層３６を構成するＲＣｅＯ3 薄膜としては例えばＢａＣｅＯ3 薄膜を用いることができる。この場合、このＢａＣｅＯ3 薄膜は、例えばＭＢＥ法により次のようにして成長させることができる。
【０１１８】
すなわち、第１の手法としては、ＣｅＯ2 膜上への最初のＭＢＥ法による成長をＢａＴｉＯ3 側から開始することである。これによって、ポストアニールなしに、数ユニット層のＢａＣｅＯ3 が形成される。第２の手法は、ポストアニールを施し、両層へ相互にＣｅを拡散させてＢａＣｅＯ3 を作製する方法である。この際、ＭＢＥ法による超格子の作製の際の基板温度を拡散可能温度域に保つことで、成長と同時進行の形でＢａＣｅＯ3 膜を成長させることもできる。当然ながら、ＭＢＥ法により超格子を形成した後、ポストアニールにより拡散を起こさせてＢａＣｅＯ3 膜を成長させることも可能である。
【０１１９】
この第５の実施形態によれば、第３の実施形態と同様な利点を得ることができほか、次のような利点をも得ることができる。すなわち、ＣｅＯ2 膜からなるバッファ層３２と強誘電体薄膜３３との間にＲＣｅＯ3 膜、例えばＢａＣｅＯ3 膜が形成されていることにより、界面における格子欠陥はほとんどなく、かつ結晶コヒーレンシーに優れ、電気物性におけるトラップ準位も形成されない良質な積層構造を得ることができる。このため、キャパシタの特性の向上を図ることができ、ひいてはＦｅＲＡＭの特性の向上を図ることができる。さらに、キャパシタがＦＥＴの真上に配置されていることにより、メモリセルの占有面積を小さくすることができ、メモリセルの高密度化を図ることができるという利点をも得ることができる。
【０１２０】
図１４はこの発明の第６の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１２１】
図１４に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板４１中にｐウエル４２が設けられている。ｐウエル４２の表面にはＳｉＯ2 膜からなるゲート絶縁膜４３が選択的に設けられている。ゲート絶縁膜４３上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極４４が設けられている。ゲート電極４４の両側の部分におけるｐウエル４２中にはｎ+ 型のソース領域４５およびドレイン領域４６が設けられている。ゲート電極４４、ソース領域４５およびドレイン領域４６によりｎチャネルＭＩＳＦＥＴが形成されている。符号４７は（１００）面方位を有するＣｅＯ2 膜からなる層間絶縁膜を示す。この層間絶縁膜４７は、ゲート絶縁膜４３が設けられていない部分においてｐウエル４２の表面と接触している。ゲート電極４４の真上の部分における層間絶縁膜４７上に、（００１）面方位を有するＲＣｅＯ3 膜からなるバッファ層４８を介して（００１）面方位を有する強誘電体薄膜４９が積層されている。この強誘電体薄膜４９の平坦な表面上の一端部および他端部にそれぞれ電極５０、５１が設けられている。これらの強誘電体薄膜４９および電極５０、５１によりキャパシタが形成されている。この場合、層間絶縁膜４７、バッファ層４８および強誘電体薄膜４９は単結晶Ｓｉからなるｐウエル４２上にエピタキシャル成長されたものである。その他のことは第３の実施形態と同様である。
【０１２２】
この第６の実施形態によれば、第３の実施形態と同様な利点を得ることができほか、第５の実施形態と同様に、キャパシタがＦＥＴの真上に配置されていることにより、メモリセルの占有面積を小さくすることができ、メモリセルの高密度化を図ることができるという利点をも得ることができる。
【０１２３】
図１５はこの発明の第７の実施形態によるＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【０１２４】
図１５に示すように、このＦＥＴ型ＦｅＲＡＭにおいては、（１００）面方位を有する例えばｐ型のＳｉ基板６１上に、（１００）面方位を有するＣｅＯ2 膜６２、（００１）面方位を有するＲＣｅＯ3 膜６３および（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜６４が順次積層されている。ここで、ＣｅＯ2 膜６２は第１のバッファ層を構成し、ＲＣｅＯ3 膜６３は第２のバッファ層を構成する。また、これらのＳｉ基板６１、ＣｅＯ2 膜６２、ＲＣｅＯ3 膜６３および強誘電体薄膜６４は相互にほぼ完全に格子整合しており、エピタキシャルな関係を有している。強誘電体薄膜６４上には電極６５が積層されている。この電極６５としては好適には導電性酸化物薄膜が用いられ、この導電性酸化物薄膜は強誘電体薄膜６４上にエピタキシャル成長される。この電極６５の両側の部分におけるＳｉ基板６１中には例えばｎ+ 型のソース領域６６およびドレイン領域６７が設けられている。
【０１２５】
ＲＣｅＯ3 膜６３としては、具体的には、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 膜が用いられるが、一例を挙げると、ＢａＣｅＯ3 膜である。また、強誘電体薄膜６４としては、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）薄膜が用いられるが、一例を挙げると、ＰｂＴｉＯ3 膜である。
【０１２６】
この第７の実施形態によれば、ＦＥＴ部にＳｉ（１００）上の酸化物積層構造を用いていることにより、構造の最適化を図ることができる。そして、この構造の最適化により、優れた特性を有し、かつ信頼性の高いＦＥＴ型ＦｅＲＡＭを実現することができる。
【０１２７】
以上、この発明の実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものでなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１２８】
例えば、上述の第５および第７の実施形態において、ＲＣｅＯ3 膜からなるバッファ層３６としては、ＳｒＣｅＯ3 膜を用いてもよい。また、第１〜第７の実施形態において、強誘電体薄膜８、３３、４９、６４としては、例えば、Ｂｉ2 ＳｒＴａ2 Ｏ9 などのいわゆるＢｉ系層状強誘電体物質からなる薄膜を用いてもよい。さらに、第７の実施形態において、強誘電体薄膜６４として、例えば人工超格子［（ＳｒＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いてもよい。この場合、当然のことながら、バルクでの格子定数よりもこのペロブスカイトＰｂＴｉＯ3 （００１）膜は十分に格子歪を受けてエピタキシャル成長していることも少なくない。
【０１２９】
【発明の効果】
以上説明したように、この発明による酸化物積層構造によれば、シリコン基板と、シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、バッファ層上の導電性酸化物薄膜とを有することにより、これを用いて、強誘電体不揮発性メモリのほか、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子を最適構造で実現することができる。
【０１３０】
また、この発明による酸化物積層構造の製造方法によれば、最適化された酸化物積層構造を容易に製造することができる。
【０１３１】
さらに、この発明による強誘電体不揮発性メモリによれば、上述のような最適化された酸化物積層構造をゲートおよびチャネル部またはキャパシタ部に利用した最適な構造で強誘電体不揮発性メモリを実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図３】図２に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図４】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図５】図４に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図６】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図７】図６に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図８】格子歪誘起強誘電性の概念を説明するための略線図である。
【図９】格子歪誘起強誘電性の概念を説明するための略線図である。
【図１０】この発明の第２の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１１】この発明の第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１２】この発明の第４の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１３】この発明の第５の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１４】この発明の第６の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１５】この発明の第７の実施形態によるＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１６】従来の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１７】従来のＭＦＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１８】従来のＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１９】従来のＭＦＭＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図２０】従来のプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２１】従来のスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２２】ＭｇＡｌ2 Ｏ4 およびＣｅＯ2 の格子定数の温度依存性をシリコンの格子定数の温度依存性とともに示す略線図である。
【図２３】ＡＢＯ3 ／ＭｇＡｌ2 Ｏ4 ／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【図２４】ＡＢＯ3 ／ＣｅＯ2 ／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【図２５】（１００）Ｓｉ基板上の（１００）ＣｅＯ2 のＸ線回折パターンを示す略線図である。
【図２６】ＡＢＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【符号の説明】
１、２１、４１・・・ｎ型Ｓｉ基板、２、２２、４２・・・ｐウエル、３、２３・・・フィールド絶縁膜、４、２４、４３・・・ゲート絶縁膜、５、２５、４４・・・ゲート電極、６、２６、４５・・・ソース領域、７、２７、４６・・・ドレイン領域、８、３３、４９・・・強誘電体薄膜、９、１０、３４、３５、５０、５１・・・電極、１３、３０・・・プラグ、３１・・・単結晶Ｓｉ膜、３２、３６、４８・・・バッファ層
【発明の属する技術分野】
この発明は、酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリに関し、特に、シリコン上で展開される酸化物エレクトロニクスに適用して好適なものである。
【０００２】
【従来の技術】
酸化物薄膜材料は、１９８６年に報告された高温超伝導酸化物に端を発し((1)Z. Phys. B.,64,189-193(1986)) 、この数年で驚異的に発展してきていることは周知の事実である（例えば、(2)MRS Bulletin,XVII,No.8,16-54(1992) 、(3)MRS Bulletin,XIX,No.9,21-55(1994)）。
【０００３】
一方、１９５０年代の一時期に精力的に研究されながら、強誘電体薄膜の界面制御の難しさなどにより産業に浸透しなかった、強誘電体を用いたメモリデバイス（例えば、(4)Electrical Engineering,71,916-922(1952)、(5)Bell Labs. Record,33,335-342(1955))が、最近、強誘電体不揮発性メモリとして新たに脚光を浴びるようになり、その研究開発が急速に展開されてきている。この強誘電体不揮発性メモリの現状については、詳細に報告されている（例えば、(6)Appl. Phys. Lett.,48,1439-1440(1986) 、(7) 米国特許第４７１３１５７号、(8)IEDM Tech. Dig.,850-851(1987)、(9)IEEE J. Solid State Circuits,23,1171-1175(1988)、(10)Tech. Dig. ISSCC 88,130-131(1988) 、(11)応用物理、第62巻、第12号、1212-1215(1993) 、(12)エレクトロニク・セラミクス、第24巻、７月号、6-10(1993)、(13)電子材料、第33巻、第８号（1994)(「強誘電体薄膜の不揮発性メモリへの応用」特集号) 、(14)セラミックス、第27巻、720-727(1992))。
【０００４】
また、酸化物超伝導デバイス（文献(2) および(3) を参照) は当然のことながら、酸化物非線形光学素子などの応用についても同様に、近年多くの研究開発が行われていることは、周知の通りである。
【０００５】
さて、強誘電体不揮発性メモリ（以下「ＦｅＲＡＭ」という）には、大きく分けて、メモリセルが１個の電界効果トランジスタ（ＦＥＴ）と１個のキャパシタとからなるもの（以下「１トランジスタ１キャパシタ型ＦｅＲＡＭ」という）とメモリセルがＦＥＴからなるもの（以下「ＦＥＴ型ＦｅＲＡＭ」という）との二種類がある。１トランジスタ１キャパシタ型ＦｅＲＡＭの例を図１６に示す。また、ＦＥＴ型ＦｅＲＡＭの例を図１７、図１８および図１９に示す。
【０００６】
図１６に示す１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、シリコン（Ｓｉ）基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３が設けられている。ゲート電極１０３の両側の部分におけるＳｉ基板１０１中にはソース領域１０４およびドレイン領域１０５が設けられている。これらのゲート電極１０３、ソース領域１０４およびドレイン領域１０５によりＭＩＳ（Metal-Insulator-Metal)ＦＥＴが形成されている。符号１０６は層間絶縁膜を示す。このＭＩＳＦＥＴに隣接する部分における層間絶縁膜１０６上に金属薄膜からなる下部電極１０７、強誘電体薄膜１０８および金属薄膜からなる上部電極１０９が順次積層されている。これらの下部電極１０７、強誘電体薄膜１０８および上部電極１０９によりＭＦＭ（Metal-Ferroelectric-Metal)構造のキャパシタが形成されている。ここで、このキャパシタの下部電極１０７は、ＭＩＳＦＥＴのドレイン領域１０５と電気的に接続されている。
【０００７】
なお、この１トランジスタ１キャパシタ型ＦｅＲＡＭは、ＭＩＳＦＥＴとキャパシタとを平面的に並列配置した、いわゆるプレーナ型のものであるが、このほかに、後述のような、ドレイン領域から直接プラグを介してＭＩＳＦＥＴ部付近の上方にキャパシタを配置した、いわゆるスタック型のものも知られている。
【０００８】
一方、図１７に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板２０１上に強誘電体薄膜２０２および金属薄膜２０３が順次積層され、ＭＦＳ（Metal-Ferroelectric-Semiconductor)構造が形成されている。金属薄膜２０３の両側の部分におけるＳｉ基板２０１中にはソース領域２０４およびドレイン領域２０５が設けられている。
【０００９】
また、図１８に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板３０１上に絶縁膜３０２、強誘電体薄膜３０３および金属薄膜３０４が順次積層され、ＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor)構造が形成されている。金属薄膜３０４の両側の部分におけるＳｉ基板３０１中にはソース領域３０５およびドレイン領域３０６が設けられている。
【００１０】
さらに、図１９に示すＦＥＴ型ＦｅＲＡＭにおいては、Ｓｉ基板４０１上に絶縁膜４０２、金属薄膜４０３、強誘電体薄膜４０４および金属薄膜４０５が順次積層され、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor)構造が形成されている。金属薄膜４０５の両側の部分におけるＳｉ基板４０１中にはソース領域４０６およびドレイン領域４０７が設けられている。
【００１１】
ここで、図１６および図１９において点線で示したＭＦＭＩＳ構造は、図１６に示す１トランジスタ１キャパシタ型ＦｅＲＡＭと図１９に示すＦＥＴ型ＦｅＲＡＭとに共通する部分であり、この基本的積層構造については、各種の文献でその最適化材料設計や有効性が述べられている（例えば、(15)特開平８−３３０５４０号公報、(16)特開平８−３３５６７２号公報、(17)特開平８−３４００８７号公報、(18)特願平８−３３６１５８号）、(19)J. Ceram. Soc. Japan, Int. Edition,103,1088-1099(1995)、(20)Mater. Sci. Eng. B.,41,166-173(1996)) 。
【００１２】
さて、ＦＥＴ型ＦｅＲＡＭにおいては、歴史的には、図１７に示すＭＦＳ構造から図１８に示すＭＦＩＳ構造へ移行したが、それは、図１７に示すＭＦＳ構造ではＳｉ基板２０１上に強誘電体薄膜２０２を直接成長させた場合には良好な界面を形成することが難しいのに対し、図１８に示すＭＦＩＳ構造ではＳｉ基板３０１上に絶縁膜３０２を介して強誘電体薄膜３０３を成長させることにより良好な界面を形成することができるからである。さらに、図１８に示すＭＦＩＳ構造から図１９に示すＭＦＭＩＳ構造への移行は、主として、図１８に示すＭＦＩＳ構造では強誘電体薄膜３０３からＳｉ基板３０１のチャネル部への元素の拡散の問題があるからであるが（文献(4) 〜(14)参照）、この拡散の問題がなければ、図１８に示すＭＦＩＳ構造がＦＥＴ型ＦｅＲＡＭにおいて現在最も理想的と考えられる。
【００１３】
一方、１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、メモリセルの高密度化に伴って、プレーナ型からスタック型への移行が考えられる。図２０および図２１にそれぞれ典型的なプレーナ型およびスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す。
【００１４】
図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ｎ型Ｓｉ基板５０１中にｐウエル５０２が設けられている。ｐウエル５０２の表面にはＳｉＯ2 膜からなるフィールド絶縁膜５０３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜５０３で囲まれた部分におけるｐウエル５０２の表面にはＳｉＯ2 膜からなるゲート絶縁膜５０４が設けられている。ゲート絶縁膜５０４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極５０５が設けられている。ゲート電極５０５の両側の部分におけるｐウエル５０２中にはｎ+ 型のソース領域５０６およびドレイン領域５０７が設けられている。ゲート電極５０５、ソース領域５０６およびドレイン領域５０７によりｎチャネルＭＩＳＦＥＴが形成されている。符号５０８はＳｉＯ2 膜からなる層間絶縁膜を示す。フィールド絶縁膜５０３の上方の部分における層間絶縁膜５０８上には白金（Ｐｔ）薄膜からなる下部電極５０９、強誘電体薄膜５１０およびＰｔ薄膜からなる上部電極５１１が順次積層されている。下部電極５０９、強誘電体薄膜５１０および上部電極５１１によりキャパシタが形成されている。これらのｎチャネルＭＩＳＦＥＴおよびキャパシタはＳｉＯ2 膜からなる層間絶縁膜５１２により覆われている。ｎチャネルＭＩＳＦＥＴのドレイン領域５０７の上側の部分におけるゲート絶縁膜５０４、層間絶縁膜５０８および層間絶縁膜５１２にはコンタクトホール５１３が設けられている。このコンタクトホール５１３の部分におけるドレイン領域５０７上には不純物がドープされた多結晶Ｓｉまたはタングステン（Ｗ）からなるプラグ５１４が設けられている。このプラグ５１４は、上部電極５１１の上側の部分における層間絶縁膜５１２に設けられたコンタクトホール５１５を介して金属配線５１６により上部電極５１１と接続されている。下部電極５０９の一端部の上側の部分における層間絶縁膜５１２にはコンタクトホール５１７が設けられ、このコンタクトホール５１７を通じて金属配線５１８が下部電極５０９と接続されている。
【００１５】
一方、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭと同様に、ｎ型Ｓｉ基板６０１中に設けられたｐウエル６０２の表面にフィールド絶縁膜６０３が選択的に設けられて素子間分離が行われているとともに、このフィールド絶縁膜６０３で囲まれた部分におけるｐウエル６０２にゲート絶縁膜６０４、ゲート電極６０５、ソース領域６０６およびドレイン領域６０７からなるｎチャネルＭＩＳＦＥＴが形成されている。符号６０８はＳｉＯ2 膜からなる層間絶縁膜を示す。ｎチャネルＭＩＳＦＥＴのドレイン領域６０７の上側の部分におけるゲート絶縁膜６０４および層間絶縁膜６０８にはコンタクトホール６０９が設けられている。このコンタクトホール６０９の部分におけるドレイン領域６０７上には、不純物がドープされた多結晶または単結晶のＳｉからなるプラグ６１０が設けられている。このプラグ６１０の上に、不純物がドープされた多結晶または単結晶のＳｉ膜６１１およびバリアメタルからなるバッファ層６１２を介して、Ｐｔ薄膜からなる下部電極６１３、強誘電体薄膜６１４およびＰｔ薄膜からなる上部電極６１５が順次積層されている。下部電極６１３、強誘電体薄膜６１４および上部電極６１５によりキャパシタが形成されている。
【００１６】
図２１および図２２にそれぞれ示すプレーナ型およびスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭの構造的な相違点の一つに、プラグ５１４、６１０と下部電極５０９、６１３および上部電極５１１、６１５との配置がある。具体的には、図２０に示すプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ｎチャネルＭＩＳＦＥＴのドレイン領域５０７とキャパシタの上部電極５１１との接続に金属配線５１６が必要であるが、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、不純物がドープされた多結晶Ｓｉからなるプラグ６１０によりｎチャネルＭＩＳＦＥＴのドレイン領域６０７とキャパシタの下部電極６１３とを直接接続している。したがって、図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるキャパシタは、不純物がドープされたＳｉからなるプラグ６１０および不純物がドープされたＳｉ膜６１１が金属であると考えると、単純なＭＦＭ構造と考えることが可能である。しかしながら、この場合、Ｍ部と考えている、不純物がドープされたＳｉ膜６１１と下部電極６１３とを直接接触させると、Ｓｉの拡散の問題が生じる。したがって、ＦＥＴ型ＦｅＲＡＭと同様に、この場合も、上述のように、良質なバッファ層６１２がどうしても要望される。この結果、スタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、不純物がドープされたＳｉをＭ部とする良質のＭＦＩＭ構造が要望されることになる。
【００１７】
しかしながら、これまで、この非常に重要であるＳｉ上の良好なバッファ層は見い出されていない。一般にＳｉと格子整合する材料としては、酸化マグネシウム（ＭｇＯ）、酸化セリウム（ＣｅＯ2 ）、α型アルミナ（ａ−Ａｌ2 Ｏ3 ）、イットリウム安定化ジルコニウム（ＹＳＺ）およびマグネシウム・アルミニウム・スピネル（ＭｇＡｌ2 Ｏ4 ）が知られている。この中で、拡散による問題やその上へのペロブスカイト型酸化物のエピタキシャル成長の可能性が高いのがＣｅＯ2 とＭｇＡｌ2 Ｏ4 である。ところが、この両者には一長一短がある。図２２に両者の格子定数の温度依存性を示す。
【００１８】
図２２から、格子整合の観点からは断然、ＣｅＯ2 の方がバッファ層の材料として有利であることがわかる。しかしながら、格子整合した場合の結晶学的積層構造に関しては、図２３および図２４に示すように、ＭｇＡｌ2 Ｏ4 では、その上へのペロブスカイト型酸化物の成長が非常に容易であるが、ＣｅＯ2 に関しては大きな技術上の壁が存在していた。
【００１９】
すなわち、従来は、Ｓｉ（１００）上でもＣｅＯ2 （１００）はエピタキシャル成長せず、ＣｅＯ2 （１１０）がエピタキシャル成長すると多くの論文で報告されている。これらの論文のうちＣｅＯ2 に関係するもののほとんどが、ＣｅＯ2 （１１０）／Ｓｉ（１００）構造しか得られないという結果を示している。
【００２０】
しかしながら、本発明者は、ＣｅＯ2 （１００）／Ｓｉ（１００）の高配向膜をＭＯＣＶＤ（有機金属化学気相成長）法で作製することに成功した。その結果を図２５のＸ線回折パターンに示す。図２５において、わずかに他の結晶面からの回折が認められるが、（１００）配向が非常に強いことが理解される。この研究内容については、すでに報告されている（(21)3rd TIT International Symposium on Oxide Electronics(Yokohama,Dec.18-20,1996) 、(22)特願平８−３３７２４１号）。
【００２１】
したがって、本発明者の知見によれば、ＣｅＯ2 （１００）／Ｓｉ（１００）の実現に技術的な障害はほとんど存在しないと言える。この結果、図２６に示すように、ＣｅＯ2 （１００）上にペロブスカイト型のＡＢＯ3 （１００）を結晶学的に完全にエピタキシャル成長させることが可能となった。
【００２２】
このような背景から、特願平８−３３６１５８号において本発明者が提案したＣｅＯ2 （１００）／Ｓｉ（１００）構造およびその製造方法が重要になる。この技術は、図１８に示すＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭや図２１に示すスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭなどにおいて、十分に活かされるはずである。
【００２３】
次に、上部電極についてであるが、一般には強誘電体に対する電極としてＰｔ電極が知られている（例えば、(23)J. Appl. Phys.,70,382-388(1991))。このＰｔ電極を用いたＦｅＲＡＭの代表例に、ＰＺＴ薄膜を一対のＰｔ電極間にはさんだ構造を有するＦｅＲＡＭがあるが、Ｐｔ電極のはがれが起きやすかったり、経時変化を示すいわゆるファティーグ特性が悪いものが多かった。これは、Ｐｔ電極との界面の近傍におけるＰＺＴ薄膜の酸素欠損や、ＰＺＴの自発分極値が大きいこと、すなわち格子変位量が大きいことに由来する結合力の疲労などの因子が複雑に絡んで起こるものと考えられている（例えば、(24)J. Appl. Phys.,70,382-388(1991))。
【００２４】
最近、上述のファティーグ特性を改善するために、ビスマス（Ｂｉ）系層状強誘電性酸化物薄膜を強誘電体薄膜に用いたＦｅＲＡＭが提案されている（例えば、(25)国際公開番号ＷＯ９３／１２５３８、(26)国際公開番号ＷＯ９３／１２５４２）。
【００２５】
しかしながら、このＢｉ系層状強誘電体材料は、強誘電体で最も重要な自発分極値を大きくすることができない（例えば、ＰＺＴでは４０μＣ／ｃｍ2 以上の自発分極値を容易に得ることができるが、Ｂｉ系層状強誘電体では１５μＣ／ｃｍ2 程度の自発分極値しか得ることができない）とか、層状物質であることにより異方性が大きく、デバイス設計において難しい問題を残す可能性が高いなどの問題がある。このため、既存のＰＺＴを使いこなす方向での研究開発がなされている。その一つが、導電性酸化物からなる電極の使用である。
【００２６】
すなわち、例えば、ＦｅＲＡＭ用の電極として、ＳｒＲｕＯ3 電極に関して多くの研究がなされている（(27)Science,258,1766-1769(1992) 、(28)Mater. Res. Soc. Symp. Proc.,310,145-150(1993)、(29)Appl. Phys. Lett.,63,2570-2572(1993)、(30)Mater. Res. Soc. Symp. Proc., 341,229-240 (1993)、(31)E6.8, MRS Fall Meeting at Boston (Nov.28,1995)、(32)Appl. Phys. Lett., 66, 2197-2199 (1995))。
【００２７】
また、同じくＦｅＲＡＭ用の電極として、ＬａＳｒＣｏＯ3 電極についても多くの研究がなされている（(33)Appl. Phys. Lett.,63,3592-3594(1993)、(34)Appl. Phys. Lett.,64,1588-1590(1994)、(35)Appl. Phys. Lett.,64,2511-2513(1994)、(36)Appl. Phys. Lett.,66,1337-1339(1995)) 。
【００２８】
さらに、同じくＦｅＲＡＭ用の電極として、ＹＢＣＯ相やＬＳＣＯ相などの超伝導酸化物電極についても多くの研究がなされている（(37)Science,252,944-946(1991) 、(38)Appl. Phys. Lett.,61,1537-1539(1992)、(39)Appl. Phys. Lett.,63,27-29(1993)、(40)Appl. Phys. Lett.,63,30-32(1993)、(41)J. Am. Ceram. Soc.,76,3141-3143(1993) 、(42)Appl. Phys. Lett.,64,1050-1052(1994)、(43)Appl. Phys. Lett.,64,3646-3648(1994)、(44)Appl. Phys. Lett.,66,2493-2495(1995)、(45)Appl. Phys. Lett.,64,3181-3183(1994)、(46)Appl. Phys. Lett.,66,2069-2071(1995)、(47)Appl. Phys. Lett.,67,554-556(1995)、(48)J. Appl. Phys.,77,6466-6471(1995) 、(49)J. Appl. Phys.,78,4591-4595(1995) 、(50)5th Int. Supercond. Ele.Conf./ISEC'95(Sept.18-21,Nagoya,Japan)(1995)pp.246-248、(51)Jpn. J. Appl. Phys.,33,5182-5186(1994)、(52)Physica C,235-240,739-740(1994) 、(53)Appl. Phys. Lett.,66,299-301(1995)、(54)Appl. Phys. Lett.,66,1172-1174(1995)、(55)Appl. Phys. Lett.,67,58-60(1995)) 。
【００２９】
特に、電極材料として、強誘電体層と同じペロブスカイト関連構造を有する導電性酸化物を使用すれば、残留分極値の向上（例えば、(56)Mater. Res. Soc. Symp. Proc.,401,139-149(1996)) だけでなく、ファティーグ特性の回復および向上も図ることができることが報告されている（例えば、(57)Jpn. J. Appl. Phys.,33,5207(1994))。
【００３０】
しかしながら、上述のＦｅＲＡＭや酸化物超伝導デバイス、さらにはＬｉＮｂＯ3 、ＬｉＴａＯ3 、ＫＴａ1-x Ｎｂx Ｏ3 などを用いた酸化物光学素子などのこれまでの研究開発（例えば、(58)Mater. Res. Soc. Symp. Proc.,341,253(1994)、(59)Mater. Res. Soc. Symp. Proc.,341,265(1994)）では、それらの基板に関する考察がほとんどなされておらず、問題があった。実際、例えば従来のＦｅＲＡＭにおいては、Ｓｉ基板上に成膜されたホウ素リンシリケートガラス（ＢＰＳＧ）膜上に下部電極層を成膜し、その上に強誘電体層を成膜しているが、この方法では、下部電極層が多結晶となり、したがってその上に成膜される強誘電体層も多結晶となるため、この強誘電体層の結晶粒の高密度化に伴う、いわゆるサイズ効果、すなわち分極値の低下などを引き起こすことが懸念される。さらに、酸化物光学素子は、これまではほとんど単体のものであり、シリコン基板上に成長された膜を用いたものに関しては、ほとんど知られていないのが現状である。
【００３１】
このような背景の下に、本発明者は先に、Ｓｉ基板上に酸化物薄膜を積層させた酸化物積層構造およびこれを用いたＦｅＲＡＭについて提案した（文献(15)〜(20)) 。
【００３２】
【発明が解決しようとする課題】
しかしながら、本発明者の知見によれば、これまでに提案されたＦｅＲＡＭ、さらには、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子は、その構造の最適化に関しては、まだ十分とは言えない状況にある。
【００３３】
特に、これらのデバイスの構築のためには、Ｓｉ基板に格子整合した膜、より好適にはエピタキシャル膜によりデバイスを構成するのが最もよいが、そのためには、通常、原子層成長法による成長法が用いられる。その最有力候補が、分子線エピタキシー（ＭＢＥ）法、反応性蒸着法あるいはレーザアブレーション法（これはパルスレーザデポジション法またはレーザＭＢＥ法と呼ばれることもある）である。
【００３４】
したがって、この発明の目的は、強誘電体不揮発性メモリのほか、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子を最適構造で実現することができる酸化物積層構造およびそのような酸化物積層構造を容易に製造することができる酸化物積層構造の製造方法を提供することにある。
【００３５】
この発明の他の目的は、最適構造で実現することができる強誘電体不揮発性メモリを提供することにある。
【００３６】
【課題を解決するための手段】
本発明者は、上記目的を達成すべく、強誘電体不揮発性メモリ、酸化物超伝導デバイスなどの酸化物電子素子や酸化物光変調素子などの酸化物光学素子の実現に最適な材料系などについて詳細な検討を行った。以下にその概要を述べる。
【００３７】
まず、基板としては、半導体メモリの基本的材料であり、また、安価かつ入手容易で結晶性にも優れた単結晶のシリコン基板が選択される。
【００３８】
次に、バッファ層の酸化物材料としては、蛍石型結晶構造を有する酸化セリウム（ＣｅＯ2 ）が選択される。これは次のような理由による。すなわち、強誘電性酸化物薄膜をシリコン基板上に直接エピタキシャル成長させることは一般には難しい。そこで、シリコン基板上にまず、このシリコン基板と格子整合する材料からなるバッファ層をエピタキシャル成長させ、その上にこのバッファ層と格子整合する強誘電性酸化物薄膜をエピタキシャル成長させることを考えなくてはならない。したがって、ここで使われるバッファ層は、その上に導電性酸化物薄膜をエピタキシャル成長させることができるものである必要がある。このような構造を構築するには、最低でもバッファー層として酸化物からなるものが好ましい。これらの条件を満たす酸化物として、酸化セリウム（ＣｅＯ2 ）と、マグネシウム・アルミニウム・スピネル（ＭｇＡｌ2 Ｏ4 ）との二種類が挙げられるが、すでに述べた通り、後者は拡散によってシリコンとの界面を劣化させるので、ＦＥＴ型ＦｅＲＡＭには不向きであると推察できる。また、図２２に示したＣｅＯ2 の格子定数の温度依存性から、ＣｅＯ2 がバッファ層の材料として最も優れているという結論が得られる。また、成膜の観点からも、ＣｅＯ2 は金属元素が一種であることから、二種類の金属元素を用いるＭｇＡｌ2 Ｏ4 に比べて現実的に容易かつ有利であることが明らかである。
【００３９】
次に、ＣｅＯ2 からなるバッファ層上に積層される強誘電性酸化物薄膜材料に関しては、格子定数がＣｅＯ2 の格子定数に近いこと、ペロブスカイト関連結晶構造を有していること、誘電率が高い、あるいは強誘電性に優れていること、そして、現実的な問題ではあるが、下地であるＣｅＯ2 からなるバッファ層との間で拡散の問題が生じないこと、の四点を満足する必要がある。これに関しては、多くのペロブスカイト型誘電性酸化物ＡＢＯ3 がこれらの諸条件を満足し得ると考えられる。このことは上述の通りである。
【００４０】
特に、シリコン上に基本結晶学的積層配置ＡＢＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）を実現し得ることは、後述するいくつかの種類のＦｅＲＡＭに十分適合するものであるだけでなく、これによって、多くの利点が得られる。
【００４１】
さらに、ＡＢＯ3 （００１）／ＣｅＯ2 （１００）の界面を良好なものにすることが、電気的に問題となるトラップを生じさせないためにも必要であるという観点から、これらの界面に、第２のバッファ層として、同じペロブスカイト型結晶構造を有し、しかもＢサイトがＣｅで占められている物質、すなわちＲＣｅＯ3 （Ｒ＝Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）を形成すれば、良好な界面を形成することができるはずである。これは格子整合の観点からも元素拡散の観点からも支持される材料設計である。このようなより改善されたＳｉ上の基本結晶学的積層配置はＡＢＯ3 （００１）／ＲＣｅＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）となる。この積層配置は、ＣｅＯ2 からなるバッファ層の最表面に最初に堆積させる元素をＲ原子とすることにより実現することができる。その際、あまりＲ原子のみを堆積させすぎないことが肝要であり、また、適度な基板温度あるいは熱処理温度により、Ｃｅ原子の拡散を促進させることも重要である。
【００４２】
この発明は、本発明者による上記考察に基づいて、案出されたものである。
【００４３】
すなわち、上記目的を達成するために、この発明の第１の発明による酸化物積層構造は、
シリコン基板と、
シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
バッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と
を有することを特徴とするものである。
【００４４】
この発明の第１の発明において、好適には、バッファ層と強誘電性酸化物薄膜との間に（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）または（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 （（ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１）からなるもう一つのバッファ層が存在する。
【００４５】
この発明の第２の発明による酸化物積層構造の製造方法は、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
第１のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）からなる第２のバッファ層を成長させる工程と、
第２のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜を成長させる工程と
を有することを特徴とするものである。
【００４６】
この発明の第３の発明による酸化物積層構造の製造方法は、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
第１のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜を成長させるとともに、バッファ層と強誘電性酸化物薄膜との間にバッファ層および強誘電性酸化物薄膜からの構成元素の拡散により（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１）からなる第２のバッファ層を成長させる工程と
を有することを特徴とするものである。
【００４７】
この発明の第４の発明は、
電界効果トランジスタからなるメモリセルを有する強誘電体不揮発性メモリにおいて、
シリコン基板と、
シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
バッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上の電極と
を有することを特徴とするものである。
【００４８】
この発明の第５の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、強誘電性酸化物薄膜とこの強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極とからなる
ことを特徴とするものである。
【００４９】
この発明の第６の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、
シリコン基板と、
シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５０】
この発明の第７の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
電界効果トランジスタのドレイン領域上に設けられた単結晶シリコンからなるプラグ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５１】
この発明の第８の発明は、
１個の電界効果トランジスタと１個のキャパシタとからなるメモリセルをシリコン基板上に有する強誘電体不揮発性メモリにおいて、
キャパシタが、
電界効果トランジスタ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなる強誘電性酸化物薄膜と、
強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とするものである。
【００５２】
この発明において、好適には、シリコン基板上に直接積層されるバッファ層はシリコン基板とほぼ格子整合し、強誘電性酸化物薄膜はバッファ層とほぼ格子整合している。これらのバッファ層および強誘電性酸化物薄膜は、好適には、シリコン基板上にエピタキシャル成長されたものである。また、好適には、シリコン基板は（１００）面方位を有し、バッファ層は（１００）面方位を有し、強誘電性酸化物薄膜は（００１）面方位を有する。シリコン基板とバッファ層との間には厚さが２０ｎｍ以下、典型的には厚さが数ｎｍ〜十数ｎｍのアモルファス層が存在することもある。
【００５３】
この発明において、バッファ層と強誘電性酸化物薄膜との間に（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 または（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ3 からなるもう一つのバッファ層が存在する場合、シリコン基板上に直接積層されるバッファ層はシリコン基板とほぼ格子整合し、もう一つのバッファ層はそのバッファ層と格子整合し、強誘電性酸化物薄膜はもう一つのバッファ層とほぼ格子整合している。また、好適には、これらのバッファ層、もう一つのバッファ層および強誘電性酸化物薄膜はシリコン基板上にエピタキシャル成長されたものである。また、典型的には、シリコン基板は（１００）面方位を有し、バッファ層は（１００）面方位を有し、もう一つのバッファ層は（００１）面方位を有し、強誘電性酸化物薄膜は（００１）面方位を有する。
【００５４】
この発明において、典型的には、強誘電性酸化物薄膜上に金属薄膜または導電性酸化物薄膜が電極として設けられている。この場合、電極を構成する金属薄膜または導電性酸化物薄膜はエピタキシャル成長されたものである。
【００５５】
この発明において、強誘電性酸化物薄膜は二種類以上の強誘電性酸化物薄膜からなる強誘電性酸化物超格子であってもよいし、二種類以上の強誘電性酸化物薄膜の積層構造を有するものであってもよい。
【００５６】
この発明においては、必要に応じて、バッファ層とシリコン基板および／または強誘電性酸化物薄膜との格子整合やバッファ層中の酸素量の調整などの目的でバッファ層に微量のＺｒＯ2 を固溶させてもよい。
【００５７】
ここで、上述の記述における（ ，・・・， ）は、括弧内に列挙された複数の元素からなる群より選ばれた一種類の元素または括弧内に列挙された複数の元素からなる群より選ばれた二種類以上の元素を固溶させたものを意味する。後者のように二種類以上の元素を固溶させる場合、これらの元素の組成比の合計は１である。例えば、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）は、Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇからなる群より選ばれた一種類の元素またはＢａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇからなる群より選ばれた二種類以上の元素を固溶させたものを意味し、後者の場合、Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇの組成比の合計は１であり、これをＢａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１と略記した。
【００５８】
次に、この発明における強誘電体不揮発性メモリの電極の材料について説明する。すでに述べたように、従来は、白金電極が多用されてきたが、加工性に問題があるため、酸化物電極が好ましい。この酸化物電極の材料については、ペロブスカイト型結晶構造を有する酸化物には多くの導電性酸化物群があり、これら全てがその候補と言える。これらの導電性酸化物のうち、一般式ＡＢＯ3 で表される単純ペロブスカイト型酸化物の具体例を挙げると、下記の通りである。
【００５９】
【化１】
【化２】
【化３】
【化４】
【化５】
【化６】
【化７】
また、導電性酸化物のうち層状ペロブスカイト型酸化物としては、
【００６７】
【化８】
が挙げられる。その具体例をいくつか挙げると、ＳｒＲｕＯ3 、ＳｒＩｒＯ3 、Ｓｒ2 ＲｕＯ4 、Ｓｒ2 ＩｒＯ4 などである。
【００６９】
層状ペロブスカイト型酸化物としては、これらのほかに例えばＢａ2 ＲｕＯ4 などもある。
【００７０】
電極材料としては、上に挙げたもののほかに、いわゆる高温超伝導酸化物も候補と考えられる。その具体例をいくつか挙げると、下記の通りである。
【００７１】
【化９】
【化１０】
【化１１】
【化１２】
【化１３】
このように、電極材料としては実に多くの候補があるが、このうち特に興味深いのは、その非拡散性によるＳｒ−Ｒｕ（Ｉｒ）−Ｏ系および超伝導酸化物群である。前者では、ＳｒＲｕＯ3 、Ｓｒ2 ＲｕＯ4 、ＳｒＩｒＯ3 、Ｓｒ2 ＩｒＯ4 などがそのペロブスカイト型結晶構造のコヒーレンシーを維持し、拡散も少ないことから最良の電極材料の一つである。後者の超伝導酸化物を電極として使用した場合、動作温度が超伝導転移温度以下であればサイズ効果を少なくし得るという報告もあり、今後に期待がもてる材料である（(60)Phys. Solid State,36,1778-1781(1994)) 。
【００７７】
特に、（Ｎｄ1-x Ｃｅx ）2 ＣｕＯ4-d 、すなわちいわゆるＴ´相は、本発明者らによって、Ｎｄ2 ＣｕＯ4 からなる母体材料へのＣｅ固溶と酸素欠陥との導入により超伝導になることが発見された物質でもあり（例えば、(61)特開平０２−２１２３０２号公報、(62)第４４回日本物理学会年会（平塚市）、１９８９年３月３１日、３１ａ−ＰＳ−１０１）、このような高真空を要するデバイスプロセスには好適な材料系である。
【００７８】
上述のように構成された、この発明による酸化物積層構造によれば、バッファ層、必要に応じてもう第２のバッファ層および強誘電性酸化物薄膜の全てをシリコン基板とほぼ格子整合させることができる。この場合、第２のバッファ層は、第１のバッファ層と強誘電性酸化物薄膜との結晶学的コヒーレンシーを維持しつつ、結晶欠陥をなくすことにより、電気的なトラップを消滅させる働きがある。さらに、強誘電性酸化物薄膜上に導電性酸化物薄膜を電極として積層する場合、この導電性酸化物薄膜の強誘電性酸化物薄膜に対する密着性及び結晶学的コヒーレンシーは良好であるので、はがれの問題や、空間電荷層などに由来すると考えられている疲労（ファティーグ）の問題はない。このことは、強誘電体不揮発性メモリだけでなく、シリコン上へ構築される超伝導デバイスや光学デバイスなどにも同様に言える。
【００７９】
上述のように構成された、この発明による酸化物積層構造の製造方法によれば、バッファ層、必要に応じてもう第２のバッファ層および強誘電性酸化物薄膜の全てがシリコン基板とほぼ格子整合した上述のような酸化物積層構造を製造することができる。この場合、強誘電性酸化物薄膜の成長時の熱処理プロセスを利用することにより、第２のバッファ層を元素拡散により強誘電性酸化物薄膜の成長と同時に成長させることができる。
【００８０】
上述のように構成された、この発明による強誘電体不揮発性メモリによれば、上述のような最適化された酸化物積層構造をゲートおよびチャネル部またはキャパシタ部に利用することにより、最適な構造で強誘電体不揮発性メモリを実現することができる。
【００８１】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。図１はこの発明の第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【００８２】
図１に示すように、このプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板１中にｐウエル２が設けられている。ｐウエル２の表面には、（１００）面方位を有するＣｅＯ2 膜からなるフィールド絶縁膜３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜３で囲まれた部分におけるｐウエル２の表面にはＳｉＯ2 膜からなるゲート絶縁膜４が設けられている。ゲート絶縁膜４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極５が設けられている。ゲート電極５の両側の部分におけるｐウエル２中にはｎ+ 型のソース領域６およびドレイン領域７が設けられている。ゲート電極５、ソース領域６およびドレイン領域７によりｎチャネルＭＩＳＦＥＴが形成されている。フィールド絶縁膜３上には、（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜８が積層されている。この強誘電体薄膜８の平坦な表面上の一端部および他端部にそれぞれ電極９、１０が設けられている。これらの電極９、１０の材料としてはＰｔなどの金属または導電性酸化物が用いられる。これらの強誘電体薄膜８および電極９、１０によりキャパシタが形成されている。これらのｎチャネルＭＩＳＦＥＴおよびキャパシタは例えばＳｉＯ2 膜からなる層間絶縁膜１１により覆われている。ｎチャネルＭＩＳＦＥＴのドレイン領域７の上側の部分におけるゲート絶縁膜４および層間絶縁膜１１にはコンタクトホール１２が設けられている。このコンタクトホール１２の部分におけるドレイン領域７上には不純物がドープされた多結晶ＳｉまたはＷからなるプラグ１３が設けられている。このプラグ１３は、電極９の上側の部分における層間絶縁膜１１に設けられたコンタクトホール１４を介して金属配線１５により電極９と接続されている。電極１０の上側の部分における層間絶縁膜１１にはコンタクトホール１６が設けられ、このコンタクトホール１６を通じて金属配線１７が電極１０と接続されている。この場合、キャパシタ部におけるフィールド絶縁膜３および強誘電体薄膜８は単結晶Ｓｉからなるｐウエル２上にエピタキシャル成長されたものである。
【００８３】
強誘電体薄膜８としては、一般には、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）薄膜が用いられる。ここで、後述のサイズ効果をなくすとともに、より強い強誘電性を発現させる観点からは、この強誘電体薄膜８として強誘電性単結晶人工超格子を用いるのか好ましい。この強誘電性単結晶人工超格子の一例を挙げると、［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜である。
【００８４】
電極９、１０の材料としては、Ｐｔなどの金属を用いてもよいが、好適には導電性酸化物が用いられる。この導電性酸化物の具体例をいくつか挙げると、ＳｒＲｕＯ3 、（ＳｒＣａ）ＲｕＯ3 、Ｓｒ2 ＲｕＯ4 などである。これらの導電性酸化物の比抵抗値は１００〜３００μΩ・ｃｍであ、電極９、１０の材料として用いるのに全く問題のない値である。
【００８５】
ＣｅＯ2 膜からなるフィールド絶縁膜３と強誘電体薄膜８との膜厚比は、このＦｅＲＡＭの使い方にもよるが、基本的には制限はない。ただし、これは、駆動電圧や所望のゲート部容量や、強誘電体薄膜８の部分への実効電界を考えたときの両者の誘電率比などによって大きく左右される。
【００８６】
この第１の実施形態においては、キャパシタの強誘電体薄膜８の上に電極９、１０が互いに分離して設けられていることが特徴的である。動作時にこれらの電極９、１０間に電圧が印加された場合、強誘電体薄膜８内にはその面にほぼ平行な方向に電界が発生し、圧電振動が生じる。本発明者の知見によれば、このような電極配置でも強誘電体薄膜８に十分な分極を生じさせることができ、支障なく動作させることが可能である。
【００８７】
次に、上述のように構成されたこの第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭの製造方法について説明する。
【００８８】
図１に示すように、まず、（１００）面方位を有するｎ型Ｓｉ基板１中にｐウエル２を形成した後、このｐウエル２の表面に例えば熱酸化法によりＳｉＯ2 膜からなるゲート絶縁膜３を形成する。次に、素子間分離領域となる部分におけるゲート絶縁膜３をエッチング除去し、さらにこの部分のｐウエル２の上部を所定深さだけエッチング除去する。
【００８９】
次に、例えば有機金属化学気相成長（ＭＯＣＶＤ）法により、全面にＣｅＯ2 膜を成長させる。この場合、露出しているｐウエル２上には、（１００）面方位を有するＣｅＯ2 膜がエピタキシャル成長する。この後、ＦＥＴ形成領域におけるこのＣｅＯ2 膜をエッチング除去する。これによって、フィールド絶縁膜３が形成される。なお、ＭＯＣＶＤ法によるＣｅＯ2 膜の具体的な成長方法の一例について説明すると、ホットウォール型反応容器を用い、有機金属化合物原料であるＣｅ（ＤＰＭ）4 （これはＣｅ（ｔｈｄ）4 と略記されることがある。ＤＰＭはジピバロイルメタン、ｔｈｄは２，２，６，６−テトラメチル−３，５−ヘプタンジオンを意味する。）をＣｅ原料として用いる。キャリアガスとしてはアルゴン（Ａｒ）と酸素（Ｏ2 ）との混合ガスを用いる。反応容器は通常、１０Ｔｏｒｒ以下に減圧される。このＭＯＣＶＤ法によるＣｅＯ2 薄膜のエピタキシャル成長においては、成長時の基板温度が７００℃を超えると、その上にエピタキシャル成長されるＣｅＯ2 薄膜の面方位は徐々に（１００）ではなくなり、（１１１）面方位のＣｅＯ2 薄膜が成長するようになる。したがって、成長時の基板温度は、７００℃以下が好ましい。一方、基板温度が６００℃を下回ると、その上に成長するＣｅＯ2 薄膜の結晶性が著しく悪化するので、上述のように基板温度は６００〜７００℃の範囲が最適である。このようにして成長されるＣｅＯ2 膜の膜厚は３０〜１００ｎｍの程度である。
【００９０】
次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に不純物をドープして抵抗化した後、この多結晶Ｓｉ膜をエッチングにより所定形状にパターニングする。これによって、ゲート電極５が形成される。次に、このゲート電極５をマスクとしてｐウエル２中にｎ型不純物をイオン注入することによりソース領域６およびドレイン領域７を形成する。
【００９１】
次に、全面に強誘電体薄膜８を成長させる。この場合、フィールド絶縁膜３上の部分におけるこの強誘電体薄膜８はエピタキシャル成長する。この後、この強誘電体薄膜８をエッチングにより所定形状にパターニングする。
【００９２】
強誘電体薄膜８の成長には、ＭＯＣＶＤ法、分子線エピタキシー（ＭＢＥ）法、反応性蒸着法、スパッタリング法、レーザアブレーション法などを用いることができる。このうち反応性蒸着法は、抵抗加熱および電子ビーム加熱の併用により基板付近に酸化力の強いオゾンや活性酸素ガスなどの雰囲気を作って蒸着を行う蒸着法の一種であり、活性化反応性蒸着法とも呼ばれる（例えば、(63)日本セラミックス学会誌、第98巻、749-753(1990))。この反応性蒸着法やレーザアブレーション法などの高真空を用いる成膜時には、１単位胞毎の原子レベルでの膜厚制御が、いわゆるＲＨＥＥＤ（反射高速電子回折）振動をモニタすることにより可能である。
【００９３】
強誘電体薄膜８として強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いる場合、その成長は例えばＭＢＥ法により次のようにして行うことができる。すなわち、ＭＢＥ装置の超高真空容器において、電子ビームガンによるＴｉの蒸発源とクヌーセンセル（Ｋセル）によるＢａおよびＰｂの蒸発源を用意する。そして、この超高真空容器内にＯ2 ガスを制御性よく導入し、全圧を１０-4Ｔｏｒｒ程度に保持して、電子ビームガンで常時Ｔｉを蒸発させながら、ＰｂおよびＢａのＫセルのシャッターを交互に制御して、ＲＨＥＥＤ振動を検出し、フィードバックさせながら成長を行う。この際、得られた膜は（００１）面方位にエピタキシャル成長している。この成長時の基板温度は、例えば５００〜９００℃の範囲であるが、より良質な膜を得るには、７００℃以上が好ましい。ただし、後述のように、ＲＣｅＯ3 膜からなる第２のバッファ層を形成するためにポストアニールを施す場合には、基板温度を５００〜７００℃の範囲に抑制してもなんら問題とならない。
【００９４】
次に、全面に例えば導電性酸化物薄膜を成長させる。この場合、強誘電体薄膜８上の部分においては、この導電性酸化物薄膜はエピタキシャル成長する。この場合、例えば導電性酸化物としてＳｒＲｕＯ3 を用いると、これは元来斜方晶であるが、エピタキシャル成長時にはその結晶構造がペロブスカイト類似構造からペロブスカイト構造となって成長する。この際の結晶方位は（１００）である。導電性酸化物としてＳｒ2 ＲｕＯ4 を用いた場合には、その結晶方位は（００１）である。この導電性酸化物薄膜の成長には、ＭＢＥ法、ＭＯＣＶＤ法、反応性蒸着法、スパッタリング法、レーザアブレーション法などを用いることができる。次に、この導電性酸化物薄膜をエッチングにより所定形状にパターニングして電極９、１０を形成する。ここで、これらの電極９、１０を形成する導電性酸化物薄膜を強誘電体薄膜８上にエピタキシャル成長させることにより、この導電性酸化物薄膜の強誘電体薄膜８との界面に酸素欠陥によるファティーグ減少を防止することができる。
【００９５】
次に、例えばＣＶＤ法により全面にＳｉＯ2 膜のような層間絶縁膜１１を形成した後、この層間絶縁膜１１およびゲート絶縁膜４の所定部分をエッチング除去してコンタクトホール１２を形成する。次に、例えばＣＶＤ法によりコンタクトホール１２の部分におけるドレイン領域７上に多結晶ＳｉまたはＷを成長させてプラグ１３を形成する。プラグ１３を多結晶Ｓｉにより形成する場合には、プラグ１３の形成後に例えばｎ型不純物をイオン注入法によりドープして低抵抗化する。次に、層間絶縁膜１１の所定部分をエッチング除去してコンタクトホール１４、１６を形成する。次に、例えばスパッタリング法や真空蒸着法により全面に例えばＡｌ膜のような金属膜を形成した後、この金属膜をエッチングにより所定形状にパターニングして金属配線１５、１７を形成する。
【００９６】
ここで、ＦｅＲＡＭにおける強誘電体薄膜の厚さが減少したときのリーク電流（あるいは絶縁破壊）およびいわゆるサイズ効果の問題について論じておく。
【００９７】
リーク電流を防止するため、電極間にはさまれた強誘電体薄膜には、その厚さ方向に１０個以上の結晶粒が存在するようにすることが望まれている。これは、電極間に入っている結晶粒の数が少なくなると、リーク電流が著しく増大するためである。このときの強誘電体薄膜（厚さ１μｍ程度）の様子を図２に模式的に示し、そのときのＦｅＲＡＭの電流−電圧（Ｉ−Ｖ）特性を図３に示す。
【００９８】
厚さが１００ｎｍ程度に減少したときの強誘電体薄膜の様子を図４に模式的に示す。このとき、この強誘電体薄膜の厚さ方向に存在する結晶粒の数は１０よりも少ない。このときのＦｅＲＡＭのＩ−Ｖ特性を図５に示す。図５を図３と比較すると明らかなように、電極間に入っている結晶粒の数が１０よりも少ないときのリーク電流は、電極間に入っている結晶粒の数が１０個以上であるときのリーク電流よりも多くなっている。
【００９９】
厚さがさらに減少して５０ｎｍ以下になったときの強誘電体薄膜の様子を図６に模式的に示す。このとき、この強誘電体薄膜は単結晶である。このときのＦｅＲＡＭのＩ−Ｖ特性を図７に示す。図７を図３および図５と比較すると明らかなように、強誘電体薄膜が単結晶であるときのリーク電流は、強誘電体薄膜が多結晶であるときのリーク電流に比べて大幅に減少している。
【０１００】
次に、強誘電体のサイズ効果について説明する。このサイズ効果とは、強誘電体薄膜の厚さを減少させたとき、この強誘電体薄膜は強誘電性を保持することができるか、というものである。これは、室温で正方晶（強誘電性）が安定である物質の粒径が非常に小さくなると、ある値を境にしてそれ以下の粒径で急に立方晶に変化して強誘電性を失う現象で、従来はもっぱら微粒子に対して議論されてきた。つまり、三次元的なサイズ縮小による物性変化と言える。このサイズ効果は、具体的には、例えばＢａＴｉＯ3 多結晶薄膜の場合は０．１μｍ以下である。ＰＺＴ多結晶薄膜の場合も、同様な結果が得られている。
【０１０１】
以上のようなリーク電流およびサイズ効果の問題を考慮すると、この第１の実施形態において強誘電体薄膜８として［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜のような強誘電性単結晶人工超格子を用いることは、強誘電体薄膜の厚さが１００〜２００ｎｍ程度に減少したときに有利になると考えられる。
【０１０２】
この第１の実施形態によれば、キャパシタ部にＳｉ（１００）上の酸化物積層構造を用いていることにより、構造の最適化を図ることができる。また、キャパシタの強誘電体薄膜８上に電極９、１０が互いに対向して設けられていることにより、次のような利点を得ることができる。すなわち、強誘電体薄膜８上に電極９、１０が設けられていることにより、従来の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるようにＳｉ上に強誘電体薄膜を設ける場合に生ずる拡散の問題を回避することができ、また、バリアメタルの成膜工程をなくすことができる。さらに、一般に、ＦｅＲＡＭにおいては、動作時に圧電による振動応力が生じるため、これがＦＥＴに悪影響を与えて誤動作の原因となる可能性があり、特に、これはスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおけるようにキャパシタがＦＥＴの近傍に配置される場合には問題を生じやすいと考えられる。これに対し、この第１の実施形態によれば、強誘電体薄膜８上に電極９、１０が設けられているため、圧電振動は強誘電体薄膜８の面内方向に生じることから、この圧電振動がＦＥＴ部に直接悪影響を及ぼすことがない。
【０１０３】
さらに、強誘電体薄膜８として強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いた場合には、その厚さが減少しても、リーク電流が極めて少なく、また、三次元サイズ効果による強誘電性の劣化を防止することができるだけでなく、従来知られていないような飽和分極値を示す可能性もある。これに関し、格子歪誘起強誘電性の概念のイメージを図８および図９に示す。これは下地格子との格子不整合により導入された２次元圧縮応力によるキュリー点の著しい上昇の結果現われる驚異的な強誘電性が期待されるからである。この物性は一般には下地からの膜厚に依存するため、格子緩和しない範囲での超格子の周期が好適である。
【０１０４】
以上のように、この第１の実施形態によれば、構造の最適化により、優れた特性を有し、かつ信頼性の高いプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを実現することができる。
【０１０５】
図１０はこの発明の第２の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１０６】
図２に示すように、この第２の実施形態においては、キャパシタの強誘電体薄膜８の両端部の上部が所定深さだけ除去されて段部が設けられ、これらの段部の底部に電極９、１０が設けられている。その他のことは第１の実施形態と同様であるので、説明を省略する。
【０１０７】
この第２の実施形態によれば、キャパシタの強誘電体薄膜８の両端部の段部の底部に電極９、１０が設けられていることにより、動作時にこれらの電極９、１０間に電圧が印加された場合、強誘電体薄膜８内に発生する電界をよりその面に平行にすることができ、より大きな分極値を得ることができるという利点を得ることができる。
【０１０８】
図１１はこの発明の第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１０９】
図１１に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板２１中にｐウエル２２が設けられている。ｐウエル２２の表面には、（１００）面方位を有するＣｅＯ2 膜からなるフィールド絶縁膜２３が選択的に設けられ、これによって素子間分離が行われている。フィールド絶縁膜２３で囲まれた部分におけるｐウエル２２の表面にはＳｉＯ2 膜からなるゲート絶縁膜２４が設けられている。ゲート絶縁膜２４上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極２５が設けられている。ゲート電極２５の両側の部分におけるｐウエル２２中にはｎ+ 型のソース領域２６およびドレイン領域２７が設けられている。ゲート電極２５、ソース領域２６およびドレイン領域２７によりｎチャネルＭＩＳＦＥＴが形成されている。符号２８は例えばＳｉＯ2 膜からなる層間絶縁膜を示す。ドレイン領域２７の上側の部分におけるゲート絶縁膜２４および層間絶縁膜２８にはコンタクトホール２９が設けられている。このコンタクトホール２９の部分におけるドレイン領域２７上には、（１００）面方位を有するアンドープまたは不純物がドープされた単結晶のＳｉからなるプラグ３０が設けられている。このプラグ３０の上に（１００）面方位を有する単結晶Ｓｉ膜３１および（１００）面方位を有するＣｅＯ2 膜からなるバッファ層３２を介して（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜３３が積層されている。この強誘電体薄膜３３の平坦な表面上の一端部および他端部にそれぞれ電極３４、３５が設けられている。これらの強誘電体薄膜２８および電極３４、３５によりキャパシタが形成されている。ここで、このキャパシタの電極３４、３５の一方は、ｎチャネルＭＩＳＦＥＴのドレイン領域２７と電気的に接続されている。その他のことは第１の実施形態と同様である。
【０１１０】
この第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを製造するには、第１の実施形態と同様にしてゲート電極２５まで形成した後、例えばＣＶＤ法により全面に層間絶縁膜２８を形成する。次に、この層間絶縁膜２８にコンタクトホール２９を形成した後、このコンタクトホール２９の部分におけるドレイン領域２７上に例えばＣＶＤ法により単結晶Ｓｉをエピタキシャル成長させ、プラグ３０を形成する。さらに、このプラグ３０上に単結晶Ｓｉ膜３１をエピタキシャル成長させる。次に、この単結晶Ｓｉ膜３１上にバッファ層３２を介して強誘電体薄膜３３をエピタキシャル成長させ、その上に電極３４、３５を形成する。
【０１１１】
この第３の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【０１１２】
図１２はこの発明の第４の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１１３】
図１２に示すように、この第４の実施形態においては、キャパシタの強誘電体薄膜８の両端部の上部が所定深さだけ除去されて段部が設けられ、これらの段部の底部に電極３４、３５が設けられている。その他のことは第３の実施形態と同様であるので、説明を省略する。
【０１１４】
この第４の実施形態によれば、キャパシタの強誘電体薄膜２８の両端部の段部の底部に電極３４、３５が設けられていることにより、動作時にこれらの電極３４、３５間に電圧が印加された場合、強誘電体薄膜２８内に発生する電界をよりその面に平行にすることができ、より大きな分極値を得ることができるという利点を得ることができる。
【０１１５】
図１３はこの発明の第５の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１１６】
図５に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、ゲート電極２５の真上の部分における層間絶縁膜２８上に、コンタクトホール２９の部分におけるドレイン領域２７上に設けられた（１００）面方位を有する単結晶Ｓｉからなるプラグ３０と接触して、（１００）面方位を有する単結晶Ｓｉ膜３１が積層されている。そして、この単結晶Ｓｉ膜３１上に、（１００）面方位を有するＣｅＯ2 膜からなるバッファ層３２、（００１）面方位を有するＲＣｅＯ3 膜からなるバッファ層３６を介して（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜３３が積層されている。この強誘電体薄膜３３の平坦な表面上の一端部および他端部にそれぞれ電極３４、３５が設けられている。これらの強誘電体薄膜２８および電極３４、３５によりキャパシタが形成されている。この場合、キャパシタ部におけるプラグ３０は単結晶Ｓｉからなるドレイン領域２７上にエピタキシャル成長されたものであり、単結晶Ｓｉ膜３１はプラグ３０上にエピタキシャル成長されたものであり、バッファ層３２、バッファ層３６および強誘電体薄膜３３は単結晶Ｓｉ膜３１上にエピタキシャル成長されたものである。その他のことは第３の実施形態と同様であるので、説明を省略する。
【０１１７】
強誘電体薄膜３３として例えば強誘電性単結晶人工超格子［（ＢａＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いる場合、バッファ層３６を構成するＲＣｅＯ3 薄膜としては例えばＢａＣｅＯ3 薄膜を用いることができる。この場合、このＢａＣｅＯ3 薄膜は、例えばＭＢＥ法により次のようにして成長させることができる。
【０１１８】
すなわち、第１の手法としては、ＣｅＯ2 膜上への最初のＭＢＥ法による成長をＢａＴｉＯ3 側から開始することである。これによって、ポストアニールなしに、数ユニット層のＢａＣｅＯ3 が形成される。第２の手法は、ポストアニールを施し、両層へ相互にＣｅを拡散させてＢａＣｅＯ3 を作製する方法である。この際、ＭＢＥ法による超格子の作製の際の基板温度を拡散可能温度域に保つことで、成長と同時進行の形でＢａＣｅＯ3 膜を成長させることもできる。当然ながら、ＭＢＥ法により超格子を形成した後、ポストアニールにより拡散を起こさせてＢａＣｅＯ3 膜を成長させることも可能である。
【０１１９】
この第５の実施形態によれば、第３の実施形態と同様な利点を得ることができほか、次のような利点をも得ることができる。すなわち、ＣｅＯ2 膜からなるバッファ層３２と強誘電体薄膜３３との間にＲＣｅＯ3 膜、例えばＢａＣｅＯ3 膜が形成されていることにより、界面における格子欠陥はほとんどなく、かつ結晶コヒーレンシーに優れ、電気物性におけるトラップ準位も形成されない良質な積層構造を得ることができる。このため、キャパシタの特性の向上を図ることができ、ひいてはＦｅＲＡＭの特性の向上を図ることができる。さらに、キャパシタがＦＥＴの真上に配置されていることにより、メモリセルの占有面積を小さくすることができ、メモリセルの高密度化を図ることができるという利点をも得ることができる。
【０１２０】
図１４はこの発明の第６の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【０１２１】
図１４に示すように、このスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭにおいては、（１００）面方位を有するｎ型Ｓｉ基板４１中にｐウエル４２が設けられている。ｐウエル４２の表面にはＳｉＯ2 膜からなるゲート絶縁膜４３が選択的に設けられている。ゲート絶縁膜４３上に、不純物がドープされた多結晶Ｓｉ膜からなるゲート電極４４が設けられている。ゲート電極４４の両側の部分におけるｐウエル４２中にはｎ+ 型のソース領域４５およびドレイン領域４６が設けられている。ゲート電極４４、ソース領域４５およびドレイン領域４６によりｎチャネルＭＩＳＦＥＴが形成されている。符号４７は（１００）面方位を有するＣｅＯ2 膜からなる層間絶縁膜を示す。この層間絶縁膜４７は、ゲート絶縁膜４３が設けられていない部分においてｐウエル４２の表面と接触している。ゲート電極４４の真上の部分における層間絶縁膜４７上に、（００１）面方位を有するＲＣｅＯ3 膜からなるバッファ層４８を介して（００１）面方位を有する強誘電体薄膜４９が積層されている。この強誘電体薄膜４９の平坦な表面上の一端部および他端部にそれぞれ電極５０、５１が設けられている。これらの強誘電体薄膜４９および電極５０、５１によりキャパシタが形成されている。この場合、層間絶縁膜４７、バッファ層４８および強誘電体薄膜４９は単結晶Ｓｉからなるｐウエル４２上にエピタキシャル成長されたものである。その他のことは第３の実施形態と同様である。
【０１２２】
この第６の実施形態によれば、第３の実施形態と同様な利点を得ることができほか、第５の実施形態と同様に、キャパシタがＦＥＴの真上に配置されていることにより、メモリセルの占有面積を小さくすることができ、メモリセルの高密度化を図ることができるという利点をも得ることができる。
【０１２３】
図１５はこの発明の第７の実施形態によるＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【０１２４】
図１５に示すように、このＦＥＴ型ＦｅＲＡＭにおいては、（１００）面方位を有する例えばｐ型のＳｉ基板６１上に、（１００）面方位を有するＣｅＯ2 膜６２、（００１）面方位を有するＲＣｅＯ3 膜６３および（００１）面方位を有するＡＢＯ3 型結晶構造の強誘電体薄膜６４が順次積層されている。ここで、ＣｅＯ2 膜６２は第１のバッファ層を構成し、ＲＣｅＯ3 膜６３は第２のバッファ層を構成する。また、これらのＳｉ基板６１、ＣｅＯ2 膜６２、ＲＣｅＯ3 膜６３および強誘電体薄膜６４は相互にほぼ完全に格子整合しており、エピタキシャルな関係を有している。強誘電体薄膜６４上には電極６５が積層されている。この電極６５としては好適には導電性酸化物薄膜が用いられ、この導電性酸化物薄膜は強誘電体薄膜６４上にエピタキシャル成長される。この電極６５の両側の部分におけるＳｉ基板６１中には例えばｎ+ 型のソース領域６６およびドレイン領域６７が設けられている。
【０１２５】
ＲＣｅＯ3 膜６３としては、具体的には、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ3 膜が用いられるが、一例を挙げると、ＢａＣｅＯ3 膜である。また、強誘電体薄膜６４としては、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）薄膜が用いられるが、一例を挙げると、ＰｂＴｉＯ3 膜である。
【０１２６】
この第７の実施形態によれば、ＦＥＴ部にＳｉ（１００）上の酸化物積層構造を用いていることにより、構造の最適化を図ることができる。そして、この構造の最適化により、優れた特性を有し、かつ信頼性の高いＦＥＴ型ＦｅＲＡＭを実現することができる。
【０１２７】
以上、この発明の実施形態につき具体的に説明したが、この発明は、上述の実施形態に限定されるものでなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１２８】
例えば、上述の第５および第７の実施形態において、ＲＣｅＯ3 膜からなるバッファ層３６としては、ＳｒＣｅＯ3 膜を用いてもよい。また、第１〜第７の実施形態において、強誘電体薄膜８、３３、４９、６４としては、例えば、Ｂｉ2 ＳｒＴａ2 Ｏ9 などのいわゆるＢｉ系層状強誘電体物質からなる薄膜を用いてもよい。さらに、第７の実施形態において、強誘電体薄膜６４として、例えば人工超格子［（ＳｒＴｉＯ3 ）n （ＰｂＴｉＯ3 ）m ］薄膜を用いてもよい。この場合、当然のことながら、バルクでの格子定数よりもこのペロブスカイトＰｂＴｉＯ3 （００１）膜は十分に格子歪を受けてエピタキシャル成長していることも少なくない。
【０１２９】
【発明の効果】
以上説明したように、この発明による酸化物積層構造によれば、シリコン基板と、シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、バッファ層上の導電性酸化物薄膜とを有することにより、これを用いて、強誘電体不揮発性メモリのほか、酸化物超伝導デバイスなどの電子素子や、酸化物光変調素子などの酸化物光学素子を最適構造で実現することができる。
【０１３０】
また、この発明による酸化物積層構造の製造方法によれば、最適化された酸化物積層構造を容易に製造することができる。
【０１３１】
さらに、この発明による強誘電体不揮発性メモリによれば、上述のような最適化された酸化物積層構造をゲートおよびチャネル部またはキャパシタ部に利用した最適な構造で強誘電体不揮発性メモリを実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図３】図２に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図４】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図５】図４に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図６】ＦｅＲＡＭにおける強誘電体薄膜の厚さの減少に伴うリーク電流の問題を説明するための断面図である。
【図７】図６に示すＦｅＲＡＭの電流−電圧特性を示すグラフである。
【図８】格子歪誘起強誘電性の概念を説明するための略線図である。
【図９】格子歪誘起強誘電性の概念を説明するための略線図である。
【図１０】この発明の第２の実施形態によるプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１１】この発明の第３の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１２】この発明の第４の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１３】この発明の第５の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１４】この発明の第６の実施形態によるスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１５】この発明の第７の実施形態によるＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１６】従来の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図１７】従来のＭＦＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１８】従来のＭＦＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図１９】従来のＭＦＭＩＳ構造のＦＥＴ型ＦｅＲＡＭを示す断面図である。
【図２０】従来のプレーナ型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２１】従来のスタック型の１トランジスタ１キャパシタ型ＦｅＲＡＭを示す断面図である。
【図２２】ＭｇＡｌ2 Ｏ4 およびＣｅＯ2 の格子定数の温度依存性をシリコンの格子定数の温度依存性とともに示す略線図である。
【図２３】ＡＢＯ3 ／ＭｇＡｌ2 Ｏ4 ／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【図２４】ＡＢＯ3 ／ＣｅＯ2 ／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【図２５】（１００）Ｓｉ基板上の（１００）ＣｅＯ2 のＸ線回折パターンを示す略線図である。
【図２６】ＡＢＯ3 （００１）／ＣｅＯ2 （１００）／Ｓｉ（１００）の結晶学的積層構造を示す略線図である。
【符号の説明】
１、２１、４１・・・ｎ型Ｓｉ基板、２、２２、４２・・・ｐウエル、３、２３・・・フィールド絶縁膜、４、２４、４３・・・ゲート絶縁膜、５、２５、４４・・・ゲート電極、６、２６、４５・・・ソース領域、７、２７、４６・・・ドレイン領域、８、３３、４９・・・強誘電体薄膜、９、１０、３４、３５、５０、５１・・・電極、１３、３０・・・プラグ、３１・・・単結晶Ｓｉ膜、３２、３６、４８・・・バッファ層
Claims (24)
- （１００）面方位を有するシリコン基板と、
上記シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
上記バッファ層上の、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）からなり、かつ、（００１）面方位を有するもう一つのバッファ層と、
上記もう一つのバッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜と
を有することを特徴とする酸化物積層構造。 - 上記シリコン基板と上記バッファ層との間に厚さが２０ｎｍ以下のアモルファス層が存在することを特徴とする請求項１記載の酸化物積層構造。
- 上記強誘電性酸化物薄膜上に金属薄膜または導電性酸化物薄膜からなる電極が設けられていることを特徴とする請求項１記載の酸化物積層構造。
- 上記電極を構成する上記金属薄膜または上記導電性酸化物薄膜は上記強誘電性酸化物薄膜上にエピタキシャル成長されたものであることを特徴とする請求項３記載の酸化物積層構造。
- 上記強誘電性酸化物薄膜は二種類以上の上記強誘電性酸化物薄膜からなる強誘電性酸化物超格子であることを特徴とする請求項１記載の酸化物積層構造。
- 上記強誘電性酸化物薄膜は二種類以上の上記強誘電性酸化物薄膜の積層構造を有することを特徴とする請求項１記載の酸化物積層構造。
- （１００）面方位を有するシリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
上記第１のバッファ層上に、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）からなり、かつ、（００１）面方位を有する第２のバッファ層を成長させる工程と、
上記第２のバッファ層上に、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ 3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜を成長させる工程と
を有することを特徴とする酸化物積層構造の製造方法。 - （１００）面方位を有するシリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有する第１のバッファ層を成長させる工程と、
上記第１のバッファ層上に、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜を成長させる とともに、上記第１のバッファ層と上記強誘電性酸化物薄膜との間に上記第１のバッファ層および上記強誘電性酸化物薄膜からの構成元素の拡散により（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ）ＣｅＯ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＝１）からなり、かつ、（００１）面方位を有する第２のバッファ層を成長させる工程と
を有することを特徴とする酸化物積層構造の製造方法。 - 電界効果トランジスタからなるメモリセルを有する強誘電体不揮発性メモリにおいて、
（１００）面方位を有するシリコン基板と、
上記シリコン基板上の、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層と、
上記バッファ層上の、（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）ＣｅＯ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１）からなり、かつ、（００１）面方位を有するもう一つのバッファ層と、
上記もう一つのバッファ層上の、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ 3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上の電極とを有し、
上記バッファ層、上記もう一つのバッファ層、上記強誘電性酸化物薄膜および上記電極が上記電界効果トランジスタのゲート部分を構成する
ことを特徴とする強誘電体不揮発性メモリ。 - １個の電界効果トランジスタと１個のキャパシタとからなるメモリセルを（１００）面方位を有するシリコン基板上に有する強誘電体不揮発性メモリにおいて、
上記キャパシタが、
素子分離領域の上記シリコン基板上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ 3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋ Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とする強誘電体不揮発性メモリ。 - 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄膜の平坦な表面に設けられていることを特徴とする請求項１０記載の強誘電体不揮発性メモリ。
- 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄膜の表面に設けられた段部の底部に設けられていることを特徴とする請求項１０記載の強誘電体不揮発性メモリ。
- 上記キャパシタは上記電界効果トランジスタのほぼ真上に設けられていることを特徴とする請求項１０記載の強誘電体不揮発性メモリ。
- 上記電界効果トランジスタのドレイン領域上に導電材料からなるプラグが設けられ、このプラグと上記キャパシタの上記第１の電極および上記第２の電 極のうちの一方とが電気的に接続されていることを特徴とする請求項１０記載の強誘電体不揮発性メモリ。
- １個の電界効果トランジスタと１個のキャパシタとからなるメモリセルを（１００）面方位を有するシリコン基板上に有する強誘電体不揮発性メモリにおいて、
上記キャパシタが、
上記電界効果トランジスタのドレイン領域上に設けられた単結晶シリコンからなり、かつ、（１００）面方位を有するプラグ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ 3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極と
からなることを特徴とする強誘電体不揮発性メモリ。 - 上記電界効果トランジスタの上記ドレイン領域と上記キャパシタの上記第１の電極および上記第２の電極のうちの一方とが電気的に接続されていることを特徴とする請求項１５記載の強誘電体不揮発性メモリ。
- 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄膜の平坦な表面に設けられていることを特徴とする請求項１５記載の強誘電体不揮発性メモリ。
- 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄膜の表面に設けられた段部の底部に設けられていることを特徴とする請求項１５記載の強誘電体不揮発性メモリ。
- 上記キャパシタは上記電界効果トランジスタのほぼ真上に設けられていることを特徴とする請求項１５記載の強誘電体不揮発性メモリ。
- １個の電界効果トランジスタと１個のキャパシタとからなるメモリセルを（１００）面方位を有するシリコン基板上に有する強誘電体不揮発性メモリにおいて、
上記キャパシタが、
上記電界効果トランジスタ上に、酸化セリウムからなり、かつ、（１００）面方位を有するバッファ層を介して積層された、ペロブスカイト型結晶構造、イルメナイト型結晶構造またはＧｄＦｅＯ 3 型結晶構造を有する（Ｂａ，Ｓｒ，Ｃａ，Ｐｂ，Ｍｇ，Ｂｉ，Ｌｉ，Ａｇ，Ｎａ，Ｋ，Ｙ，Ｌｎ）（Ｔｉ，Ｚｒ，Ｈｆ，Ｓｎ，Ｔｈ，Ｃｅ，Ｒｕ，Ｒｈ，Ｉｒ，Ｃｕ，Ｇａ，Ａｌ，Ｎｂ，Ｔａ，Ｓｂ，Ｂｉ，Ｐｂ，Ｗ，Ｖ）Ｏ 3 （ただし、Ｂａ＋Ｓｒ＋Ｃａ＋Ｐｂ＋Ｍｇ＋Ｂｉ＋Ｌｉ＋Ａｇ＋Ｎａ＋Ｋ＋Ｙ＋Ｌｎ＝１、Ｔｉ＋Ｚｒ＋Ｈｆ＋Ｓｎ＋Ｔｈ＋Ｃｅ＋Ｒｕ＋Ｒｈ＋Ｉｒ＋Ｃｕ＋Ｇａ＋Ａｌ＋Ｎｂ＋Ｔａ＋Ｓｂ＋Ｂｉ＋Ｐｂ＋Ｗ＋Ｖ＝１）からなり、かつ、（００１）面方位を有する強誘電性酸化物薄膜と、
上記強誘電性酸化物薄膜上に互いに分離して設けられた第１の電極および第２の電極とからなり、
上記バッファ層が上記シリコン基板と接触する部分を有する
ことを特徴とする強誘電体不揮発性メモリ。 - 上記電界効果トランジスタの上記ドレイン領域と上記キャパシタの上記第１の電極および上記第２の電極のうちの一方とが電気的に接続されていることを特徴とする請求項２０記載の強誘電体不揮発性メモリ。
- 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄 膜の平坦な表面に設けられていることを特徴とする請求項２０記載の強誘電体不揮発性メモリ。
- 上記第１の電極および上記第２の電極は上記強誘電性酸化物薄膜の表面に設けられた段部の底部に設けられていることを特徴とする請求項２０記載の強誘電性不揮発性メモリ。
- 上記キャパシタは上記電界効果トランジスタのほぼ真上に設けられていることを特徴とする請求項２０記載の強誘電体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07627297A JP3994468B2 (ja) | 1997-03-27 | 1997-03-27 | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07627297A JP3994468B2 (ja) | 1997-03-27 | 1997-03-27 | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270653A JPH10270653A (ja) | 1998-10-09 |
| JP3994468B2 true JP3994468B2 (ja) | 2007-10-17 |
Family
ID=13600622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07627297A Expired - Fee Related JP3994468B2 (ja) | 1997-03-27 | 1997-03-27 | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3994468B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101800282B (zh) * | 2010-02-20 | 2012-07-25 | 同济大学 | 一种钛锡酸锶薄膜的用途 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4221765B2 (ja) | 1997-08-29 | 2009-02-12 | ソニー株式会社 | 光集積化酸化物装置および光集積化酸化物装置の製造方法 |
| US6278138B1 (en) | 1998-08-28 | 2001-08-21 | Sony Corporation | Silicon-based functional matrix substrate and optical integrated oxide device |
| JP2005100659A (ja) * | 2000-01-14 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 強誘電体材料あるいは高誘電体材料又はこれらを用いた半導体記憶装置及びその製造方法 |
| JP2002261249A (ja) * | 2001-03-01 | 2002-09-13 | Makoto Ishida | 半導体記憶素子 |
| KR20030047571A (ko) * | 2001-12-11 | 2003-06-18 | 삼성에스디아이 주식회사 | 실리콘박막 형성방법 |
| JP2004095638A (ja) | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | 薄膜デカップリングキャパシタとその製造方法 |
| JP2008160086A (ja) * | 2006-11-30 | 2008-07-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN114349082B (zh) * | 2022-02-07 | 2023-05-23 | 合肥学院 | 一种Eu掺杂的多晶氧化物材料及其制备方法和应用 |
| CN115988956B (zh) * | 2023-01-31 | 2023-06-02 | 北京大学 | 一种相变温度可调的超晶格Mott相变器件 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101800282B (zh) * | 2010-02-20 | 2012-07-25 | 同济大学 | 一种钛锡酸锶薄膜的用途 |
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| Publication number | Publication date |
|---|---|
| JPH10270653A (ja) | 1998-10-09 |
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