JPH09107099A - ゲート電極用使い捨てスペーサを用いた片側傾斜チャネル半導体素子の形成方法 - Google Patents

ゲート電極用使い捨てスペーサを用いた片側傾斜チャネル半導体素子の形成方法

Info

Publication number
JPH09107099A
JPH09107099A JP8247232A JP24723296A JPH09107099A JP H09107099 A JPH09107099 A JP H09107099A JP 8247232 A JP8247232 A JP 8247232A JP 24723296 A JP24723296 A JP 24723296A JP H09107099 A JPH09107099 A JP H09107099A
Authority
JP
Japan
Prior art keywords
spacer
forming
gate electrode
region
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8247232A
Other languages
English (en)
Inventor
Diann M Dow
ディアン・エム・ドウ
Robert B Davies
ロバート・ビー・デービス
Andreas A Wild
アンドリース・エー・ワイルド
Vida Ilderem
ビダ・イルダーム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/566,320 external-priority patent/US5716866A/en
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH09107099A publication Critical patent/JPH09107099A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 スペーサを用いることによって、従来技術に
対する改善を図った傾斜チャネル電界効果トランジスタ
を形成する方法を提供する。 【解決手段】 傾斜チャネル電界効果トランジスタを形
成する方法は、基板（１０）にこれを覆うゲート電極
（１４，１６）を設ける。電極のドレイン側にのみスペ
ーサ（２３）を形成する。電極のソース側に整合させ
て、傾斜チャネル領域（３６）を形成し、スペーサがチ
ャネル領域のドレイン側を保護する。ソース／ドレイン
領域（３８）を形成し、スペーサを除去し、次いで電極
のドレイン側に整合させてドレイン拡張領域（４０）を
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子に関し、更に特定すれば、電界効果トランジスタに関
するものである。
【０００２】
【従来の技術】片側傾斜チャネル絶縁ゲート電界効果ト
ランジスタ(IGFET:unilateral, graded-channel insula
ted gate field effect transistor) は、ドーパント特
性が横方向に傾斜した（勾配を有する）チャネル領域を
有する。典型的に、傾斜チャネル領域はゲート電極の下
に形成され、ドープ・ソース領域からかなりの距離まで
達し、ゲート電極の下のチャネル領域内にまで及んでい
る。この素子が「片側(unilateral)」と記述されるの
は、傾斜チャネル領域が素子のソース側にのみ形成され
るからである。傾斜チャネル領域は、ＩＧＦＥＴが形成
される基板またはウエルと同じ導電型のドーパントを用
い、キャリア濃度特性は、ソース領域との界面における
最大濃度から、バックグラウンド・キャリア濃度(backg
round carrier concentration)（言い換えると、基板ま
たはウエルのキャリア濃度）に対応する最少濃度まで変
化する。傾斜チャネルはいくつかの利点が得られ、その
中には、高いキャリア移動度、低い基板効果(body effe
ct) 、高いパンチ・スルー抵抗(punch-through resista
nce)、およびゲート長に対する低い感度が含まれる。
【０００３】片側傾斜チャネルＩＧＦＥＴの素子感度
は、均一チャネルＩＧＦＥＴのそれとは大きく異なるた
め、それらの製造に関するいくつかの問題は、過去にお
いて対処されなかった。第１に、傾斜チャネルＩＧＦＥ
Ｔを形成するとき、有角イオン注入(angled ion implan
tation) を用いて傾斜チャネルを形成することが望まし
い場合があるが、これは、低いアスペクト比を有するマ
スキング技法を必要とするので困難である。また、ソー
ス／ドレイン領域と同じ工程においてゲート電極にドー
プすることが望ましい場合が多いが、素子のドレイン側
のみに低濃度ドープ・ドレイン(LDD:lightly-doped dra
in) 延長部を有することが望ましいので、サブミクロン
素子用のフォトレジスト・マスクを用いる場合には、実
用的でない。
【０００４】更に、フォトレジスト・マスクを用いてサ
ブミクロン素子にドープする場合、フォトレジスト・マ
スクの整合不良により、ソース側の傾斜チャネル領域の
ためのドーパントによってゲート電極のドレイン側チャ
ネル領域が汚染されるのを、徹底的に回避するのは困難
である。この問題は、いくつかの素子が最少の間隔で直
列に結合され、共通ソース／ドレイン領域が一方の素子
のソース領域として作用し、第２素子のドレイン領域と
して作用する場合、特に重大となる。このように最少間
隔で配置された場合、共通ソース／ドレイン領域のサイ
ズは設計ルールの最少寸法に対応するものであり、第１
素子のソース側の傾斜チャネル領域にドープするために
用いられるフォトレジスト・マスクの整合不良によっ
て、傾斜チャネルのドーパントが、第２素子のドレイン
側チャネル領域内に拡散する可能性がある。
【０００５】先に論じたような最少間隔素子を用いた場
合に見られる他の問題は、フォトレジスト・マスクの整
合不良の結果、素子のソース側で基板の表面領域が十分
に露出されず、そのために傾斜チャネル領域が十分に形
成できないことである。このソース制限拡散が起こるの
は、素子のソース側で露出された基板面積が小さいため
に、ドーパントの初期供給が不適当となるからである。
【０００６】
【発明が解決しようとする課題】したがって、上述のい
くつかの問題による悪影響を減ずる傾斜チャネル電界効
果トランジスタを形成する改善された方法が必要とされ
ている。
【０００７】
【課題を解決するための手段】本発明は、片側傾斜チャ
ネル電界効果トランジスタを形成するための改善された
方法を提供する。この方法によれば、まず半導体基板を
覆うゲート電極を設ける。このトランジスタのドレイン
側ゲート電極に隣接して、スペーサを形成し、トランジ
スタのソース側の半導体基板内に傾斜チャネル・ドープ
領域を形成する。傾斜チャネル・ドープ領域は、ゲート
電極に整合されており、スペーサは、ゲート電極の下で
傾斜チャネル・ドーパントがドレイン側に拡散する範囲
を、大幅に縮小する。傾斜チャネル・ドーパントを基板
に導入した後、スペーサは、除去するか、あるいは低濃
度ドープ・ドレイン拡張領域を形成するために用いるこ
とができる。
【０００８】本発明の他の利点は、スタック・ユニラテ
ラル傾斜チャネル半導体装置を製造する場合に得られ
る。１つのトランジスタのソ−スが他のトランジスタの
ドレインと共通するためである。さらに、トランジスタ
・スタックの半導体装置は、非対称にすることもでき
る。この場合は、共通なソ−ス・ドレイン領域のソ−ス
側端部は、その共通するソ−ス・ドレイン領域のドレイ
ン側端部よりも高濃度にド−プされる。
【０００９】
【発明の実施の形態】図１ないし図９は、本発明の好適
実施例による片側傾斜チャネルＩＧＦＥＴの形成におけ
る各段階を示す断面図である。具体的に、しかし一例と
してのみ述べると、Ｎ−チャネル・エンハンスメント・
モード素子(N-channel enhancement mode devices)につ
いてここでは説明するが、以下に述べる方法で、ドーパ
ントの型、材料およびプロセスの交換を行うことも可能
であり、これも本発明の範囲内に依然として含まれるこ
とを、当業者は認めよう。例えば、本発明を用い、ドー
パントの導電型を適切に変更することによって、Ｐ−チ
ャネル素子を形成することも可能である。
【００１０】図１において、好ましくはシリコンで構成
され、低濃度にドープされてＰ−型導電性を有する半導
体基板１０を用意する。例えば、約１００オングストロ
ームの厚さに成長させた絶縁層１２を基板１０上に形成
し、最終素子のためのゲート絶縁層を設ける。好ましく
はポリシリコンのゲート電極１４，１６を絶縁層１２上
に形成する。既知のように、ポリシリコンをエッチング
して電極１４，１６を形成する際、通常、電極１４，１
６間の領域において、絶縁層１２が薄くなる。ゲート電
極１４，１６は、上面２８と側壁３０とを有する。所望
であれば、ゲート電極１４，１６を最少間隔で配置し、
共通ソース／ドレイン領域を後に形成するし共有するこ
とも可能である。典型的に、ゲート電極１４，１６を最
少間隔で配置する場合、これらの間には接点を形成しな
い。
【００１１】図２において、ブランケット・コンフォー
マル誘電体層(blanket, conformaldielectric layer)
１８を、絶縁層１２および電極１４，１６上に形成す
る。誘電体層１８は、例えば、厚さを約１００ないし２
００オングストロームに堆積した酸化シリコン層であ
る。次に、好ましくは約１，０００ないし２，５００オ
ングストロームの厚さを有するポリシリコンから成る、
ブランケット・スペーサ層２０を誘電体層１８上に形成
する。続いて、スペーサ層２０をエッチングして、スペ
ーサを形成する。
【００１２】次に図３を参照する。ここでは、スペーサ
層２０に異方性エッチングを行い、側壁３０に隣接して
スペーサ２２，２３を形成する。スペーサ２２，２３
は、電極１４，１６から離れたところに底角部(bottom
corner) ２６を有し、更にスペーサ２２，２３は電極１
４，１６および誘電体層１８の上面３２に隣接する頂角
部２４を有する。スペーサ２２，２３の底辺の幅は、好
ましくは約０．１ないし０．２ミクロンである。このエ
ッチングの間、誘電体層１８をエッチ・ストップとして
用いる。誘電体層１８が酸化シリコンであり、スペーサ
層２０がポリシリコンであるという好適な場合では、エ
ッチングの選択比は約１００：１であり、かかる選択比
により先ほど述べたスペーサ２２，２３の形成が容易と
なる。このエッチングの後では、誘電体層１８の上面３
２と底面３４には、スペーサ層２０がほぼ除去されてい
る。
【００１３】図４は、スペーサ２２（図３参照）を除去
し、片側ドープ素子の形成のための準備を行うプロセス
段階を示す。スペーサ２２は各素子のソース側に対応
し、スペーサ２３はドレイン側に対応する。これは、以
下でより明確となろう。例えばフォトレジストのマスク
３５を形成し、スペーサ２３を保護するようにパターニ
ングする。次に、例えば、再び誘電体層１８をエッチ・
ストップとして用い、従来のエッチングによってスペー
サ２２を除去する。
【００１４】図５は、基板１０内の傾斜チャネル・ドー
プ領域３６の形成を示す。ドープ領域３６は、基板１０
と同一の導電性を有する。本例ではＰ−型である。好ま
しくは、ドープ領域３６の形成には、２０ｋｅＶのエネ
ルギで４．５ｘ１０13原子／ｃｍ2 の投与量の硼素によ
るイオン注入を用いる。このイオン注入は、基板１０の
表面に垂直に、またはそれに対してある角度をもって行
うことができる。スペーサ２２（図３参照）を除去した
ので、ドープ領域３６は、各素子のソース側の側壁３０
に、ほぼ整合されている。ドーピングの間スペーサ２３
を保持することにより、傾斜チャネル・ドーパントの各
素子のチャネル領域のドレイン側への拡散を大幅に減少
させる。余りに多量の傾斜チャネル・ドーパントがチャ
ネルのドレイン側に侵入すると、スレシホルド電圧が上
昇し、基板効果も増大し、移動度が減少するため、駆動
電流が低くなる。更に、傾斜チャネル・ドーパントは、
後のプロセスにおいて形成されるドレイン拡張領域に逆
にドープする(counter-dope)可能性があり、その結果、
チャネルのドレイン側におけるフィールド整形の効果が
低下することになる。
【００１５】注入に続いて、ドープ領域３６に熱アニー
ル処理を行い、実質的に各素子のソース側のチャネル領
域までドープ領域３６を拡張する。この熱アニールのた
めに、ドープ領域３６の活性化も得られる。一例とし
て、非酸化雰囲気において約８７５ないし１，０００℃
の温度で１０ないし６０分のアニールを用いることがで
きる。
【００１６】本発明の利点の１つとして、スペーサ２３
が低いプロファイル(low profile)を有するので、急な
角度で行われる傾斜チャネル・ドーパントの注入を、完
全にまたは部分的に遮断しないことがあげられる。逆
に、フォトレジストを用いたマスキング技法ではプロフ
ァイルが大幅に高くなるため、急角度の注入はフォトレ
ジストによって遮られてしまい、実用的でない。本発明
におけるような、スペーサ２３の低いプロファイルは、
電極１４，１６を最少間隔で配置し、それらの間にソー
ス／ドレイン領域への接点を形成しない場合、更に重要
性が増すことは認められよう。
【００１７】本発明は幾何学的形状が大きい傾斜チャネ
ル素子と共に用いることができるものであるが、第１素
子の内側側壁３０から第２素子の最も近い内側側壁３０
まで測定した距離だけ、ゲート電極１４，１６が分離さ
れ、その距離が約０．８ミクロン以下である素子には特
に有利である。また、当業者は認めるであろうが、電極
１４，１６の下にドープ領域３６が拡張する度合いは、
多くのファクタに依存する。これらのファクタには、注
入角度、エネルギ、および投与量ならびに熱駆動時間お
よび温度が含まれる。サブミクロン素子のための典型的
な素子幾何学的形状の一具体例として、長さが約０．６
ミクロンのゲート電極では、ドープ領域３６は、側壁３
０から約０．１５ないし０．３０ミクロン程、ソース側
のチャネル領域内に拡張する。しかしながら、幾何学的
形状には他にも様々なものが可能であり、それらも本発
明の範囲に該当することを、当業者は認めよう。
【００１８】本発明の他の利点は、スペーサ２３が、素
子のドレイン側のチャネル領域からの傾斜チャネル・ド
ーパントを遮断するため、および後にＬＤＤ拡張領域４
０（図７参照）を形成するための双方に使用されること
である。したがって、この兼用のために、余分なマスク
工程を回避することができる。
【００１９】傾斜チャネル電界効果トランジスタの製造
に関する更なる詳細は、１９９４年１２月６日にMa et
al. に発行された、"Double Implanted Laterally Diff
usedMOS Device and Method Thereof" と題する米国特
許第5,371,394 号、および１９９５年６月２７日にKane
shiro et al.に発行された、"Insulated Gate FieldEff
ect Transistor and Method for Fabricating" と題す
る米国特許第5,427,964 号の双方に記載されており、こ
れらの内容は、本願においても使用可能である。
【００２０】図６において、好ましくは共通な単一イオ
ン注入工程を用いて、ソース／ドレイン・ドープ領域３
８を形成する。ソース／ドレイン・ドープ領域３８を形
成する準備として、既に形成されているフォトレジスト
・マスク（図示せず）をパターニングして、回路が形成
されるＮ−チャネル素子のみを露出させておく。Ｐ−チ
ャネル素子のような当該回路の他の素子へのドーピング
は、この注入の間遮断される。
【００２１】ドープ領域３８の形成は単一の注入工程に
おいて行うことが好ましいが、ソース領域とドレイン領
域は別個に形成することもできる。この変更も本発明の
範囲に該当するものである。ゲート電極１４，１６のソ
ース側では、ドープ領域３８は側壁３０とほぼ整合され
て形成される。このドーピングは誘電体層１８を介して
行われる。誘電体層１８の厚さは十分に小さいので、こ
の整合は何等影響を受けない。各素子のドレイン側で
は、ドープ領域３８は、スペーサの底角部２６にほぼ整
合される。スペーサ２３は、後にオプションの低濃度ド
ープ・ドレイン拡張領域を本プロセスで形成するときの
ために保持される。しかしながら、かかる拡張領域は不
要であり、ドープ領域３８の形成前にスペーサ２３を除
去し、そのドレイン領域を、各素子のドレイン側の側壁
３０にほぼ整合させることも可能である。一例として、
ドープ領域３８は、９０ｋｅＶで３ｘ１０15原子／ｃｍ
2 の砒素注入を行い、次に、例えば１，０２５℃で約３
０秒の高速熱アニール(RTA)のような活性化アニールを
行うことによって形成することができる。
【００２２】また、好ましくは、ゲート電極１４，１６
のドープには、ドープ領域３８を形成する際に用いたの
と同一イオン注入を用いるということは認められよう。
このようなゲート電極１４，１６の同時ドープ処理は、
スペーサ２３および誘電体層１８の露出された上面３２
を用いることによる、本発明の利点である。
【００２３】図７は、低濃度にドープされたドレイン拡
張領域４０の形成を示す。例えば、エッチングによっ
て、スペーサ２３（図６参照）を除去する。好ましく
は、ソース／ドレイン・ドープ領域３８を形成するため
に用い、先に論じたフォトレジスト・マスク（図示せ
ず）は、このエッチングの間除去せず、更に拡張領域４
０にドープするときにもその場所に残しておく。次に、
好ましくは、例えば、１２０ｋｅＶで投与量が４ｘ１０
12原子／ｃｍ2 の燐のイオン注入を用いて、各素子のド
レイン側のゲート電極１４，１６の側壁とほぼ整合させ
て、拡張領域４０を形成する。既知のように、拡張領域
４０のドーパント濃度は、ドープ領域３８のドーパント
濃度よりも低いことが好ましい。拡張領域４０は、ドレ
イン側のドープ領域３８に隣接して配置される。
【００２４】先に論じたように、拡張領域４０は、ソー
ス／ドレイン・ドープ領域３８を形成する際に用いた同
一のフォトレジスト・マスク（図示せず）で、形成する
ことが好ましい。このフォトレジスト・マスクは、回路
が形成されるＮ−チャネル素子レイアウトへの、ＬＬＤ
ドーパントの注入を制限する。
【００２５】本好適手法を用いる場合、拡張領域４０を
形成する際に用いられる同一ドーパントを、素子のソー
ス側の基板１０にも導入することを注記しておく。しか
しながら、当業者には認められるように、ソース・ドー
プ領域３８は、拡張領域４０を形成する際に用いられた
ドーパントよりも広く拡散する。ソース・ドープ領域３
８は、拡張領域４０よりも１，０００倍高い濃度でドー
プされるので、その結果、ソース・ドープ領域３８内の
ドーパントは拡散が速い。必要であれば、ソース／ドレ
イン・ドープ領域３８を形成した後で、拡張領域４０を
形成する前に、アニールを行うことができるが、その場
合、上述のフォトレジスト・マスクを一旦除去し、この
アニールの後に再度被覆しなければならない。好ましく
は、単一の活性化アニールを用いて、ドープ領域３８，
４０を活性化する。かかるアニールは、例えば、約１，
０２５℃において約３０秒の高速熱アニールとすること
ができる。
【００２６】ソース・ドープ領域３８内のドーパント
が、各素子のソース側に導入された増量分のドーパント
よりも拡散しない場合、増量分のドーパントによる傾斜
チャネル注入の補償が足りないために、ソース抵抗が増
大し、スレシホルド電圧の変動が増加することになる。
【００２７】次に、図８に示すように、例えば、約２０
０オングストロームの厚さにテトラエチルオルトシリケ
ート(TEOS:tetraethylorthosilicate)のブランケット層
を誘電体層１８上に堆積し、この堆積したＴＥＯＳ層を
高密度化することによって、誘電体スペーサ４２を形成
する。これは、図８では誘電体層４４として表わされて
おり、以前の誘電体層１８と新たなＴＥＯＳ層との組み
合わせである。次に、ＴＥＯＳ層上に、厚さ約２，００
０オングストロームの窒化シリコン層１８を堆積し、従
来の技法を用いてこの窒化物層に異方性エッチングによ
るエッチ・バック(etch back) を施し、スペーサ４２を
設ける。
【００２８】図９において、誘電体層４４の上面にエッ
チ・バックを施し、ゲート電極１４，１６の上面２８を
殆ど露出させる。また、好ましくは同一のエッチ・スト
ップにおいて、誘電体層４４および絶縁層１２のスペー
サ４２の間にある部分を除去して、ソース／ドレイン・
ドープ領域３８の上面を露出させる。次に、好ましく
は、ソース／ドレイン・ドープ領域３８上およびゲート
電極１４，１６上に、従来のシリサイド層（図示せず）
を形成する。最後に、従来の処理を用いて、ドープ領域
３８に接点（図示せず）を設け、素子を完成する。
【００２９】図１０ないし１７は、本発明の第２実施例
によるユニラテラル傾斜チャネルＩＧＦＥＴ１００を形
成する各段階を示す断面図である。図１０は、プロセス
の最初の段階における半導体基板１１０を示す。説明の
便宜上、半導体基板１１０は、約６オ−ム・センチメ−
トルから約８オ−ム・センチメ−トルの範囲内の抵抗率
を有するＰ型不純物材料がド−ピングされているものと
する。約１００オングストロ−ムの厚さを有する誘電体
材料層１１２は、半導体基板１１０の上に形成される。
誘電体材料層１１２は、ＩＧＦＥＴ１００のゲ−ト酸化
物層を形成する際に役立つ。ゲ−ト電極１１４，１１６
は、ゲ−ト酸化物層１１２上に形成される。説明の便宜
上、ゲ−ト電極１１４，１１６は、ポリシリコンであ
り、トップ表面１２８および側壁１３０が具備されてい
るものとする。ゲ−ト電極１１４，１１６を形成した
後、ゲ−ト電極１１４，１１６によって被覆されていな
いゲ−ト酸化物層１１２の部分は、取り残される。ゲ−
ト電極１１４，１１６は、図１５で説明しているよう
に、ソ−ス／ドレイン領域を共有するために最少に距離
を隔てておく（ｍｉｎｉｍａｌｌｙ ｓｐａｃｅｄ）こ
とができる。さらに、最少に距離を隔てたとき、ゲ−ト
電極１１４，１１６の間にコンタクトを形成することも
できる。
【００３０】図１１を参照する。約１００ないし２００
オングストロ−ムの範囲内の厚さを有する酸化物層１１
８は、ゲ−ト電極１１４，１１６およびそのゲ−ト電極
１１４，１１６によって被覆されるゲ−ト酸化物層１１
２の部分上に形成される。説明の便宜上、酸化物層１１
８は、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）
の手法を用いてゲ−ト電極１１４，１１６を酸化するこ
とによって、形成されるものとする。ゲ−ト酸化物１１
２が被覆されてない部分上に形成される酸化物層の部分
は、分離した層として描かれているが、酸化物層１１８
のこれらの部分は、ゲ−ト電極１１４，１１６により被
覆されていない表面上に厚いゲ−ト酸化物１１２があ
る。
【００３１】さらに図１１を参照する。約１００ないし
４００オングストロ−ムの厚さを有する窒化物層１１９
は、酸化物層１１８上に堆積される。さらに、約１００
０ないし２０００オングストロ−ムの範囲内の厚さを有
する堆積酸化物層１２０は、窒化物層１１９上に堆積さ
れる。説明の便宜上、酸化物層１２０はＴＥＯＳ であ
るものとする。酸化物層１２０は、図１２で説明するよ
うに、スペ−サ幅を設定する際に用いられる。誘電体層
１１８及び１１９を組み合わせると、第１実施例におけ
る酸化物層１８と同様な機能を得ることができる点に留
意されたい。また、酸化物層１２０は第１実施例におけ
るポリシリコン層２０と同様な機能を有する点にも留意
されたい。
【００３２】図１２を参照する。酸化物層１２０を異方
性エッチングして、側壁１３０に隣接するスペ−サ１２
２および１２３を形成する。スペ−サ１２２，１２３
は、電極１１４，１１６から距離を隔てた底隅部１２６
（ｂｏｔｔｏｍ ｃｏｒｎｅｒ）を有する。スペ−サ１
２２，１２３はさらに、電極１１４，１１６および窒化
物層１１９の上部表面１３２に隣接する上隅部１２４
（ｔｏｐ ｃｏｒｎｅｒ）を有する。説明の便宜上、ス
ペ−サ１２２，１２３のベ−ス幅（ｂａｓｅ ｗｉｄｔ
ｈ）は、約０．１ないし０．２ミクロンであるものとす
る。酸化物層１２０をエッチングする間、窒化物層１１
９はエッチストップとして用いられる。このエッチング
の後は、窒化物層１１９の上部表面１３２および底部表
面１３４は、実質的に酸化物層１２０に拘束されない
（ｆｒｅｅ）。
【００３３】図１３を参照する。これは、片側にド−プ
されたデバイスを形成するため、スペ−サ１２２（図１
２）を除去する処理段階を示す。スペ−サ１２２は、各
デバイスのソ−ス側に対応し、スペ−サ１２３は、各デ
バイスのドレイン側に対応する。例えばフォトレジスト
であるマスク１３５を形成して、スペ−サ１２３を保護
するようパタ−ニングを行う。スペ−サ１２２の除去
は、たとえば従来のウェット・エッチングにより行うこ
とができる。この場合、窒化物層１１９はエッチストッ
プとして利用できる。本発明の利点の１つは、フィ−ル
ド酸化物領域およびゲ−ト酸化物は、ウェットエッチ処
理の間は窒化物層１１９により保護されていることであ
る。
【００３４】図１４は、基板１１０における傾斜チャネ
ル・ド−プ領域１３６を形成する段階を示す。ド−プ領
域１３６は、基板１１０と同一の導電性を有するもので
ある。説明の便宜上、ド−プ領域１３６は、イオン注入
により形成され、４．５Ｅ＋１３原子／平方センチメ−
トル，２０ｋｅＶのエネルギで、ほう素が注入されてい
るものとする。イオン注入の工程は、基板１１０の表面
に垂直にまたはある角度をもって行われる。スペ−サ１
２２（図１２）は除去されており、ド−プ領域１３６が
各デバイスのソ−ス側で実質的に側壁１３０に整合（ａ
ｌｉｇｎ）している。第１実施例における図１ないし９
と同様に、スペ−サ１２３は、ド−ピング処理の間保持
されており、傾斜チャネル・ド−パントの拡散が、各デ
バイスのチャネル領域のドレイン側で実質的に減少する
ようにしている。
【００３５】イオン注入の後は、ド−プ領域１３６は熱
的にアニ−ルされ、ド−プ領域１３６は、各デバイスの
ソ−ス側のチャネル領域に実質的に伸びる。この熱アニ
−ルは、ド−プ領域１３６を活性化させる。説明の便宜
上、このアニ−ルは、約１０分ないし１００分間の間、
摂氏約８７５度ないし１０００度で非酸化雰囲気中で行
われるものとする。
【００３６】図１５を参照する。図示されていないフォ
トレジスト層が、スペ−サ１２３および窒化物層の部分
上にパタ−ニングされ、フォトレジスト・マスクが形成
される。一実施例によれば、製造される回路のＮチャネ
ル・デバイスのみがフォトレジスト・マスクによって露
出される。Ｐチャネル・デバイスのような回路の他のデ
バイスのド−ピングは、この注入処理の間はブロックさ
れる。ソ−ス／ドレイン領域１３８は、たとえば共通に
シングル・イオン注入工程を行うことにより形成され
る。ゲ−ト電極１１４，１１６のソ−ス側では、ド−プ
領域１３８は側壁１３０に整合する。窒化物層１１９お
よび酸化物層１１２，１１８の厚さは、ソ−ス領域１３
８のアライメントに影響を与えず、層１１９，１１８，
１１２を介してド−パントが浸透できる程度に十分に小
さい。各デバイスのドレイン側では、ド−プ領域１３８
はスペ−サ１２３の底隅部１２６に整合されている。ス
ペ−サ１２３は、後のプロセスで形成される選択的な低
濃度にド−プされた拡張ド−プ領域のために保持され
る。このようなドレイン拡張領域は必ずしも必要ではな
く、スペ−サ１２３をド−プ領域１１８を形成するのに
先立って除去しドレイン領域が各デバイスのドレイン側
で側壁１３０に整合されることを優先させることもでき
る。説明の便宜上、ド−プ領域１３８は、活性化アニ−
ルの後に３．０Ｅ１５原子／平方センチメ−トル，９０
ｋｅＶのエネルギで砒素を注入することにより形成さ
れ、そのアニ−ルは、例えば３０分間摂氏１０２５度で
急速熱アニ−ル（ＲＴＡ）であるものとする。付言すれ
ば、ゲ−ト電極１１４，１１６は好適にはド−プ領域１
３８を形成する際に用いたイオン注入工程と同一のもの
を使用してド−ピングを行う。
【００３７】図１６は、低濃度にド−プ↓ドレイン領域
１４０を形成する工程を示す。図１４，１５に示されて
いたスペ−サ１２３は、たとえばウェット・エッチによ
り除去されている。一実施例によれば、拡張領域１４０
を形成する際に、ソ−ス／ドレイン・ド−プ領域１３８
を形成する際に使用した、および図１４で説明した、図
示されていないフォトレジスト・マスクを残すこともで
きる。ドレイン拡張領域１４０は、各デバイスのドレイ
ン側でゲ−ト電極１１４，１１６の側壁１１０に実質的
に整合して形成される。説明の便宜上、ドレイン拡張領
域１４０は、４．０Ｅ＋１２原子／平方センチメ−トル
で１２０ｋｅＶのエネルギで燐を注入することによって
形成されるものとする。好適には、ドレイン拡張領域１
４０は、ド−プ領域１１８より底濃度の濃度を有する。
ドレイン拡張領域１４０は、ドレイン側でド−プされた
領域１１８に隣接して堆積される。
【００３８】図１７を参照する。誘電体スペ−サ１４２
は、約２０００オングストロ−ムの厚さで窒化物層１１
９上に窒化物の例えば図示されていないブランケット層
を堆積することによって形成される。窒化物層を異方性
エッチ・バックしてスペ−サ１４２を形成する。これは
従来の技術を用いて行うことができる。さらに、スペ−
サ１４２を形成する際、ゲ−ト電極１１４，１１６の上
側表面１２８を露出させる。好適には、同一のエッチ処
理工程を使用し、窒化物層１１９および酸化物層１１
８，１１２のぶぶんを除去し、ソ−ス／ドレイン領域１
３８の上側表面を露出させる。次に、従来のシリサイド
層（図示されていない）が、ソ−ス／ドレイン・ド−プ
領域１３８およびゲ−ト電極１１４，１１６上に形成さ
れる。そして、従来の処理工程を使用し、ド−プ領域１
１８に図示されていないコンタクトを形成し、デバイス
が完成する。
【００３９】図１８は、スタック・ユニラテラル傾斜チ
ャネル半導体装置２００を示す。この種のデバイスは、
スタック・ユニラテラル・トランジスタとも呼ばれる。
スタック・ユニラテラル傾斜チャネル半導体装置２００
は、片側傾斜ＮチャネルＩＧＦＥＴ２００Ａ，２００Ｂ
から構成される。各２００Ａ，２００Ｂはソ−ス、ドレ
イン、ゲ−トを有するユニラテラルデバイスである。と
くに、片側傾斜ＮチャネルＩＧＦＥＴ２００Ａのソ−ス
は、片側傾斜ＮチャネルＩＧＦＥＴ２００Ｂのドレイン
と共通（ｃｏｍｍｏｎ ｏｒ ｓｈａｒｅｄ）である。
したがって、共通のソ−ス／ドレイン・コンタクトが例
えばド−プ領域１３８に形成される。この場合、ド−プ
領域の一方は、ＩＧＦＥＴ２００Ａのソ−スとして利用
でき、ド−プ領域の他方の側は、ＩＧＦＥＴ２００Ｂの
ドレイン電極として利用できる。片側傾斜ＮチャネルＩ
ＧＦＥＴ２００Ａ，２００Ｂのソ−スおよびドレイン電
極は、共通しており、非対称である。同一のド−プ領域
は、ＦＥＴ２００Ａおよび２００Ｂのソ−スおよびドレ
イン領域を形成する。しかし、ＦＥＴ２００Ａの共通ソ
−ス・ドレイン領域のソ−ス側端部は、ＦＥＴ２００Ｂ
の共通ソ−ス・ドレイン領域のドレイン側端部よりも高
濃度である。
【００４０】２つのトランジスタから構成されるスタッ
ク半導体装置が、図１８に描かれているが、これは本発
明を限定するものではない。２つ以上のスタックをする
ことも可能である。さらに、本発明は、Ｎチャネルに限
定することを意図するものでもない。Ｐチャネル・デバ
イスを製造することも可能である。
【００４１】以上の説明から、より急な角度でのイオン
注入を可能にし、しかもソース／ドレイン領域と同一工
程においてゲート電極のドーピングも可能にする、低ア
スペクト比を有するマスキング技法を用いた、傾斜チャ
ネル電界効果トランジスタの新規な形成方法が提供され
たことが認められよう。加えて、本方法は、素子のドレ
イン側のチャネル領域への傾斜チャネル・ドーパントの
拡散が大幅に減少するので、間隔を最少にして配置され
る素子には特に有利である。更に、上述のようにスペー
サ２３を用いることによって、拡散がソースに限定され
るという問題も回避される。これは、フォトレジスト・
マスクを使用した場合に、マスクの整合不良によって、
素子のソース側の基板表面がほとんど露出されない場合
があるのとは対照的である。更に他の利点は、フォトレ
ジスト・マスクとは対照的に、スペーサ２３を用いるこ
とによって整合不良の許容度が極めて低くなることによ
り、ソース領域と傾斜チャネル領域との間の容量の安定
性が高まることである。
【００４２】さらに本発明は、共通ド−プ領域を共有す
るスタック・ユニラテラル傾斜チャネル半導体装置を製
造することもできる。これは、共通ド−プ領域の一方の
側を第１のスタック・ユニラテラル傾斜チャネル半導体
装置のソ−スとして利用し、他の側を第２のドレインと
して利用するものである。したがって本願は、ソ−スお
よびドレインを共有し、高密度に実装することができ、
容量を低減することのできる装置を提供することができ
る。容量を低減することができるので、スタック・ユニ
ラテラル半導体装置は、従来のものよりも高速に動作さ
せることができる。
【００４３】上述の説明は、単に本発明の例示的方法お
よび実施例を開示し、かつ記載したものに過ぎない。当
業者には理解されようが、本発明は、その精神および本
質的な特性から逸脱することなく、他の特定形態におい
て具現化することも可能である。したがって、本発明の
開示は、特許請求の範囲に記載された本発明の範囲の例
示を意図するものであって、限定を意図するものではな
い。
【図面の簡単な説明】
【図１】第１実施例における一段階を示す断面図。
【図２】第１実施例における一段階を示す断面図。
【図３】第１実施例における一段階を示す断面図。
【図４】第１実施例における一段階を示す断面図。
【図５】第１実施例における一段階を示す断面図。
【図６】第１実施例における一段階を示す断面図。
【図７】第１実施例における一段階を示す断面図。
【図８】第１実施例における一段階を示す断面図。
【図９】第１実施例における一段階を示す断面図。
【図１０】第２実施例における一段階を示す断面図。
【図１１】第２実施例における一段階を示す断面図。
【図１２】第２実施例における一段階を示す断面図。
【図１３】第２実施例における一段階を示す断面図。
【図１４】第２実施例における一段階を示す断面図。
【図１５】第２実施例における一段階を示す断面図。
【図１６】第２実施例における一段階を示す断面図。
【図１７】第２実施例における一段階を示す断面図。
【図１８】本発明により製造される片側傾斜チャネル半
導体装置を示す回路図。
【符号の説明】
１０ 半導体基板 １２ 絶縁層 １４，１６ ゲート電極 １８ 誘電体層 ２０ ブランケット・スペーサ層 ２２，２３ スペーサ ２６ 底角部 ２８ 上面 ３６ 傾斜チャネル・ドープ領域 ３８ ソース／ドレイン・ドープ領域 ４０ ドレイン拡張領域 ４２ 誘電体スペーサ ４４ 誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリース・エー・ワイルド アメリカ合衆国アリゾナ州スコッツデー ル、ノース77ス・プレイス10211 (72)発明者 ビダ・イルダーム アメリカ合衆国アリゾナ州フェニックス、 サウス14ス・ウェイ16211

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の形成方法であって：第１導電
    型の半導体基板（１０）、および前記基板（１０）を覆
    うゲート電極（１４）を用意する段階であって、前記ゲ
    −ト電極（１４）は、第１側壁と、第２側壁と、上面
    （２８）とを有する、段階；前記ゲート電極（１４）の
    前記第２側壁に隣接するスペーサ（２３）を形成する段
    階であって、前記スペ−サ（２３）は、前記ゲート電極
    （１４）から離れた角部（２６）を有する、段階；前記
    スペーサ（２３）を形成する前記段階の後に、前記ゲー
    ト電極（１４）の前記第１側壁に実質的に整合させて、
    前記半導体基板（１０）内に、前記第１導電型の第１ド
    ープ領域（３６）を形成する段階；前記ゲート電極（１
    ４）の前記第１側壁に実質的に整合させて、前記半導体
    基板（１０）内に、第２導電型のドープ・ソース領域を
    形成する段階；前記スペーサ（２３）の前記角部（２
    ６）に実質的に整合させて、前記半導体基板（１０）内
    に、前記第２導電型のドープ・ドレイン領域を形成する
    段階；前記スペーサ（２３）を除去する段階；および前
    記ゲート電極（１４）の前記第２側壁に実質的に整合さ
    せて、前記半導体基板（１０）内に、ドープ・ドレイン
    拡張領域（４０）を形成する段階；から成ることを特徴
    とする方法。
  2. 【請求項２】半導体素子の形成方法であって：第１導電
    型の半導体基板（１０）、および前記基板（１０）を覆
    うゲート電極（１４）を用意する段階であって、前記ゲ
    −ト電極（１４）は、第１側壁と、第２側壁と、上面
    （２８）とを有する、段階；前記ゲート電極（１４）の
    前記第２側壁に隣接するスペーサ（２３）を形成する段
    階であって、前記スペ−サ（２３）は、前記ゲート電極
    （１４）から離れた角部（２６）を有する、段階；前記
    スペーサ（２３）を形成する前記段階の後に、前記ゲー
    ト電極（１４）の前記第１側壁に実質的に整合させて、
    前記半導体基板（１０）内に、前記第１導電型の第１ド
    ープ領域を形成する段階；前記スペーサ（２３）を除去
    する段階；前記ゲート電極（１４）の前記第１側壁に実
    質的に整合させて、前記半導体基板（１０）内に、第２
    導電型のドープ・ソース領域を形成する段階；および前
    記ゲート電極（１４）の前記第２側壁に実質的に整合さ
    せて、前記半導体基板（１０）内に、第２導電型のドー
    プ・ドレイン領域を形成する段階；から成ることを特徴
    とする方法。
  3. 【請求項３】半導体素子の形成方法であって：第１導電
    型の半導体基板（１０）、および前記基板（１０）を覆
    うゲート電極（１４）を形成する段階であって、前記ゲ
    −ト電極（１４）は、第１側壁と、第２側壁と、上面
    （２８）とを有する、段階；前記ゲート電極（１４）の
    前記第１側壁に隣接する第１スペーサ（２２）を形成す
    る段階；前記ゲート電極（１４）の前記第２側壁に隣接
    する第２スペーサ（２３）を形成する段階であって、前
    記第２スペ−サ（２３）は、前記ゲート電極（１４）か
    ら離れた角部（２６）を有する、段階；前記第１スペー
    サ（２２）を除去する段階；前記スペーサ（２３）を形
    成する前記段階、および前記第１スペーサ（２２）を除
    去する前記段階の後に、前記ゲート電極（１４）の前記
    第１側壁に実質的に整合させて、前記半導体基板（１
    ０）内に、前記第１導電型の第１ドープ領域を形成する
    段階；前記ゲート電極（１４）の前記第１側壁に実質的
    に整合させて、前記半導体基板（１０）内に、第２導電
    型のドープ・ソース領域を形成する段階；前記スペーサ
    （２３）の前記角部（２６）に実質的に整合させて、前
    記半導体基板（１０）内に、前記第２導電型のドープ・
    ドレイン領域を形成する段階；前記スペーサ（２３）を
    除去する段階；および前記ゲート電極（１４）の前記第
    ２側壁に実質的に整合させて、前記半導体基板（１０）
    内に、ドープ・ドレイン拡張領域（４０）を形成する段
    階；から成ることを特徴とする方法。
  4. 【請求項４】半導体素子の形成方法であって：第１導電
    型の半導体基板（１０）を用意する段階；前記半導体基
    板（１０）上に絶縁層（１２）を形成する段階；前記絶
    縁層（１２）上に、第１側壁と、第２側壁と、上面（２
    ８）とを有するゲート電極（１４）を形成する段階；
    前記絶縁層（１２）と前記ゲート電極（１４）との上
    に、誘電体層（１８）を形成する段階；前記誘電体層
    （１８）上にポリシリコンン層（２０）を形成する段
    階；前記誘電体層（１８）をエッチ・ストップとして用
    いて、前記ポリシリコン層（２０）に異方性エッチング
    を行い、前記ゲート電極（１４）の前記第１側壁に隣接
    する第１スペーサ（２２）と、前記ゲート電極（１４）
    の前記第２側壁に隣接する第２スペーサ（２３）を設け
    る段階であって、前記第２スペ−サ（２３）は、前記ゲ
    ート電極（１４）から離れた底角部（２６）を有する、
    段階；前記第１スペーサ（２２）を除去する段階；前記
    第２スペーサ（２３）を形成する前記段階と、前記第１
    スペーサ（２２）を除去する前記段階との後に、前記ゲ
    ート電極（１４）の前記第１側壁に実質的に整合させ
    て、前記半導体基板（１０）内に、前記第１導電型の第
    １ドープ領域を形成する段階；前記第１ドープ領域を形
    成する前記段階の後に、前記ゲート電極（１４）の前記
    第１側壁に実質的に整合させて、前記半導体基板（１
    ０）内に、第２導電型のドープ・ソース領域を形成する
    段階；前記第２スペーサ（２３）の前記底角部（２６）
    に実質的に整合させて、前記半導体基板（１０）内に、
    第２導電型のドープ・ドレイン領域を形成する段階；前
    記第２スペーサ（２３）を除去する段階；および前記ゲ
    ート電極（１４）の前記第２側壁に実質的に整合させ
    て、前記半導体基板（１０）内に、ドープ・ドレイン拡
    張領域（４０）を形成する段階；から成ることを特徴と
    する方法。
  5. 【請求項５】前記第１ドープ領域を形成する前記段階
    は、有角イオン注入を用いて行われることを特徴とする
    請求項４記載の方法。
JP8247232A 1995-08-30 1996-08-29 ゲート電極用使い捨てスペーサを用いた片側傾斜チャネル半導体素子の形成方法 Pending JPH09107099A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US52150495A 1995-08-30 1995-08-30
US521504 1995-12-01
US566320 1995-12-01
US08/566,320 US5716866A (en) 1995-08-30 1995-12-01 Method of forming a semiconductor device

Publications (1)

Publication Number Publication Date
JPH09107099A true JPH09107099A (ja) 1997-04-22

Family

ID=27060488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8247232A Pending JPH09107099A (ja) 1995-08-30 1996-08-29 ゲート電極用使い捨てスペーサを用いた片側傾斜チャネル半導体素子の形成方法

Country Status (5)

Country Link
EP (1) EP0763851B1 (ja)
JP (1) JPH09107099A (ja)
KR (1) KR100311170B1 (ja)
CN (1) CN1157480A (ja)
DE (1) DE69619177T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288779A (ja) * 2003-03-20 2004-10-14 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2008060216A (ja) * 2006-08-30 2008-03-13 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2008147693A (ja) * 2008-01-28 2008-06-26 Fujitsu Ltd 半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
US6992354B2 (en) 2003-06-25 2006-01-31 International Business Machines Corporation FinFET having suppressed parasitic device characteristics
US6794256B1 (en) * 2003-08-04 2004-09-21 Advanced Micro Devices Inc. Method for asymmetric spacer formation
JP5560812B2 (ja) * 2010-03-23 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN102173377B (zh) * 2011-03-15 2015-12-09 上海集成电路研发中心有限公司 半导体器件及其制造方法
KR20180098446A (ko) * 2017-02-24 2018-09-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0230185A (ja) * 1988-07-20 1990-01-31 Hitachi Ltd 半導体装置とその製造方法
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288779A (ja) * 2003-03-20 2004-10-14 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4489367B2 (ja) * 2003-03-20 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法および半導体装置
JP2008060216A (ja) * 2006-08-30 2008-03-13 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP2008147693A (ja) * 2008-01-28 2008-06-26 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100311170B1 (ko) 2002-06-22
DE69619177T2 (de) 2002-07-18
EP0763851A2 (en) 1997-03-19
DE69619177D1 (de) 2002-03-21
KR970013411A (ko) 1997-03-29
EP0763851A3 (en) 1997-10-08
CN1157480A (zh) 1997-08-20
EP0763851B1 (en) 2002-02-13

Similar Documents

Publication Publication Date Title
JP3977013B2 (ja) 個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス
US5710054A (en) Method of forming a shallow junction by diffusion from a silicon-based spacer
US4963504A (en) Method for fabricating double implanted LDD transistor self-aligned with gate
US5498555A (en) Method of making LDD with polysilicon and dielectric spacers
US6104063A (en) Multiple spacer formation/removal technique for forming a graded junction
TWI337384B (en) Semiconductor fabrication process with asymmetrical conductive spacers
TWI243423B (en) Highly integrated semiconductor device with silicide layer that secures contact margin and method of manufacturing the same
US6344396B1 (en) Removable spacer technology using ion implantation for forming asymmetric MOS transistors
US7459757B2 (en) Transistor structures
JPS6240870B2 (ja)
US5654215A (en) Method for fabrication of a non-symmetrical transistor
US5716866A (en) Method of forming a semiconductor device
US6972222B2 (en) Temporary self-aligned stop layer is applied on silicon sidewall
US7009258B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
JPH03178135A (ja) 絶縁ゲート電界効果トランジスタ製造方法
JPH0923010A (ja) 半導体素子及びその製造方法
US5683920A (en) Method for fabricating semiconductor devices
JPH09107099A (ja) ゲート電極用使い捨てスペーサを用いた片側傾斜チャネル半導体素子の形成方法
US6261885B1 (en) Method for forming integrated circuit gate conductors from dual layers of polysilicon
JPH0727915B2 (ja) 半導体装置の製造方法
US6576521B1 (en) Method of forming semiconductor device with LDD structure
JP3524461B2 (ja) Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス
JP3529634B2 (ja) デバイスの製造方法
JPH09172176A (ja) Ｍｏｓデバイス製造方法
JP3680417B2 (ja) 半導体装置