JPH04206567A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04206567A JPH04206567A JP2329715A JP32971590A JPH04206567A JP H04206567 A JPH04206567 A JP H04206567A JP 2329715 A JP2329715 A JP 2329715A JP 32971590 A JP32971590 A JP 32971590A JP H04206567 A JPH04206567 A JP H04206567A
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- JP
- Japan
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- mos transistor
- channel mos
- gate oxide
- transistor
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- Pending
Links
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- 230000015556 catabolic process Effects 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
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- 239000000969 carrier Substances 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一チップ上にＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタを備えた半導体装置
に関する。
タとＮチャネルＭＯＳトランジスタを備えた半導体装置
に関する。
第２図は従来のこの種の半導体装置の一例の構造を示す
。
。
図において１はＮ−基板、２はＰ−ウェル、３はＮ拡散
層、４はＰ拡散層、５はＰ°拡散層、６はＮ“拡散層、
７はフィールド酸化膜、８はゲート酸化膜、９はポリシ
リコンゲート、１０はアルミ配線である。
層、４はＰ拡散層、５はＰ°拡散層、６はＮ“拡散層、
７はフィールド酸化膜、８はゲート酸化膜、９はポリシ
リコンゲート、１０はアルミ配線である。
従来のこの種の半導体装置では、ＰチャネルＭＯ５トラ
ンジスタとＮチャネルＭＯＳトランジスタが、同一チッ
プ上に同一チャネルのＭＯＳトランジスタのみを備えた
半導体装置の場合と同様に、ゲート酸化膜を同じ膜厚と
する構造が採られてきた。
ンジスタとＮチャネルＭＯＳトランジスタが、同一チッ
プ上に同一チャネルのＭＯＳトランジスタのみを備えた
半導体装置の場合と同様に、ゲート酸化膜を同じ膜厚と
する構造が採られてきた。
そして、このゲート酸化膜の膜厚は、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタのいずれ
か弱い方の耐圧に合わせて定められてきた。
トランジスタとＮチャネルＭＯＳトランジスタのいずれ
か弱い方の耐圧に合わせて定められてきた。
従来の同一チップ上にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタを備えた半導体装置では
、双方のＭＯＳトランジスタのゲート酸化膜は、いずれ
か弱い方の耐圧に合わせて同じ膜厚に揃えられているた
め、耐圧の弱い方のＭＯＳトランジスタでは、ゲート酸
化膜が必要以上に厚くなっており、そのために、サイズ
が必要以上に大きくなっているという問題があった。
ＮチャネルＭＯＳトランジスタを備えた半導体装置では
、双方のＭＯＳトランジスタのゲート酸化膜は、いずれ
か弱い方の耐圧に合わせて同じ膜厚に揃えられているた
め、耐圧の弱い方のＭＯＳトランジスタでは、ゲート酸
化膜が必要以上に厚くなっており、そのために、サイズ
が必要以上に大きくなっているという問題があった。
また、例えばＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとでインバータを構成する場合、
ベータレシオが１になるようにすると、電子とホールの
移動度の違いによりＰチャネルＭＯＳトランジスタがＮ
チャネルＭＯＳトランジスタの約３倍のサイズとなると
いう問題があった。
ルＭＯＳトランジスタとでインバータを構成する場合、
ベータレシオが１になるようにすると、電子とホールの
移動度の違いによりＰチャネルＭＯＳトランジスタがＮ
チャネルＭＯＳトランジスタの約３倍のサイズとなると
いう問題があった。
本発明は上記の事情に鑑みてなされたもので、Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
のゲート酸化膜を異なる膜厚とすることで、一方のＭＯ
Ｓトランジスタのサイズを小さくしたもの、また、レイ
アウト的に対称性を良くしたものを提供することを目的
とする。
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
のゲート酸化膜を異なる膜厚とすることで、一方のＭＯ
Ｓトランジスタのサイズを小さくしたもの、また、レイ
アウト的に対称性を良くしたものを提供することを目的
とする。
本発明の半導体装置は、同一チップ上に備えたＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
のうちの耐圧の強い方のゲート酸化膜の膜厚をその耐圧
が弱い方の耐圧に等しくなるまで薄くすることで、該Ｍ
Ｏ５トランジスタのサイズを小さくしたものである。
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
のうちの耐圧の強い方のゲート酸化膜の膜厚をその耐圧
が弱い方の耐圧に等しくなるまで薄くすることで、該Ｍ
Ｏ５トランジスタのサイズを小さくしたものである。
また、インバータを構成する場合等、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタのゲート
酸化膜を異なる膜厚とすることで、ベータレシオが１の
状態でレイアウト的に良い対称性をもたせたものである
。
トランジスタとＮチャネルＭＯＳトランジスタのゲート
酸化膜を異なる膜厚とすることで、ベータレシオが１の
状態でレイアウト的に良い対称性をもたせたものである
。
ゲート酸化膜の膜厚を薄くすると、該ＭＯＳトランジス
タのドレイン電流の大きさを決めるパラメータの一つβ
値が大きくなる。
タのドレイン電流の大きさを決めるパラメータの一つβ
値が大きくなる。
μ；キャリヤの実効移動度、ε。、；ゲート酸化膜の誘
電率、ｔ０８；ゲート酸化膜の厚さ、Ｗ；チャネル幅、
Ｌ；チャネル長、 なお、飽和状態でのドレイン電流Ｉ０はβ Ｉｎ ＝ （Ｖａｓ ＶＴＲ） ” とな
る。
電率、ｔ０８；ゲート酸化膜の厚さ、Ｗ；チャネル幅、
Ｌ；チャネル長、 なお、飽和状態でのドレイン電流Ｉ０はβ Ｉｎ ＝ （Ｖａｓ ＶＴＲ） ” とな
る。
ＶＧＳ＊ソース・ゲート電圧、ＶＴＲ； シきい値電圧
、したがって、ゲート酸化膜の膜厚を薄くすると、前と
同じβ値を得る場合には、サイズを小さくすることがで
きる。
、したがって、ゲート酸化膜の膜厚を薄くすると、前と
同じβ値を得る場合には、サイズを小さくすることがで
きる。
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで
インバータを構成する場合、ＰＭＯＳトランジスタのゲ
ート酸化膜の膜厚をＮＭＯＳトランジスタより薄くする
ことで、ベータレシオ１の状態で、サイズを揃え、レイ
アウト的に対称性を持たせることができる。
インバータを構成する場合、ＰＭＯＳトランジスタのゲ
ート酸化膜の膜厚をＮＭＯＳトランジスタより薄くする
ことで、ベータレシオ１の状態で、サイズを揃え、レイ
アウト的に対称性を持たせることができる。
第１図は本発明の一実施例の構造を示す。
図において各符号は第２図の同一符号と同一または相当
するものを示す。
するものを示す。
請求項第１項に示す発明の場合は、ゲート酸化膜８が同
じ膜厚のとき耐圧の強い方のＰＭＯ５トランジスタのゲ
ート酸化膜８の膜厚をその耐圧がＮチャネルＭＯＳトラ
ンジスタの耐圧に等しくなるまで薄くした例で、Ｐチャ
ネルＭＯＳトランジスタのβ値が上がり、ＰチャネルＭ
Ｏ５トランジスタのサイズを小さくすることができ、そ
の分チップ面積を縮小できる。
じ膜厚のとき耐圧の強い方のＰＭＯ５トランジスタのゲ
ート酸化膜８の膜厚をその耐圧がＮチャネルＭＯＳトラ
ンジスタの耐圧に等しくなるまで薄くした例で、Ｐチャ
ネルＭＯＳトランジスタのβ値が上がり、ＰチャネルＭ
Ｏ５トランジスタのサイズを小さくすることができ、そ
の分チップ面積を縮小できる。
ゲート酸化膜８が同じ膜厚のときＮＭＯＳトランジスタ
の方が耐圧が強い場合、ＮＭＯＳトランジスタの方のゲ
ート酸化膜８の膜厚を特徴する請求項第２項に示す発明
の場合は、インバータを構成するＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯ３！−ランジスタのうちＰチ
ャネルＭＯＳトランジスタのゲート酸化膜８の膜厚をＮ
チャネルＭＯ５Ｉ−ランジスタより薄くし、ベータレシ
オ１の状態で、両トランジスタのサイズを等しくした例
である。
の方が耐圧が強い場合、ＮＭＯＳトランジスタの方のゲ
ート酸化膜８の膜厚を特徴する請求項第２項に示す発明
の場合は、インバータを構成するＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯ３！−ランジスタのうちＰチ
ャネルＭＯＳトランジスタのゲート酸化膜８の膜厚をＮ
チャネルＭＯ５Ｉ−ランジスタより薄くし、ベータレシ
オ１の状態で、両トランジスタのサイズを等しくした例
である。
以上説明したように、本発明によれば、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタのうち
のいずれかのサイズを小さくし、チップ面積を縮小でき
るという利点がある。
ＳトランジスタとＮチャネルＭＯＳトランジスタのうち
のいずれかのサイズを小さくし、チップ面積を縮小でき
るという利点がある。
また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタのサイズを一定のβ値の状態のまま変え
ることができるので、設計の自由度が増し、レイアウト
の効率が向上するという利点がある。
Ｓトランジスタのサイズを一定のβ値の状態のまま変え
ることができるので、設計の自由度が増し、レイアウト
の効率が向上するという利点がある。
第１図は本発明の一実施例の構造を示す説ＦｉＡ図、第
２図は従来のこの種の半導体装置の一例の構造を示す説
明図である。 １・・・Ｎ−基板、２・・・Ｐ−ウェル、３・・・Ｎ拡
散層、４・・・Ｐ拡散層、５・・・Ｐ゛拡散層、６・・
・Ｎ゛拡散層、７・・・フィールド酸化膜、８・・・ゲ
ート酸化膜、９・・・ポリシリコンゲート、１０・・・
アルミ配線なお図中同一符号は同一または相当するもの
を示す。 特許出願人 新日本無線株式会社
２図は従来のこの種の半導体装置の一例の構造を示す説
明図である。 １・・・Ｎ−基板、２・・・Ｐ−ウェル、３・・・Ｎ拡
散層、４・・・Ｐ拡散層、５・・・Ｐ゛拡散層、６・・
・Ｎ゛拡散層、７・・・フィールド酸化膜、８・・・ゲ
ート酸化膜、９・・・ポリシリコンゲート、１０・・・
アルミ配線なお図中同一符号は同一または相当するもの
を示す。 特許出願人 新日本無線株式会社
Claims (2)
- （１）同一チップ上にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタを備えた半導体装置にお
いて、 ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのうちの耐圧の強い方のゲート酸化膜の膜厚を
その耐圧が弱い方の耐圧に等しくなるまで薄くすること
で、該ＭＯＳトランジスタのサイズを小さくしたことを
特徴とする半導体装置。 - （２）同一チップ上にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタを備えた半導体装置にお
いて、 ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのゲート酸化膜を異なる膜厚とすることで、双
方のＭＯＳトランジスタのサイズを揃えたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329715A JPH04206567A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2329715A JPH04206567A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206567A true JPH04206567A (ja) | 1992-07-28 |
Family
ID=18224461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2329715A Pending JPH04206567A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-11-30 JP JP2329715A patent/JPH04206567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
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