JPS63252459A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63252459A JPS63252459A JP62087360A JP8736087A JPS63252459A JP S63252459 A JPS63252459 A JP S63252459A JP 62087360 A JP62087360 A JP 62087360A JP 8736087 A JP8736087 A JP 8736087A JP S63252459 A JPS63252459 A JP S63252459A
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- JP
- Japan
- Prior art keywords
- logic circuit
- section
- voltage
- gate
- breakdown strength
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、半導体装置、特にＭＯ３型トランジスタで描
成され、高耐圧素子を内蔵させ、電源電圧が少なくとも
２種類以上ある、いわゆる高耐圧半導体装置の構造に閃
する。
成され、高耐圧素子を内蔵させ、電源電圧が少なくとも
２種類以上ある、いわゆる高耐圧半導体装置の構造に閃
する。
本発明は、ＭＯ３Ｗ）ランジスタで（Ｒ成される半導体
装置において、ゲー）１１２１’Ｋを、印加する電圧に
応じて変えることにより、高耐圧化と、微キロ１化、及
び高速化を両立させたものである。
装置において、ゲー）１１２１’Ｋを、印加する電圧に
応じて変えることにより、高耐圧化と、微キロ１化、及
び高速化を両立させたものである。
（従来の技術〕
従来の、高耐圧半導体装置は、通常５Ｖで動作させる論
理回路部と、ｉ！ｌｉ’６’ ５ Ｖ以上の高耐圧部分
とは同じゲート膜厚で措成していた。
理回路部と、ｉ！ｌｉ’６’ ５ Ｖ以上の高耐圧部分
とは同じゲート膜厚で措成していた。
しかし、前述の従来技術では、論理回路部と高耐圧部で
ゲート膜厚が同じ膜厚であるため、高耐圧部にかける電
圧を高くしようとするとゲート膜厚が厚くなり、論理回
路部の微細化や高速化が出来なくなる。逆に論理回路部
を微細化し、高速化するためにゲート膜厚を薄（すると
、ゲート電圧を上げられず、高耐圧化が出来な（なると
いう問題点をイ丁する。そこで本発明はこのような問題
点を解決するもので、その目的とする所は、論理回路部
を微細化、及び高速化し、なおかつ高耐圧部については
より高い電圧を印加出来るような高酎正半導体装置を提
供する所にある。
ゲート膜厚が同じ膜厚であるため、高耐圧部にかける電
圧を高くしようとするとゲート膜厚が厚くなり、論理回
路部の微細化や高速化が出来なくなる。逆に論理回路部
を微細化し、高速化するためにゲート膜厚を薄（すると
、ゲート電圧を上げられず、高耐圧化が出来な（なると
いう問題点をイ丁する。そこで本発明はこのような問題
点を解決するもので、その目的とする所は、論理回路部
を微細化、及び高速化し、なおかつ高耐圧部については
より高い電圧を印加出来るような高酎正半導体装置を提
供する所にある。
本発明の半導体装置は、論理回路部と高耐圧部のゲート
膜厚を変えたことを特徴とする。
膜厚を変えたことを特徴とする。
第１図は本発明の半導体装置の実施例に於ける断面図で
ある。１は例えばＳｉ基板であり、２は１倫理回路部の
Ｍ ＯＳ型トランジスタである。３は論理回路部のＭｏ
Ｓ型トランジスタを構成する拡散層であり、４は論理回
路部のゲート膜である。
ある。１は例えばＳｉ基板であり、２は１倫理回路部の
Ｍ ＯＳ型トランジスタである。３は論理回路部のＭｏ
Ｓ型トランジスタを構成する拡散層であり、４は論理回
路部のゲート膜である。
５は高耐圧部のＭＯ３ｆｆｉ）ランジスタである。、６
は高耐圧ＭｏＳ型トランジスタを１４’ｉ成する拡散層
であり、３の論理回路部の拡散層と同時に形成しても良
い。７は高耐圧ＭｏＳ型トランジスタのゲー）１３であ
る。８はゲート電極であり、９はＭｏＳ型トランジスタ
を分離する分子ｎ領域の絶縁膜である。論理回路部のゲ
ート膜４については、例えば４００人とすること：こよ
り、ＭｏＳ型トランジスタのチャンネル長としては、約
２μｍ程度とすることができ、十分に微細化が可能であ
り、また、速度的にも高速化がＪｌれる。これに対し、
高耐圧部のゲート膜７については例えば２０００人とす
ることにより、ゲート電圧としては、約５０Ｖまで印加
出来、高耐圧化が計れる。そして論理回路部のゲート膜
厚き高耐圧部のゲート膜厚については、半導体装置の要
求により自由に設定出来るためより、口山度のある半導
体装ｌの設計が可能となる。
は高耐圧ＭｏＳ型トランジスタを１４’ｉ成する拡散層
であり、３の論理回路部の拡散層と同時に形成しても良
い。７は高耐圧ＭｏＳ型トランジスタのゲー）１３であ
る。８はゲート電極であり、９はＭｏＳ型トランジスタ
を分離する分子ｎ領域の絶縁膜である。論理回路部のゲ
ート膜４については、例えば４００人とすること：こよ
り、ＭｏＳ型トランジスタのチャンネル長としては、約
２μｍ程度とすることができ、十分に微細化が可能であ
り、また、速度的にも高速化がＪｌれる。これに対し、
高耐圧部のゲート膜７については例えば２０００人とす
ることにより、ゲート電圧としては、約５０Ｖまで印加
出来、高耐圧化が計れる。そして論理回路部のゲート膜
厚き高耐圧部のゲート膜厚については、半導体装置の要
求により自由に設定出来るためより、口山度のある半導
体装ｌの設計が可能となる。
第２図は本発明の半導体装置他の実施例に於ける断面図
であり、高耐圧部がいわゆるオフセット構造のＭＯ３１
ｊ１）ランジスタに適用した例である。第２図中、１０
がオフセット部分であり、通常、６の拡散層より、濃度
を下げることにより、高耐圧化を可能にする。
であり、高耐圧部がいわゆるオフセット構造のＭＯ３１
ｊ１）ランジスタに適用した例である。第２図中、１０
がオフセット部分であり、通常、６の拡散層より、濃度
を下げることにより、高耐圧化を可能にする。
このように本発明においては、高耐圧部分のＭｏＳ型ト
ランジスタの構造についてはどの様な構造をとっても良
いことは言うまでも無い。
ランジスタの構造についてはどの様な構造をとっても良
いことは言うまでも無い。
以上述べた様に本発明によれば、論理回路部と高耐圧部
のゲート膜厚を変えることにより、論理回路部の微細化
が可能であり、また、速度的にも高速化が計れ、高耐圧
部については高耐圧化が可能になると君う効果を有する
。
のゲート膜厚を変えることにより、論理回路部の微細化
が可能であり、また、速度的にも高速化が計れ、高耐圧
部については高耐圧化が可能になると君う効果を有する
。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図は本発明の半導体装置の他の実施例を示す主要断
面図。 １・・・Ｓｉ基板 ２・・・論理回路部のＭｏＳ型トランジスタ３・・・論
理回路部の拡散層 ４・・・論理回路部のゲー）Ｕ ５・・・高耐圧部のＭｏＳ型トランジスタ６・・・高耐
圧部の拡散層 ７・・・高耐圧部のゲート膜 ８・・・ゲート電極 ９・・・公刊領域の絶縁膜 ＩＯ・・・オフセット部分 以 上 箋１ 已 Ｙ２回
面図。 第２図は本発明の半導体装置の他の実施例を示す主要断
面図。 １・・・Ｓｉ基板 ２・・・論理回路部のＭｏＳ型トランジスタ３・・・論
理回路部の拡散層 ４・・・論理回路部のゲー）Ｕ ５・・・高耐圧部のＭｏＳ型トランジスタ６・・・高耐
圧部の拡散層 ７・・・高耐圧部のゲート膜 ８・・・ゲート電極 ９・・・公刊領域の絶縁膜 ＩＯ・・・オフセット部分 以 上 箋１ 已 Ｙ２回
Claims (2)
- （１）少なくとも２種類以上のゲート膜厚を持つＭＯＳ
型トランジスタで構成されていることを特徴とする半導
体装置。 - （２）前記、膜厚の違うゲート膜にかかる電圧が違うこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087360A JPS63252459A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087360A JPS63252459A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252459A true JPS63252459A (ja) | 1988-10-19 |
Family
ID=13912719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087360A Pending JPS63252459A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| KR100335579B1 (ko) * | 1997-06-09 | 2002-06-20 | 다니구찌 이찌로오, 기타오카 다카시 | 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법 |
| KR100383203B1 (ko) * | 1997-02-26 | 2004-05-31 | 가부시끼가이샤 도시바 | 플래쉬ｅｅｐｒｏｍ |
-
1987
- 1987-04-09 JP JP62087360A patent/JPS63252459A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| KR100383203B1 (ko) * | 1997-02-26 | 2004-05-31 | 가부시끼가이샤 도시바 | 플래쉬ｅｅｐｒｏｍ |
| US6972446B1 (en) | 1997-02-26 | 2005-12-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and flash EEPROM |
| KR100335579B1 (ko) * | 1997-06-09 | 2002-06-20 | 다니구찌 이찌로오, 기타오카 다카시 | 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법 |
| US6541823B1 (en) | 1997-06-09 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including multiple field effect transistors and manufacturing method thereof |
| US6853030B2 (en) | 1997-06-09 | 2005-02-08 | Renesas Technology Corp. | Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection |
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