JP2005032864A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート酸化膜の膜厚が異なる2つのMOS型トランジスタを同一の半導体基板上に少なくとも有する半導体装置の製造方法を提供することを課題とする。
【解決手段】薄いゲート酸化膜を有するトランジスタと及び厚いゲート酸化膜を有するトランジスタを同一の半導体基板上に形成するに際して、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法。
【選択図】 図4
【解決手段】薄いゲート酸化膜を有するトランジスタと及び厚いゲート酸化膜を有するトランジスタを同一の半導体基板上に形成するに際して、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、ゲート酸化膜の膜厚が異なる2つのMOS型トランジスタを同一の半導体基板上に少なくとも有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
現在、大規模集積回路(LSI)中のトランジスタの主流は、集積度で優れているMOSFET(Metal oxide semiconductor field effect transistor)である。このようなLSIにおいて、同一半導体チップに複数のメモリ及びロジック回路を形成し、1チップで複数の機能を発揮させるように構成したSOC(System on chip)というロジック系デバイスが一般的に用いられている。
【0003】
ロジック系デバイスにおいて、中核となるトランジスタのゲート酸化膜の膜厚と周辺回路として使われるトランジスタのゲート酸化膜の膜厚は異なっている。これらのゲート酸化膜の異なるトランジスタを同一基板上に形成する方法として、一般的には酸化工程を二段階行う方法がある。
【0004】
また、MOSFETのチャネル長の微細化に伴って、nチャネルMOSトランジスタ中のホットキャリアによるしきい値電圧の経時変化やpチャネルMOSトランジスタ中の相互コンダクタンスの劣化を防ぐためにLDD(LightlyDoped Drain)領域を有する構造が一般的に採用されており、このLDD領域はnチャネルMOSトランジスタとpチャネルMOSトランジスタで選択的に形成されている。
【0005】
従来、同一基板上にゲート酸化膜厚の異なるnチャネル及びpチャネルのトランジスタに選択的にLDD領域を形成する方法として、二段階の酸化工程を経てゲート電極形成後にフォトレジストにより選択的に形成する方法が知られている。以下、この方法を図1(a)〜図2(i)を用いて説明する。
【0006】
図1(a)〜図2(i)は、半導体装置の製造方法を示す工程断面図である。シリコン基板1全体に厚膜ゲート酸化膜11を形成した後(図1(a))、選択的に所定の領域のみをフォトレジストからなるマスク21で覆い、フッ酸系溶液で所定以外の領域をエッチングする(図1(b))。図1(a)中、2は素子分離領域、3はPウェル、4はNウェル、A1は薄膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、薄膜NMOSと表現する)、A2は薄膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、薄膜PMOSと表現する)、B1は厚膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、厚膜NMOSと表現する)、B2は厚い膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、厚膜PMOSと表現する)、Aは薄膜MOS形成領域、Bは厚膜MOS形成領域を意味する。
【0007】
マスク21を除去後、薄膜ゲート酸化膜12形成のための熱処理を再度行う(図1(c))。ゲート電極5形成後(図1(d))に、フォトレジストからなるマスク(22〜25)を用い薄膜ゲート酸化膜を有するnチャネルMOSトランジスタとpチャネルMOSトランジスタ及び厚膜ゲート酸化膜を有するnチャネルMOSトランジスタとpチャネルMOSトランジスタにそれぞれ個別にLDD領域(13〜16)を形成するためのイオン注入を行う(図1(e)〜図2(h))。図2(h)中、17と18は、ソース/ドレイン領域を意味する。
【0008】
この方法では、1回目の熱処理で形成された厚膜ゲート酸化膜11は、汚染物質を多く含むフォトレジストが塗布される。そのため、フォトレジストから導入された汚染物質により厚膜ゲート酸化膜11は信頼性が劣化することとなる。
【0009】
また、ゲート酸化膜を選択的に厚くする方法として、フッ素をイオン注入する方法がある。これは、フッ素をイオン注入した半導体基板上に成膜したゲート酸化膜は、フッ素注入なしの半導体基板上に成膜したゲート酸化膜と比較して厚くなるという現象を利用している。具体的には、酸化膜に導入されたフッ素の強い還元力によって酸化膜中のSi−O結合が破壊され、解離した酸素元素とフッ素原子が置換して新たなSi−F結合が形成される。更に、解離した酸素元素がSiとSiO2の界面に拡散して新たなSi−O結合が形成される。この現象によりゲート酸化膜が選択的に厚くなる。
【0010】
上述のフッ素注入を利用した方法は、例えば、特開2001−351989号公報(特許文献1)等で報告されている。この公報では、高い閾値のpチャネルMOSトランジスタの厚膜化を制限することにより、高い閾値のpチャネルMOSトランジスタの駆動能力が低下するのを防止している。具体的には、フィールド酸化膜を形成した半導体基板に対して、ゲート酸化膜を形成する前に高い閾値のpチャネルMOSトランジスタの領域に対してリソグラフィ法により選択的にフッ素注入を行う。このことにより、後の熱処理工程でフッ素注入されたpチャネルMOSトランジスタ領域のゲート酸化膜厚を制御することができる。
【0011】
【特許文献1】
特開2001−351989号公報
【0012】
【発明が解決しようとする課題】
しかしながら、この方法では、半導体装置が形成される半導体基板上で選択的にフッ素注入を行うためにフォトレジストからなるマスクを形成及びマスクを除去する必要がある。そのため、マスク形成及び除去時のエッチングにより基板表面が荒れることがあり、この荒れにより均一なゲート酸化膜を形成できない等の問題がある。
【0013】
【課題を解決するための手段】
本発明の発明者等は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有しかつLDD構造を有する半導体装置において、
(1)フォトレジストからなるマスクを形成及び除去するためのエッチングにより基板表面の荒れを無くすこと、
(2)ゲート酸化膜の形成におけるフォトレジスト工程を削減すること、
(3)新しくフォトレジスト工程を追加しないこと、
(4)ゲート酸化膜の信頼性を劣化させないこと
の条件を満たす半導体装置の製造方法を見い出し本発明に至った。
【0014】
かくして本発明によれば、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極をこの順で形成する工程と、
第1及び第2のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のLDD領域を形成する工程と、
第1及び第2のゲート電極の側壁にサイドウォールスペーサーを形成する工程と、
第1及び第2のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース/ドレイン領域を形成する工程を少なくともこの順で有し、
LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法が提供される。
【0015】
【発明の実施の形態】
本発明は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有する半導体装置の製造方法に関している。特に、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタの形成を所望する領域の半導体基板にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴の1つとしている。
【0016】
本発明によれば、ゲート酸化膜を選択的に増大させるに際し、図1(b)で示すような厚膜ゲート酸化膜11を除去するためのフォトレジスト工程及びエッチング工程を削除することできる。そのため、フォトレジストからゲート酸化膜に導入される汚染物質によるゲート酸化膜の信頼性劣化を防ぐことができる。
【0017】
しかも、ゲート電極形成後のLDD領域又はソース/ドレイン領域を設けるためのフォトレジスト工程を利用して、選択的にMOSトランジスタへフッ素注入することができる。そのため、従来技術において述べた、ゲート電極形成前のシリコン基板に選択的にフッ素注入をするために使用されるフォトレジストからなるマスクを形成及び除去するためのエッチング工程によるシリコン基板表面の荒れを防止できる。その結果、均一なゲート酸化膜を形成できる。
【0018】
以下、具体的に本発明を説明する。
【0019】
まず、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極をこの順で形成する。
【0020】
なお、本発明において、薄いゲート酸化膜を有するトランジスタとしてはNMOS、PMOS又は両方が挙げられ、厚いゲート酸化膜を有するトランジスタとしてはNMOS、PMOS又は両方が挙げられる。
【0021】
本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、シリコンゲルマニウム基板等が挙げられる。また、半導体基板は、n型又はp型の導電型を有していてもよい。更に、n型又はp型のウェルが形成されていてもよい。なお、n型を与える不純物としては、リン、砒素等が挙げられ、p型を与える不純物としてはホウ素等が挙げられる。
【0022】
次に、半導体基板上に形成される酸化膜としては、ゲート酸化膜として使用することができさえすれば特に限定されない。例えば、熱酸化法、CVD法等で形成されたシリコン酸化膜が挙げられる。酸化膜の膜厚は、薄いゲート酸化膜の厚さに対応する2.5〜5.0nmであることが好ましい。
【0023】
酸化膜上に形成される導電膜としては、特に限定されず、ゲート電極として使用することができさえすれば特に限定されない。例えば、シリコン膜、アルミニウムや銅等の金属膜、高融点金属(チタン、タングステン等)とシリコンとのシリサイド膜、シリコン膜とシリサイド膜が積層されたポリサイド膜等が挙げられる。導電膜の形成方法は、使用する材料に応じて適宜選択され、例えば、蒸着法、CVD法、スパッタ法等が挙げられる。導電膜の膜厚は、特に限定されないが、通常150〜350nmである。
【0024】
次に、上記酸化膜及び導電膜は、パターニングされて、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極になる。
【0025】
ここで、薄いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域と、厚いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域との間には素子分離領域を備えていてもよい。素子分離領域としては、例えばLOCOS素子分離領域、トレンチ素子分離領域等が挙げられる。
【0026】
次に、第1及び第2のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のLDD領域が形成される。ここで、LDD領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のLDD領域を形成することが好ましい。
【0027】
次いで、第1及び第2のゲート電極の側壁にサイドウォールスペーサーを形成する。サイドウォールスペーサーとしては、特に限定されず、公知の材料からなるスペーサーを使用できる。具体的には、シリコン酸化膜、シリコン窒化膜、これら膜の積層体等が挙げられる。サイドウォールスペーサーの形成方法は、例えば、全面にサイドウォールスペーサー形成用の材料層を形成した後、エッチバックすることにより形成する方法が挙げられる。
【0028】
次に、第1及び第2のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース/ドレイン領域を形成する。ここで、ソース/ドレイン領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のソース/ドレイン領域を形成することが好ましい。
【0029】
更に、本発明では、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入する。フッ素又はその化合物としては、フッ素、フッ化ホウ素(BF2)等が挙げられる。ここで、LDD領域又はソース/ドレイン領域がp型の場合は、イオン注入種としてフッ化ホウ素を使用することで、LDD領域又はソース/ドレイン領域形成用のイオン注入と厚いゲート酸化膜形成用のイオン注入を兼ねることができる。
【0030】
更に、上記注入後、熱処理に付される。熱処理により第2の酸化膜の膜厚が増加し、厚いゲート酸化膜が形成される。この熱処理は、別個に行ってもよいが、半導体装置の製造工程中の他の熱処理を兼ねてもよい。他の熱処理としては、例えば、LDD領域又はソース/ドレイン領域形成用のイオン注入の後のアニール処理や、サイドウォールスペーサー形成時の熱処理等が挙げられる。厚いゲート酸化膜の膜厚は、薄いゲート酸化膜の膜厚の1.1〜3.5倍であることが好ましい。
【0031】
本発明によれば、ゲート酸化膜の膜厚を選択的に増大させるに際し、図1(b)で示すような厚膜ゲート酸化膜11の除去のためのフォトレジストからなるマスク21を使用したエッチング工程を削除することできる。そのため、フォトレジストから厚膜ゲート酸化膜11に導入される汚染物質による信頼性劣化を防ぐことができる。
【0032】
しかも、本発明では、ゲート電極形成後のLDD領域又はソース/ドレイン領域を設けるためのイオン注入時に選択的にゲート電極へフッ素注入される。そのため、従来技術において述べた、ゲート電極形成前に半導体基板に選択的にフッ素注入をするために使用されるフォトレジストの除去のためのエッチング工程による半導体基板表面の荒れを防止でき、均一な膜厚のゲート酸化膜を形成できる。
【0033】
【実施例】
実施例1
本発明の具体的な実施例について説明する。図3(a)〜図4(g)は、本発明の半導体装置の製造方法を示す工程断面図である。
【0034】
図3(a)で示すように、シリコン基板1を、薄膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、薄膜NMOS(A1)と表現する)と薄膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、薄膜PMOS(A2)と表現する)及び、厚膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、厚膜NMOS(B1)と表現する)と厚い膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、厚膜PMOS(B2)と表現する)に以下のように分離する。図中、Aは薄膜MOS形成領域、Bは厚膜MOS形成領域を意味する。
【0035】
まず、シリコン基板1の表面層に上記トランジスタを分離するためのフィールド酸化膜2を形成する。この後、リソグラフィ法により、薄膜NMOSと厚膜NMOS(A1、B1)を画定するため、以下の条件でボロンイオンを注入してPウェル3を形成する。
Pウエル注入条件
イオン種:エネルギー:ドーズ量を
B+イオン:250keV:1.0E13cm−2
B+イオン:120keV:3.8E12cm−2
B+イオン:60keV:4.6E12cm−2
で注入条件を変更して3回注入する。
【0036】
続いて、薄膜PMOSと厚膜PMOS(A2、B2)に対して、以下の条件でリンイオンを注入してNウェル4を形成する。
Nウエル注入条件
イオン種:エネルギー:ドーズ量を
P+イオン:600keV:8.0E12cm−2
P+イオン:300keV:9.0E12cm−2
P+イオン:120keV:2.8E12cm−2
で注入条件を変更して3回注入する。
【0037】
次に、MOSトランジスタのしきい値電圧を調整するための不純物イオンを注入する(例えば、リンイオンを1.0E12〜1.0E13cm−2程度)。この後、熱酸化により例えば30〜50Å程度の薄膜厚のゲート酸化膜112をMOSトランジスタが形成される領域に形成する。通常は39Å程度の膜厚を使用している。
【0038】
次に、図3(b)に示すように、公知の方法に従って、ポリシリコン層を形成し、フォトリソグラフィー法により、ゲート電極5を形状する。
【0039】
次に、薄膜NMOS(A1)にLDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク22を形成し、N型不純物のイオン注入(例えば、ヒ素イオンのドーズ量が1.0E13〜1.0E14cm−2程度)し、LDD領域113を形成する(図3(c))。
【0040】
次いで、薄膜PMOS(B1)にLDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク23を形成し、P型不純物のイオン注入(例えば、ボロンイオンのドーズ量が1.0E14〜1.0E15cm−2程度)して、LDD領域114を形成する(図3(d))。
【0041】
次いで、図4(e)に示すように、厚膜NMOS(A2)にLDD構造を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク24を形成し、N型不純物のリンイオンを1.0E13〜1.0E14cm−2程度のドーズ量でイオン注入してLDD領域115を形成する。
【0042】
その後、マスク24をそのままにして、フッ素のイオン注入31を行う。
フッ素のイオン注入条件は、エネルギーが15〜40KeV程度、ドーズ量は2E15〜2E16cm−2程度とした。なお、厚いゲート酸化膜を形成するために、ゲート電極中のフッ素濃度が、8.0×1019cm−3以上となるイオン注入条件が好ましい。
【0043】
注入されたフッ素はマスク24で覆われたMOSトランジスタには到達せず、厚膜NMOSのみに注入される。
【0044】
次いで図4(f)に示すように、厚膜PMOS(B2)にイオン注入して、LDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク25を形成し、P型不純物のイオン注入、例えばBF2+イオンを 20keV、4.0E13cm−2を注入して、LDD領域116を形成する。
【0045】
その後、マスク25を介して、フッ素のイオン注入32を行う。フッ素注入時のドーズ量と加速エネルギーは必要なゲート酸化膜厚により決定される。注入されたフッ素はマスク25で覆われたMOSトランジスタには到達せず、厚膜PMOSのみに注入される。
【0046】
以上の様に、厚膜NMOS(A2)と厚膜PMOS(B2)のゲート電極5のみに選択的に注入されたフッ素は、この後に続くサイドウォールスペーサー形成工程の熱処理やソース/ドレイン領域(117、118)形成工程の熱処理の間に、ゲート電極中を拡散し、ゲート酸化膜112に到達する。到達したフッ素は、ゲート酸化膜112を厚くする。例えば、ソース/ドレイン領域(117、118)形成工程の熱処理は、通常、RTA等で行い、この条件としては、例えば950〜1100℃で5〜30秒間程度である。
【0047】
ゲート酸化膜112の膜厚は、イオン注入条件(例えば、イオンドーズ量および加速エネルギー)に比例して増大する。例えば、注入エネルギーが15〜45Kevで、ドーズ量2E15〜2E16/cm2の場合、0.3〜3.3nm程度ゲート酸化膜の膜厚を増加させることが可能である。本実施例では、最終的に4.2〜7.2nmの厚膜のゲート酸化膜が得られた。
【0048】
上記工程を経ることで、図4(g)に示すように薄膜NMOS(A1)と薄膜PMOS(A2)と厚膜NMOS(B1)と厚膜PMOS(B2)のゲート酸化膜の膜厚が、それぞれ異なる半導体装置を形成することができる。図中8は、薄膜ゲート酸化膜、9及び10は厚膜ゲート酸化膜を意味する。
【0049】
本発明の製造方法によれば、従来の酸化工程を二段階行う方法で問題となる1回目のゲート酸化膜を選択的にエッチングする際に使用されるフォトレジストから導入される汚染物質によりゲート酸化膜の信頼性の低下を防ぐことができる。
【0050】
また、従来例のゲート電極形成前のシリコン基板に、選択的にフッ素注入をするために使用されるフォトレジストを除去するためのエッチング工程による、シリコン基板1表面の荒れを防止でき、均一なゲート酸化膜が形成できる。
【0051】
これにより、例えばロジック系デバイスにおいて中核となるトランジスタのゲート酸化膜と周辺回路として使われるトランジスタのゲート酸化膜の膜厚を選択的に、かつ均一に形成することができる。更に、NMOSトランジスタとPMOSトランジスタのゲート酸化膜を必要な能力(例えば、ゲートリーク電流など)に応じて選択的に厚くできる。
【0052】
実施例2
図4(f)におけるフッ素のイオン注入を、ソース/ドレイン領域のイオン注入をBF2を用いたイオン注入として、兼用すること以外は、実施例1と同様にしても実施例1と同様の半導体装置を製造することができる。つまり、ソース/ドレイン領域形成用のBF2ガスは、ゲート電極にも注入可能である。
【0053】
実施例3
図4(e)及び(f)におけるフッ素のイオン注入を、ソース/ドレイン領域のイオン注入後に行うこと以外は、実施例1と同様にしても実施例1と同様の半導体装置を製造することができる。
【0054】
【発明の効果】
本発明によれば、ゲート電極形成後のLDD領域又はソース/ドレイン領域形成時に所望のMOSトランジスタに異なる注入条件でフッ素又はその化合物をイオン注入することで、同一基板上に少なくとも二つの膜厚の異なるゲート酸化膜を形成することができる。そのため半導体基板表面の荒れ防止ができ、フォトレジストからの汚染によるゲート酸化膜の信頼性の低下が防止でき、均一でかつ均質なゲート酸化膜を得ることができる。
【図面の簡単な説明】
【図1】従来の半導体装置の製造方法を示す工程断面図である。
【図2】従来の半導体装置の製造方法を示す工程断面図である。
【図3】本発明の半導体装置の製造方法を示す工程断面図である。
【図4】本発明の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
1 シリコン基板
2 フィールド酸化膜又は素子分離領域
3 Pウェル
4 Nウェル
5 ゲート電極
8、12 薄膜ゲート酸化膜
9、10、11 厚膜ゲート酸化膜
13、14、15、16 LDD領域
17、18 ソース/ドレイン領域
21、22、23、24、25 マスク
30、31、32 フッ素のイオン注入
112 ゲート酸化膜
113、114、115、116 LDD領域
117、118 ソース/ドレイン領域
A1 薄膜NMOS
A2 薄膜PMOS
B1 厚膜NMOS
B2 厚膜PMOS
A 薄膜MOS形成領域
B 厚膜MOS形成領域
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、ゲート酸化膜の膜厚が異なる2つのMOS型トランジスタを同一の半導体基板上に少なくとも有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
現在、大規模集積回路(LSI)中のトランジスタの主流は、集積度で優れているMOSFET(Metal oxide semiconductor field effect transistor)である。このようなLSIにおいて、同一半導体チップに複数のメモリ及びロジック回路を形成し、1チップで複数の機能を発揮させるように構成したSOC(System on chip)というロジック系デバイスが一般的に用いられている。
【0003】
ロジック系デバイスにおいて、中核となるトランジスタのゲート酸化膜の膜厚と周辺回路として使われるトランジスタのゲート酸化膜の膜厚は異なっている。これらのゲート酸化膜の異なるトランジスタを同一基板上に形成する方法として、一般的には酸化工程を二段階行う方法がある。
【0004】
また、MOSFETのチャネル長の微細化に伴って、nチャネルMOSトランジスタ中のホットキャリアによるしきい値電圧の経時変化やpチャネルMOSトランジスタ中の相互コンダクタンスの劣化を防ぐためにLDD(LightlyDoped Drain)領域を有する構造が一般的に採用されており、このLDD領域はnチャネルMOSトランジスタとpチャネルMOSトランジスタで選択的に形成されている。
【0005】
従来、同一基板上にゲート酸化膜厚の異なるnチャネル及びpチャネルのトランジスタに選択的にLDD領域を形成する方法として、二段階の酸化工程を経てゲート電極形成後にフォトレジストにより選択的に形成する方法が知られている。以下、この方法を図1(a)〜図2(i)を用いて説明する。
【0006】
図1(a)〜図2(i)は、半導体装置の製造方法を示す工程断面図である。シリコン基板1全体に厚膜ゲート酸化膜11を形成した後(図1(a))、選択的に所定の領域のみをフォトレジストからなるマスク21で覆い、フッ酸系溶液で所定以外の領域をエッチングする(図1(b))。図1(a)中、2は素子分離領域、3はPウェル、4はNウェル、A1は薄膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、薄膜NMOSと表現する)、A2は薄膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、薄膜PMOSと表現する)、B1は厚膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、厚膜NMOSと表現する)、B2は厚い膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、厚膜PMOSと表現する)、Aは薄膜MOS形成領域、Bは厚膜MOS形成領域を意味する。
【0007】
マスク21を除去後、薄膜ゲート酸化膜12形成のための熱処理を再度行う(図1(c))。ゲート電極5形成後(図1(d))に、フォトレジストからなるマスク(22〜25)を用い薄膜ゲート酸化膜を有するnチャネルMOSトランジスタとpチャネルMOSトランジスタ及び厚膜ゲート酸化膜を有するnチャネルMOSトランジスタとpチャネルMOSトランジスタにそれぞれ個別にLDD領域(13〜16)を形成するためのイオン注入を行う(図1(e)〜図2(h))。図2(h)中、17と18は、ソース/ドレイン領域を意味する。
【0008】
この方法では、1回目の熱処理で形成された厚膜ゲート酸化膜11は、汚染物質を多く含むフォトレジストが塗布される。そのため、フォトレジストから導入された汚染物質により厚膜ゲート酸化膜11は信頼性が劣化することとなる。
【0009】
また、ゲート酸化膜を選択的に厚くする方法として、フッ素をイオン注入する方法がある。これは、フッ素をイオン注入した半導体基板上に成膜したゲート酸化膜は、フッ素注入なしの半導体基板上に成膜したゲート酸化膜と比較して厚くなるという現象を利用している。具体的には、酸化膜に導入されたフッ素の強い還元力によって酸化膜中のSi−O結合が破壊され、解離した酸素元素とフッ素原子が置換して新たなSi−F結合が形成される。更に、解離した酸素元素がSiとSiO2の界面に拡散して新たなSi−O結合が形成される。この現象によりゲート酸化膜が選択的に厚くなる。
【0010】
上述のフッ素注入を利用した方法は、例えば、特開2001−351989号公報(特許文献1)等で報告されている。この公報では、高い閾値のpチャネルMOSトランジスタの厚膜化を制限することにより、高い閾値のpチャネルMOSトランジスタの駆動能力が低下するのを防止している。具体的には、フィールド酸化膜を形成した半導体基板に対して、ゲート酸化膜を形成する前に高い閾値のpチャネルMOSトランジスタの領域に対してリソグラフィ法により選択的にフッ素注入を行う。このことにより、後の熱処理工程でフッ素注入されたpチャネルMOSトランジスタ領域のゲート酸化膜厚を制御することができる。
【0011】
【特許文献1】
特開2001−351989号公報
【0012】
【発明が解決しようとする課題】
しかしながら、この方法では、半導体装置が形成される半導体基板上で選択的にフッ素注入を行うためにフォトレジストからなるマスクを形成及びマスクを除去する必要がある。そのため、マスク形成及び除去時のエッチングにより基板表面が荒れることがあり、この荒れにより均一なゲート酸化膜を形成できない等の問題がある。
【0013】
【課題を解決するための手段】
本発明の発明者等は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有しかつLDD構造を有する半導体装置において、
(1)フォトレジストからなるマスクを形成及び除去するためのエッチングにより基板表面の荒れを無くすこと、
(2)ゲート酸化膜の形成におけるフォトレジスト工程を削減すること、
(3)新しくフォトレジスト工程を追加しないこと、
(4)ゲート酸化膜の信頼性を劣化させないこと
の条件を満たす半導体装置の製造方法を見い出し本発明に至った。
【0014】
かくして本発明によれば、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極をこの順で形成する工程と、
第1及び第2のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のLDD領域を形成する工程と、
第1及び第2のゲート電極の側壁にサイドウォールスペーサーを形成する工程と、
第1及び第2のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース/ドレイン領域を形成する工程を少なくともこの順で有し、
LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法が提供される。
【0015】
【発明の実施の形態】
本発明は、同一の半導体基板上に少なくとも二種類の異なる膜厚のゲート酸化膜を有する半導体装置の製造方法に関している。特に、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタの形成を所望する領域の半導体基板にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴の1つとしている。
【0016】
本発明によれば、ゲート酸化膜を選択的に増大させるに際し、図1(b)で示すような厚膜ゲート酸化膜11を除去するためのフォトレジスト工程及びエッチング工程を削除することできる。そのため、フォトレジストからゲート酸化膜に導入される汚染物質によるゲート酸化膜の信頼性劣化を防ぐことができる。
【0017】
しかも、ゲート電極形成後のLDD領域又はソース/ドレイン領域を設けるためのフォトレジスト工程を利用して、選択的にMOSトランジスタへフッ素注入することができる。そのため、従来技術において述べた、ゲート電極形成前のシリコン基板に選択的にフッ素注入をするために使用されるフォトレジストからなるマスクを形成及び除去するためのエッチング工程によるシリコン基板表面の荒れを防止できる。その結果、均一なゲート酸化膜を形成できる。
【0018】
以下、具体的に本発明を説明する。
【0019】
まず、半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極をこの順で形成する。
【0020】
なお、本発明において、薄いゲート酸化膜を有するトランジスタとしてはNMOS、PMOS又は両方が挙げられ、厚いゲート酸化膜を有するトランジスタとしてはNMOS、PMOS又は両方が挙げられる。
【0021】
本発明に使用できる半導体基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、シリコンゲルマニウム基板等が挙げられる。また、半導体基板は、n型又はp型の導電型を有していてもよい。更に、n型又はp型のウェルが形成されていてもよい。なお、n型を与える不純物としては、リン、砒素等が挙げられ、p型を与える不純物としてはホウ素等が挙げられる。
【0022】
次に、半導体基板上に形成される酸化膜としては、ゲート酸化膜として使用することができさえすれば特に限定されない。例えば、熱酸化法、CVD法等で形成されたシリコン酸化膜が挙げられる。酸化膜の膜厚は、薄いゲート酸化膜の厚さに対応する2.5〜5.0nmであることが好ましい。
【0023】
酸化膜上に形成される導電膜としては、特に限定されず、ゲート電極として使用することができさえすれば特に限定されない。例えば、シリコン膜、アルミニウムや銅等の金属膜、高融点金属(チタン、タングステン等)とシリコンとのシリサイド膜、シリコン膜とシリサイド膜が積層されたポリサイド膜等が挙げられる。導電膜の形成方法は、使用する材料に応じて適宜選択され、例えば、蒸着法、CVD法、スパッタ法等が挙げられる。導電膜の膜厚は、特に限定されないが、通常150〜350nmである。
【0024】
次に、上記酸化膜及び導電膜は、パターニングされて、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極と、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極になる。
【0025】
ここで、薄いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域と、厚いゲート酸化膜を有するトランジスタ形成用の半導体基板の領域との間には素子分離領域を備えていてもよい。素子分離領域としては、例えばLOCOS素子分離領域、トレンチ素子分離領域等が挙げられる。
【0026】
次に、第1及び第2のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のLDD領域が形成される。ここで、LDD領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のLDD領域を形成することが好ましい。
【0027】
次いで、第1及び第2のゲート電極の側壁にサイドウォールスペーサーを形成する。サイドウォールスペーサーとしては、特に限定されず、公知の材料からなるスペーサーを使用できる。具体的には、シリコン酸化膜、シリコン窒化膜、これら膜の積層体等が挙げられる。サイドウォールスペーサーの形成方法は、例えば、全面にサイドウォールスペーサー形成用の材料層を形成した後、エッチバックすることにより形成する方法が挙げられる。
【0028】
次に、第1及び第2のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース/ドレイン領域を形成する。ここで、ソース/ドレイン領域の導電型や不純物濃度をトランジスタ毎に異ならせることを望む場合、フォトレジストからなるマスクを使用して別々にイオン注入し、所望の不純物濃度のソース/ドレイン領域を形成することが好ましい。
【0029】
更に、本発明では、LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入する。フッ素又はその化合物としては、フッ素、フッ化ホウ素(BF2)等が挙げられる。ここで、LDD領域又はソース/ドレイン領域がp型の場合は、イオン注入種としてフッ化ホウ素を使用することで、LDD領域又はソース/ドレイン領域形成用のイオン注入と厚いゲート酸化膜形成用のイオン注入を兼ねることができる。
【0030】
更に、上記注入後、熱処理に付される。熱処理により第2の酸化膜の膜厚が増加し、厚いゲート酸化膜が形成される。この熱処理は、別個に行ってもよいが、半導体装置の製造工程中の他の熱処理を兼ねてもよい。他の熱処理としては、例えば、LDD領域又はソース/ドレイン領域形成用のイオン注入の後のアニール処理や、サイドウォールスペーサー形成時の熱処理等が挙げられる。厚いゲート酸化膜の膜厚は、薄いゲート酸化膜の膜厚の1.1〜3.5倍であることが好ましい。
【0031】
本発明によれば、ゲート酸化膜の膜厚を選択的に増大させるに際し、図1(b)で示すような厚膜ゲート酸化膜11の除去のためのフォトレジストからなるマスク21を使用したエッチング工程を削除することできる。そのため、フォトレジストから厚膜ゲート酸化膜11に導入される汚染物質による信頼性劣化を防ぐことができる。
【0032】
しかも、本発明では、ゲート電極形成後のLDD領域又はソース/ドレイン領域を設けるためのイオン注入時に選択的にゲート電極へフッ素注入される。そのため、従来技術において述べた、ゲート電極形成前に半導体基板に選択的にフッ素注入をするために使用されるフォトレジストの除去のためのエッチング工程による半導体基板表面の荒れを防止でき、均一な膜厚のゲート酸化膜を形成できる。
【0033】
【実施例】
実施例1
本発明の具体的な実施例について説明する。図3(a)〜図4(g)は、本発明の半導体装置の製造方法を示す工程断面図である。
【0034】
図3(a)で示すように、シリコン基板1を、薄膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、薄膜NMOS(A1)と表現する)と薄膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、薄膜PMOS(A2)と表現する)及び、厚膜厚のゲート酸化膜を有するnチャネルMOS形成領域(以下、厚膜NMOS(B1)と表現する)と厚い膜厚のゲート酸化膜を有するpチャネルMOS形成領域(以下、厚膜PMOS(B2)と表現する)に以下のように分離する。図中、Aは薄膜MOS形成領域、Bは厚膜MOS形成領域を意味する。
【0035】
まず、シリコン基板1の表面層に上記トランジスタを分離するためのフィールド酸化膜2を形成する。この後、リソグラフィ法により、薄膜NMOSと厚膜NMOS(A1、B1)を画定するため、以下の条件でボロンイオンを注入してPウェル3を形成する。
Pウエル注入条件
イオン種:エネルギー:ドーズ量を
B+イオン:250keV:1.0E13cm−2
B+イオン:120keV:3.8E12cm−2
B+イオン:60keV:4.6E12cm−2
で注入条件を変更して3回注入する。
【0036】
続いて、薄膜PMOSと厚膜PMOS(A2、B2)に対して、以下の条件でリンイオンを注入してNウェル4を形成する。
Nウエル注入条件
イオン種:エネルギー:ドーズ量を
P+イオン:600keV:8.0E12cm−2
P+イオン:300keV:9.0E12cm−2
P+イオン:120keV:2.8E12cm−2
で注入条件を変更して3回注入する。
【0037】
次に、MOSトランジスタのしきい値電圧を調整するための不純物イオンを注入する(例えば、リンイオンを1.0E12〜1.0E13cm−2程度)。この後、熱酸化により例えば30〜50Å程度の薄膜厚のゲート酸化膜112をMOSトランジスタが形成される領域に形成する。通常は39Å程度の膜厚を使用している。
【0038】
次に、図3(b)に示すように、公知の方法に従って、ポリシリコン層を形成し、フォトリソグラフィー法により、ゲート電極5を形状する。
【0039】
次に、薄膜NMOS(A1)にLDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク22を形成し、N型不純物のイオン注入(例えば、ヒ素イオンのドーズ量が1.0E13〜1.0E14cm−2程度)し、LDD領域113を形成する(図3(c))。
【0040】
次いで、薄膜PMOS(B1)にLDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク23を形成し、P型不純物のイオン注入(例えば、ボロンイオンのドーズ量が1.0E14〜1.0E15cm−2程度)して、LDD領域114を形成する(図3(d))。
【0041】
次いで、図4(e)に示すように、厚膜NMOS(A2)にLDD構造を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク24を形成し、N型不純物のリンイオンを1.0E13〜1.0E14cm−2程度のドーズ量でイオン注入してLDD領域115を形成する。
【0042】
その後、マスク24をそのままにして、フッ素のイオン注入31を行う。
フッ素のイオン注入条件は、エネルギーが15〜40KeV程度、ドーズ量は2E15〜2E16cm−2程度とした。なお、厚いゲート酸化膜を形成するために、ゲート電極中のフッ素濃度が、8.0×1019cm−3以上となるイオン注入条件が好ましい。
【0043】
注入されたフッ素はマスク24で覆われたMOSトランジスタには到達せず、厚膜NMOSのみに注入される。
【0044】
次いで図4(f)に示すように、厚膜PMOS(B2)にイオン注入して、LDD領域を形成するため、フォトリソグラフィー法によりレジストをパターニングしてマスク25を形成し、P型不純物のイオン注入、例えばBF2+イオンを 20keV、4.0E13cm−2を注入して、LDD領域116を形成する。
【0045】
その後、マスク25を介して、フッ素のイオン注入32を行う。フッ素注入時のドーズ量と加速エネルギーは必要なゲート酸化膜厚により決定される。注入されたフッ素はマスク25で覆われたMOSトランジスタには到達せず、厚膜PMOSのみに注入される。
【0046】
以上の様に、厚膜NMOS(A2)と厚膜PMOS(B2)のゲート電極5のみに選択的に注入されたフッ素は、この後に続くサイドウォールスペーサー形成工程の熱処理やソース/ドレイン領域(117、118)形成工程の熱処理の間に、ゲート電極中を拡散し、ゲート酸化膜112に到達する。到達したフッ素は、ゲート酸化膜112を厚くする。例えば、ソース/ドレイン領域(117、118)形成工程の熱処理は、通常、RTA等で行い、この条件としては、例えば950〜1100℃で5〜30秒間程度である。
【0047】
ゲート酸化膜112の膜厚は、イオン注入条件(例えば、イオンドーズ量および加速エネルギー)に比例して増大する。例えば、注入エネルギーが15〜45Kevで、ドーズ量2E15〜2E16/cm2の場合、0.3〜3.3nm程度ゲート酸化膜の膜厚を増加させることが可能である。本実施例では、最終的に4.2〜7.2nmの厚膜のゲート酸化膜が得られた。
【0048】
上記工程を経ることで、図4(g)に示すように薄膜NMOS(A1)と薄膜PMOS(A2)と厚膜NMOS(B1)と厚膜PMOS(B2)のゲート酸化膜の膜厚が、それぞれ異なる半導体装置を形成することができる。図中8は、薄膜ゲート酸化膜、9及び10は厚膜ゲート酸化膜を意味する。
【0049】
本発明の製造方法によれば、従来の酸化工程を二段階行う方法で問題となる1回目のゲート酸化膜を選択的にエッチングする際に使用されるフォトレジストから導入される汚染物質によりゲート酸化膜の信頼性の低下を防ぐことができる。
【0050】
また、従来例のゲート電極形成前のシリコン基板に、選択的にフッ素注入をするために使用されるフォトレジストを除去するためのエッチング工程による、シリコン基板1表面の荒れを防止でき、均一なゲート酸化膜が形成できる。
【0051】
これにより、例えばロジック系デバイスにおいて中核となるトランジスタのゲート酸化膜と周辺回路として使われるトランジスタのゲート酸化膜の膜厚を選択的に、かつ均一に形成することができる。更に、NMOSトランジスタとPMOSトランジスタのゲート酸化膜を必要な能力(例えば、ゲートリーク電流など)に応じて選択的に厚くできる。
【0052】
実施例2
図4(f)におけるフッ素のイオン注入を、ソース/ドレイン領域のイオン注入をBF2を用いたイオン注入として、兼用すること以外は、実施例1と同様にしても実施例1と同様の半導体装置を製造することができる。つまり、ソース/ドレイン領域形成用のBF2ガスは、ゲート電極にも注入可能である。
【0053】
実施例3
図4(e)及び(f)におけるフッ素のイオン注入を、ソース/ドレイン領域のイオン注入後に行うこと以外は、実施例1と同様にしても実施例1と同様の半導体装置を製造することができる。
【0054】
【発明の効果】
本発明によれば、ゲート電極形成後のLDD領域又はソース/ドレイン領域形成時に所望のMOSトランジスタに異なる注入条件でフッ素又はその化合物をイオン注入することで、同一基板上に少なくとも二つの膜厚の異なるゲート酸化膜を形成することができる。そのため半導体基板表面の荒れ防止ができ、フォトレジストからの汚染によるゲート酸化膜の信頼性の低下が防止でき、均一でかつ均質なゲート酸化膜を得ることができる。
【図面の簡単な説明】
【図1】従来の半導体装置の製造方法を示す工程断面図である。
【図2】従来の半導体装置の製造方法を示す工程断面図である。
【図3】本発明の半導体装置の製造方法を示す工程断面図である。
【図4】本発明の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
1 シリコン基板
2 フィールド酸化膜又は素子分離領域
3 Pウェル
4 Nウェル
5 ゲート電極
8、12 薄膜ゲート酸化膜
9、10、11 厚膜ゲート酸化膜
13、14、15、16 LDD領域
17、18 ソース/ドレイン領域
21、22、23、24、25 マスク
30、31、32 フッ素のイオン注入
112 ゲート酸化膜
113、114、115、116 LDD領域
117、118 ソース/ドレイン領域
A1 薄膜NMOS
A2 薄膜PMOS
B1 厚膜NMOS
B2 厚膜PMOS
A 薄膜MOS形成領域
B 厚膜MOS形成領域
Claims (5)
- 半導体基板上に形成された酸化膜とその上の導電膜とをパターニングすることで、薄いゲート酸化膜を有するトランジスタ形成用の第1の酸化膜と第1のゲート電極、及び厚いゲート酸化膜を有するトランジスタ形成用の第2の酸化膜と第2のゲート電極をこの順で形成する工程と、
第1及び第2のゲート電極をマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のLDD領域を形成する工程と、
第1及び第2のゲート電極の側壁にサイドウォールスペーサーを形成する工程と、
第1及び第2のゲート電極とサイドウォールスペーサーとをマスクとして、同時又は別々に半導体基板にイオン注入することで薄いゲート酸化膜を有するトランジスタ形成用及び厚いゲート酸化膜を有するトランジスタ形成用のソース/ドレイン領域を形成する工程を少なくともこの順で有し、
LDD領域又はソース/ドレイン領域形成時に、厚いゲート酸化膜を有するトランジスタを形成する領域のゲート電極にフッ素又はその化合物をイオン注入し、注入後に熱処理することにより第2の酸化膜の膜厚を増加させることで、薄いゲート酸化膜を有するトランジスタ及び厚いゲート酸化膜を有するトランジスタを形成すること特徴とする半導体装置の製造方法。 - 前記薄いゲート酸化膜と厚いゲート酸化膜が、1回の形成でかつ剥離せずに形成された酸化膜から形成される請求項1に記載の半導体装置の製造方法。
- 前記薄いゲート酸化膜を有するトランジスタと厚いゲート酸化膜を有するトランジスタが、それぞれ、NチャンネルトランジスタとPチャンネルトランジスタの両方を含む請求項1又は2に記載の半導体装置の製造方法。
- 厚いゲート酸化膜を有するトランジスタが、Pチャンネルトランジスタであり、Pチャンネルトランジスタ形成時のフッ素化合物のイオン注入が、BF2+のイオン注入である請求項1に記載の半導体装置の製造方法。
- 熱処理が、サイドウォールスペーサー又はソース/ドレイン領域の形成時の熱処理である請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
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