KR20030091284A - 트렌치 소자 분리 방법 - Google Patents

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최시영
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Abstract

트렌치 소자분리방법을 제공한다. 이 방법은 반도체 기판의 소정영역을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계를 포함한다. 트렌치 내부를 채우는 트렌치 소자분리막을 형성하고, 활성영역을 식각한다. 활성영역은 적어도 활성영역과 인접한 트랜치 소자분리막의 가장자리의 최저면까지 식각한다. 이로 인하여, 트렌치 소자분리막의 가장자리에 형성되던 덴트를 방지할 수 있다. 그 결과, 덴트로 인한 트랜지스터의 험프(hump) 현상 및 역 협폭 효과(inverse narrow width effect)를 방지하여 누설전류를 억제할 수 있다.

Description

트렌치 소자 분리 방법{Trench isolation method}
반도체 소자의 제조방법에 관한 것으로, 특히 트렌치 소자 분리 방법에 관한 것이다.
통상적으로, 반도체 기판 상에 배치되는 트랜지스터와 같은 소자들은 소자분리막에 의해 격리된다. 소자분리막은 활성영역을 한정하여, 이웃하는 활성영역간의 전기적 통전을 방지한다.
최근, 반도체 소자의 집적도가 증가함에 따라, 소자분리막이 차지하는 면적을 줄이기 위해 새로운 소자 분리 방법에 대하여 많은 연구가 진행되고 있다.
현재, 널리 사용되고 있는 소자 분리 방법은 반도체 기판의 소정영역을 식각하여 트렌치를 형성한 다음, 상기 트렌치을 절연막으로 채우는 트렌치 소자 분리 방법이다. 상기 트렌치는 얕고 좁게 형성할 수 있어, 소자분리막의 면적을 축소시키는데 큰 효과를 갖는다.
도 1 및 도 2는 종래의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 패드 산화막(2) 및 하드마스크막(3)을 차례로 적층한다. 상기 하드마스크막(3) 및 패드 산화막(2)을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시킨다. 상기 노출된 반도체 기판(1)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(4)를 형성한다. 상기 트렌치(4) 측벽과 바닥에 측벽 산화막(5)을 형성시킨다. 상기 측벽 산화막(5)을 갖는 반도체 기판(1) 전면에 라이너막(6)을 형성한다. 상기 라이너막(6) 상에 상기 트렌치(4) 내부를 채우는 소자분리 절연막(7)을 증착한다.
도 2를 참조하면, 상기 소자분리 절연막(7)을 상기 라이너막(6)이 노출될때까지 평탄화시킨다. 그 후, 상기 노출된 라이너막(6) 및 상기 하드마스크막(3)을 식각하고, 상기 버퍼산화막(2)을 식각하여 소자분리막(7a) 및 라이너(6a)를 형성시킨다. 상기 소자 분리막(7a), 상기 라이너(6a) 및 상기 측벽 산화막(5)은 트렌치 소자분리막(8)을 구성한다. 이때, 상기 트렌치 소자 분리막(8)의 상부면 가장자리에 덴트(10, dent)가 발생할 수 있다.
상기 덴트(10)가 발생되는 이유는 상기 노출된 라이너막(6) 및 상기 하드마스크막(3)을 식각할 시, 상기 소자분리막(7a)의 상부면 가장자리와 인접한 상기 라이너(6a)의 일부가 리세스(recess)되는 것에서 기인한다. 이에 더하여, 상기 버퍼 산화막(2) 식각시, 상기 소자분리막(7a) 및 상기 측벽 산화막(5)이 리세스되는 것, 또한, 상기 덴트(10) 형성에 영향을 준다.
상기 덴트(10)를 갖는 트렌치 소자분리막(8) 상부를 가로지르는 게이트 전극에 의해 형성된 트랜지스터는 험프(hump) 현상 및 역 협폭 효과(inverse narrow width effect)가 발생할 수 있다.
상기 험프(hump) 현상은 상기 트랜지스터가 두번 턴-온 되는 현상을 말한다.상기 역 협폭 효과는 상기 덴트(10)로 인하여 상기 트랜지스터의 폭이 좁아지게 되어 발생한다. 상기 역 협폭 효과란 고집적화에 의해 작은 폭을 갖는 트랜지스터가 그 것의 폭이 더 작아질수록 트랜지스터의 문턱전압이 감소하는 현상을 말한다.
상기 험프 현상 및 상기 역 협폭 효과로 인하여 누설전류가 발생할 수 있다. 이로 인하여, 한개의 트랜지스터와 한개의 케패시터로 구성된 디렘 셀의 경우, 리플레쉬(refresh)의 주기가 빨라지게 되어 소비 전력의 증가를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 소자 분리막 제조시 발생하는 덴트를 방지하는 트렌치 소자 분리 방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 9는 종래기술 및 본 발명의 실시예를 적용하여 형성된 트랜지스터들의 문턱전압에 대한 축적 분포율을 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 변형예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 해결하기 위하여 본 발명은 신규한 트렌치 소자 분리 방법을 제공한다. 이 방법은 반도체 기판의 소정영역을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치 내부를 채우는 트렌치 소자분리막을 형성한 후, 상기 활성영역을 식각하는 단계를 포함한다. 상기 활성영역은 적어도 상기 활성영역과 인접한 상기 트랜치 소자분리막의 가장자리의 최저표면까지 식각한다.
구체적으로, 상기 활성영역은 열적 염소 식각(thermal Cl2etch)으로 형성할 수 있다. 상기 열적 염소 식각이란 염소를 식각 매개체로 하고, 열에너지를 이용하여 상기 활성영역을 식각하는 방법으로, 상기 활성영역의 표면에 격자 손상없이 상기 활성영역을 식각할 수 있다.
본 발명의 일 실시예에 따르면, 상기 활성영역을 상기 트랜치 소자분리막의 가장자리의 최저표면과 동일한 높이가 되도록 식각하는 것이 바람직하다.
이에 더하여, 본 발명의 변형예에서는, 상기 활성영역을 상기 트랜치 소자분리막의 최저표면보다 낮도록 식각한 후에, 상기 식각된 활성영역 상에 에피택시얼층(epitaxial layer)을 형성한다. 이때, 상기 에피택시얼층은 상기 트렌치 소자분리막의 최저표면과 일치하도록 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(101) 상에 버퍼절연막(102) 및 하드마스크막(103)을 차례로 적층한다. 상기 하드마스크막(103) 및 상기 버퍼절연막(102)을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시킨다. 상기 버퍼절연막(102)은 열산화막으로 형성하는 것이 바람직하다. 상기 하드마스크막(103)은 상기 반도체기판(101)과 식각 선택비를 갖는 물질막, 예컨대, 실리콘질화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 노출된 반도체기판(101)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(104)를 형성한다. 상기 트렌치(104) 내부 측벽 및 바닥에 측벽절연막(105)을 형성할 수 있다. 상기 측벽절연막(105)은 상기 트렌치(104) 형성시, 식각공정에 의한 격자 손상을 치유하기 위한 것으로, 열산화막으로 형성하는 것이 바람직하다. 상기 측벽절연막(105)을 갖는 반도체기판 전면에 콘포말하게 라이너막(106)을 형성한다. 상기 라이너막(106) 상에 상기 트렌치(104) 내부를 채우는 소자분리 절연막(107)을 형성한다. 상기 라이너막(106)은 상기 소자분리 절연막(107)과 상기 반도체기판(101) 사이에 열팽창계수 차이로 인한 장력 스트레스를 완화 하기 위한 절연막으로, 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 소자분리 절연막(107)은 고밀도 플라즈마(high density palsma) 산화막 또는 고온 산화막으로 형성할 수 있다.
도 5를 참조하면, 상기 소자분리 절연막(107)을 상기 라이너막(106)이 노출될때까지 평탄화시키어 소자분리막(107a)을 형성한다. 상기 노출된 라이너막(106) 및 하드마스크막(103)을 식각하여 라이너(106a)를 형성한다. 상기 소자분리막(107a), 상기 라이너(106a) 및 상기 측벽절연막(105)은 트렌치 소자분리막(150)을 구성한다. 상기 라이너막(106) 및 하드마스크막(103)은 습식식각으로 식각하는 것이 바람직하다. 그 후, 상기 버퍼절연막(102)을 식각한다. 상기 버퍼절연막(102)은 습식식각으로 식각하는 것이 바람직하다. 이때, 상기 라이너막(106), 하드마스크막(103) 및 버퍼절연막(102)을 식각하는 과정에서 상기 트렌치 소자분리막(150)의 상부 가장자리에 덴트(k, dent)가 발생할 수 있다. 상기 덴트(k)는 상기 활성영역의 표면으로 부터 상기 덴트(k)의 최저점까지 소정의 깊이(t)를 갖는다.
도 6을 참조하면, 상기 덴트(k)를 갖는 반도체기판(101)의 전면에 열적 염소 식각(thermal Cl2etch)을 진행하여, 상기 활성영역을 적어도 상기 덴트(k)의 깊이(t)로 식각한다. 즉, 상기 활성영역을 적어도 상기 트렌치 소자분리막의 가장자리의 최저면의 깊이로 식각한다. 이로 인하여, 상기 활성영역과 상기 덴트(k)의 최저표면이 같은 높이를 갖게 됨으로 후속공정에서 형성되는 트랜지스터의 험프현상 및 역 협폭 효과를 방지 할 수 있다. 이때, 상기 측벽절연막(105)이 돌출된 돌출부(m)가 형성될 수 있다.
상기 열적 염소 식각이란 염소(Cl2)를 식각매체로 하여 실리콘(Si)만을 선택적으로 식각하는 방법이다. 상기 열적 염소 식각은 높은 온도에 의해 진행된다. 예를 들면, 450℃ 내지 1100℃의 온도를 사용할 수 있다. 상기 염소가 높은 온도에 의해 상기 활성영역 표면의 실리콘(Si)과 결합하여 염화실리콘(SiCl2)을 생성하고, 상기 염화실리콘(SiCl2)은 기체 상태로 배출된다. 이로 인하여, 상기 활성영역은 격자의 물리적 손상없이 식각될 수 있다.
도 7을 참조하면, 상기 식각된 활성영역 표면에 이온주입 버퍼막(108)을 형성하고, 상기 이온 주입 버퍼막(108)을 갖는 반도체 기판(101)에 불순물 이온을 주입(I)한다. 상기 불순물 이온 주입(I) 공정으로 n 타입 웰(Well) 또는 p 타입 웰을 형성할 수 있다. 이에 더하여, 트랜지스터의 문턱전압을 조절하는 문턱전압 이온주입을 진행할 수 있다. 상기 이온주입 버퍼막(108)은 열산화막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 이온주입 버퍼막(108)을 식각하여 상기 활성영역을 노출시킨다. 상기 이온주입 버퍼막(108)은 습식식각으로 식각하는 것이 바람직하다. 이때, 상기 돌출부(m)도 같이 식각 된다.
상기 노출된 활성영역 상에 게이트절연막(110)을 형성하고, 상기 게이트 절연막 상에 게이트전극(120)을 형성한다. 상기 게이트 전극(120)은 상기 게이트 절연막(110) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 패터닝하여 형성한다. 상기 게이트 전극(120) 양측의 활성영역에 불순물 이온을 주입하여 불순물 확산층을 형성한다.(미도시함) 상기 불순물확산층은 소오스/드레인 영역에 해당한다. 상기 게이트 전극(120), 상기 게이트절연막(110), 불순물확산층 및 상기 반도체기판(101)의 활성영역은 트랜지스터를 형성한다.
도 9는 종래기술 및 본 발명의 실시예를 적용하여 형성된 트랜지스터들의 문턱전압에 대한 축적분포율을 보여주는 그래프이다. 그래프의 x축은 트랜지스터의 문턱전압을 나타내고, 그래프의 y축은 트랜지스터들의 문턱전압의 분포율를 나타낸다.
도 9를 참조하면, 선A는 종래의 덴트(dent)를 갖는 트랜지스터들의 문턱전압을 나타내고, 선B는 본발명의 실시예에 의해 형성되되, 활성영역을 식각하는 깊이를 상기 덴트의 깊이보다 적게 식각한 트랜지스터들의 문턱전압을 나타낸다. 선C는 본 발명의 실시예에 의해 형성되되, 상기 활성영역을 상기 덴트의 깊이와 동일한 깊이로 식각된 트랜지스터들의 문턱전압을 나타낸 것이다.
도시한 바와 같이, 선B 및 선C의 문턱전압은 선A의 문턱전압보다 높게 나타나고, 선C의 문턱전압은 선B의 문턱전압에 대하여 높게 나타난다. 즉, 본 발명의 실시예를 적용하여 형성된 트랜지스터는 상기 덴트에 의해 발생되는 역협폭 효과(inverse narrow width effect)가 개선되었음을 알 수 있다. 이로 인하여, 험프(hump)현상 역시 개선되었음을 추정할 수 있다. 그 결과, 상기 역협폭 효과 및 험프 현상으로 인해 발생하던 누설전류를 방지 할 수 있다.
도 10 내지 도 12는 본 발명의 변형예에 따른 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.
본 발명의 변형예에 따른 트렌치 소자 분리방법은 상술한 실시예에 따른 트렌치 소자 분리방법과 유사하다. 변형예와 실시예의 차이점은 변형예에서 트랜지스터의 채널이 형성되는 활성영역을 에피택시얼층으로 형성하는 것이다.
변형예에 따른 트랜치 소자 분리방법은 도 3내지 도 5에서 기술한 실시예에의 방법과 동일한 방법으로 진행한다. 중복을 피하기 위해, 도 3내지 도 5에서 기술한 방법을 생략한다.
도 10을 참조하면, 적어도 덴트(k)의 깊이로 식각된 상기 활성영역을 특정한 깊이(t')로 더 식각한다. 이때, 상기 특정한 깊이로 더 식각된 활성영역은 열적 염소 식각(thermal Cl2etch)으로 식각한다. 상기 특정한 깊이(t')는 후속에 진행할 에피택시얼층의 두께로 설정한다. 이때, 상기 측벽절연막(105)이 돌출된 돌출부(m)가 형성될 수 있다.
상기 열적 염소 식각이란 염소(Cl2)를 식각매체로 하여 실리콘(Si)만을 선택적으로 식각하는 방법이다. 상기 열적 염소 식각은 높은 온도에 의해 진행된다. 예를 들면, 450℃에서 1100℃까지의 온도를 사용할 수 있다. 상기 염소가 높은 온도에 의해 상기 활성영역 표면의 실리콘(Si)과 결합하여 염화실리콘(SiCl2)을 생성하고, 상기 염화실리콘(SiCl2)은 기체 상태로 배출된다. 이로 인하여, 상기 활성영역은 격자의 물리적 손상없이 식각될 수 있다.
도 11 및 도 12을 참조하면, 상기 식각된 활성영역 표면에 이온주입 버퍼막(108)을 형성하고, 상기 이온 주입 버퍼막(108)을 갖는 반도체 기판(101)에 불순물 이온을 주입(I)한다. 상기 불순물 이온을 주입(I)하여 n 타입 웰(Well) 또는 p 타입 웰을 형성할 수 있다. 이에 더하여, 트랜지스터의 문턱전압을 조절하는 문턱전압 이온주입을 진행할 수 있다. 상기 이온주입 버퍼막(108)은 열산화막으로 형성하는 것이 바람직하다.
상기 이온주입 버퍼막(108)을 식각하여 상기 활성영역을 노출시킨다. 상기 이온주입 버퍼막(108)은 습식식각으로 식각하는 것이 바람직하다. 이때, 상기 돌출부(m)도 같이 식각 된다.
상기 노출된 활성영역 상에 에피택시얼층(109, epitaxial layer)을 형성한다. 상기 에피택시얼층(109)은 상기 활성영역과 같은 결정구조를 갖는 단결정 실리콘막으로 형성하는 것이 바람직하다. 상기 에피택시얼층(109)의 두께는 적어도 상기 덴트(k)의 최저면과 동일한 높이까지 형성하는 것이 바람직하다. 이로 인하여, 상기 활성영역과 상기 덴트(k)의 최저 표면이 같은 높이를 갖게 됨으로 후속공정에서 형성되는 트랜지스터의 험프현상 및 역 협폭 효과를 방지 할 수 있다.
이와는 달리, 상기 활성영역을 상기 덴트(k)의 최저표면 보다 낮은 식각한 후, 상기 식각된 활성영역 상에 상기 에피택시얼층(109)을 먼저 형성할 수 있다.상기 에피택시얼층(109)을 형성한 후, 상기 이온 주입 버퍼막(108)을 형성하고, 상기 이온 주입 버퍼막(108)을 갖는 반도체 기판(101)에 불순물 이온을 주입(I)을 진행한다. 상기 불순물 이온을 주입(I)함으로써, n 타입 웰(Well) 또는 p 타입 웰을 형성할 수 있다. 이에 더하여, 트랜지스터의 문턱전압을 조절하는 문턱전압 이온주입을 진행할 수 있다.
상기 에피택시얼층(109) 상에 게이트절연막(110)을 형성하고, 상기 게이트 절연막 상에 게이트전극(120)을 형성한다. 상기 게이트 전극(120)은 상기 게이트 절연막(110) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 패터닝하여 형성된다. 상기 게이트 전극(120) 양측의 활성영역에 불순물 이온을 주입하여 불순물 확산층을 형성한다.(미도시함) 상기 불순물확산층은 소오스/드레인 영역에 해당한다. 상기 게이트 전극(120), 상기 게이트절연막(110), 불순물확산층 및 상기 반도체기판(101)의 활성영역은 트랜지스터를 형성한다.
상술한 바와 같이 본 발명에 따르면, 활성영역을 한정하고, 상부 가장자리에 덴트(dent)를 갖는 트렌치 소자분리막을 형성한 후, 상기 활성영역을 적어도 상기 덴트의 최저면까지 식각한다. 이때, 상기 활성영역은 열적 염소 식각으로 식각한다. 이로 인하여, 상기 활성영역은 물리적 손상을 입지 않고, 상기 덴트를 방지 할수 있다. 그 결과, 상기 덴트로 발생하던 트랜지스터의 험프 현상 및 역 협폭 효과를 방지하여 누설전류를 억제할 수 있다.

Claims (11)

  1. 반도체 기판의 소정영역을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우는 트렌치 소자분리막을 형성하는 단계; 및
    상기 활성영역을 식각하는 단계를 포함하되, 적어도 상기 활성영역과 인접한 상기 트랜치 소자분리막의 가장자리의 최저면까지 식각하는 것을 특징으로 하는 트렌치 소자 분리방법.
  2. 제 1 항에 있어서,
    상기 트렌치 및 상기 트렌치 소자분리막을 형성하는 단계는,
    반도체기판 상에 버퍼절연막 및 하드마스크막을 형성하는 단계;
    상기 버퍼절연막 및 하드마스크막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 단계;
    상기 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내부 측벽 및 바닥에 측벽 절연막을 형성하는 단계;
    상기 측벽 절연막을 갖는 반도체기판 전면에 콘포말하게 라이너막을 형성하는 단계;
    상기 라이너막 상에 상기 트렌치 내부를 채우는 소자분리절연막을 형성하는단계;
    상기 소자분리절연막을 상기 라이너막이 노출될때까지 평탄화하여 소자분리막을 형성하는 단계; 및
    상가 라이너막, 상기 하드마스크막 및 버퍼절연막을 상기 반도체기판이 노출될때까지 식각하여 라이너를 형성하는 단계를 포함하되, 상기 측벽절연막, 상기 소자분리막 및 상기 라이너는 상기 트렌치 소자분리막을 구성하는 것을 특징으로 하는 트렌치 소자 분리방법.
  3. 제 1 항에 있어서,
    상기 활성영역은 열적 염소 식각(Thermal Cl2etch)으로 식각하는 것을 특징으로 하는 트렌치 소자 분리방법.
  4. 제 3 항에 있어서,
    상기 열적 염소 식각은 염소를 식각매체로 사용하는 것을 특징으로 하는 트렌치 소자분리방법.
  5. 제 3 항에 있어서,
    상기 열적 염소 식각은 450℃ 내지 1100℃의 온도에서 진행하는 것을 특징으로 하는 트렌치 소자분리방법.
  6. 제 1 항에 있어서,
    상기 활성영역을 식각하는 단계 후에,
    상기 활성영역 상에 이온주입 버퍼막을 형성하는 단계;
    상기 이온주입 버퍼막을 갖는 반도체기판에 불순물이온들을 주입하는 단계;
    상기 이온주입 버퍼막을 식각하여 활성영역을 노출시키는 단계; 및
    상기 노출된 활성영역 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계를 더 포함하는 트렌치 소자 분리방법.
  7. 제 1 항에 있어서,
    상기 활성영역을 식각한 후에,
    상기 식각된 활성영역을 특정한 깊이로 더 식각하는 단계; 및
    상기 특정한 깊이로 더 식각된 활성영역 상에 에피택시얼 층을 형성하는 단계를 더 포함하되, 상기 특정한 깊이는 상기 에피택시얼 층의 두께인 것을 특징으로 하는 트렌치 소자 분리방법.
  8. 제 7 항에 있어서,
    상기 특정한 깊이로 더 식각된 활성영역은 열적 염소 시각으로 식각하는 것을 특징으로 하는 트렌치 소자분리방법.
  9. 제 7 항에 있어서,
    상기 에피택시얼층을 형성하기 전에,
    상기 식각된 활성영역 상에 이온 주입 버퍼막을 형성하는 단계;
    상기 이온주입 버퍼막을 갖는 반도체기판에 불순물 이온들을 주입하는 단계; 및
    상기 이온 주입 버퍼막을 식각하는 단계를 더 포함하는 것을 특징으로 트렌치 소자 분리방법.
  10. 제 7 항에 있어서,
    상기 에피택시얼층을 형성한 후에,
    상기 에피택시얼층 상에 이온 주입 버퍼막을 형성하는 단계;
    상기 이온주입 버퍼막을 갖는 반도체기판에 불순물 이온들을 주입하는 단계; 및
    상기 이온 주입 버퍼막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리방법.
  11. 제 7 항에 있어서,
    상기 에피택시얼층을 형성한 후에,
    상기 에피택시얼층 상에 게이트절연막 및 게이트 전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자 분리방법.
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