JPH05114610A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH05114610A JPH05114610A JP23763391A JP23763391A JPH05114610A JP H05114610 A JPH05114610 A JP H05114610A JP 23763391 A JP23763391 A JP 23763391A JP 23763391 A JP23763391 A JP 23763391A JP H05114610 A JPH05114610 A JP H05114610A
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Abstract
(57)【要約】
【目的】 本発明は、薄膜トランジスタ及びその製造方
法に関し、構造及び製造工程に簡単な改変を加えること
で、活性層を薄くしても、アモルファス・シリコン中に
於けるＨやＬｉの脱離が生じないように、また、素子特
性の再現性や経時安定性が低下しないようにすることを
目的とする。 【構成】 ゲート電極２が形成された基板１上にゲート
絶縁膜３及び活性層４及び保護膜５を順に形成し、活性
層４に生成されるチャネル領域４Ａに対応する保護膜５
上にレジスト膜を形成し、不純物イオンを注入して活性
層４にソース領域７及びドレイン領域８を形成し、レジ
スト膜を除去し且つ保護膜５を残した状態で不純物の活
性化並びに結晶性回復の為の熱処理を行い、チャネル領
域４Ａとソース領域７及びドレイン領域８の一部を覆う
保護膜５を残してからゲート電極と重ならない金属のソ
ース電極９及びドレイン電極１０を形成する。
法に関し、構造及び製造工程に簡単な改変を加えること
で、活性層を薄くしても、アモルファス・シリコン中に
於けるＨやＬｉの脱離が生じないように、また、素子特
性の再現性や経時安定性が低下しないようにすることを
目的とする。 【構成】 ゲート電極２が形成された基板１上にゲート
絶縁膜３及び活性層４及び保護膜５を順に形成し、活性
層４に生成されるチャネル領域４Ａに対応する保護膜５
上にレジスト膜を形成し、不純物イオンを注入して活性
層４にソース領域７及びドレイン領域８を形成し、レジ
スト膜を除去し且つ保護膜５を残した状態で不純物の活
性化並びに結晶性回復の為の熱処理を行い、チャネル領
域４Ａとソース領域７及びドレイン領域８の一部を覆う
保護膜５を残してからゲート電極と重ならない金属のソ
ース電極９及びドレイン電極１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶を駆動する逆スタ
ガ型ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏ
ｒ）のような薄膜トランジスタ及びそれを製造するのに
好適な方法に関する。
ガ型ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏ
ｒ）のような薄膜トランジスタ及びそれを製造するのに
好適な方法に関する。
【０００２】一般に、ＴＦＴは、ＭＩＭ（ｍｅｔａｌ−
ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）ダイオードと比較す
ると、構造並びに製法が若干複雑にはなるが、その電気
的性能（オン・オフ電流比）は遙に優っていることか
ら、現在、広く用いられているところであるが、より良
好な液晶ディスプレイを実現する為には、その性能を更
に向上させる必要がある。
ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）ダイオードと比較す
ると、構造並びに製法が若干複雑にはなるが、その電気
的性能（オン・オフ電流比）は遙に優っていることか
ら、現在、広く用いられているところであるが、より良
好な液晶ディスプレイを実現する為には、その性能を更
に向上させる必要がある。
【０００３】ところで、その性能を向上させるには、如
何なる構成をとれば良いか判っていても、そのようにし
た場合、新たに解決しなければならない別の問題が現れ
ることはしばしば経験されるところであり、本発明では
活性層を薄くした構成を採った場合に現れる種々な問題
について解決を図っている。
何なる構成をとれば良いか判っていても、そのようにし
た場合、新たに解決しなければならない別の問題が現れ
ることはしばしば経験されるところであり、本発明では
活性層を薄くした構成を採った場合に現れる種々な問題
について解決を図っている。
【０００４】
【従来の技術】一般に、液晶を駆動する逆スタガ型ＴＦ
Ｔに於いては、オフ抵抗を高くするため、そして、迷光
によってオフ抵抗が低下するのを抑止するため、アモル
ファス・シリコンを材料とする活性層を例えば〜２５０
〔Å〕と極めて薄く形成することが行われている。尚、
活性層が薄ければオフ抵抗は高くなり、また、光の回り
込みは抑えられる。
Ｔに於いては、オフ抵抗を高くするため、そして、迷光
によってオフ抵抗が低下するのを抑止するため、アモル
ファス・シリコンを材料とする活性層を例えば〜２５０
〔Å〕と極めて薄く形成することが行われている。尚、
活性層が薄ければオフ抵抗は高くなり、また、光の回り
込みは抑えられる。
【０００５】
【発明が解決しようとする課題】前記従来の技術で説明
したように、活性層を薄くした場合、（１） 後の加熱
工程に於いて、真性アモルファス・シリコン中に於ける
Ｈの脱離が起こり易くなり、真性アモルファス・シリコ
ンの抵抗率が低くなってしまうこと、（２） 真性アモ
ルファス・シリコンの電気的特性が水分の吸着や不純物
原子の付着に極めて敏感になり、素子特性の再現性や経
時安定性が低下すること、などの問題を生ずる。
したように、活性層を薄くした場合、（１） 後の加熱
工程に於いて、真性アモルファス・シリコン中に於ける
Ｈの脱離が起こり易くなり、真性アモルファス・シリコ
ンの抵抗率が低くなってしまうこと、（２） 真性アモ
ルファス・シリコンの電気的特性が水分の吸着や不純物
原子の付着に極めて敏感になり、素子特性の再現性や経
時安定性が低下すること、などの問題を生ずる。
【０００６】本発明は、ＴＦＴの構造と製造工程に簡単
な改変を加えることで、活性層を薄くしても、真性アモ
ルファス・シリコン中に於けるＨの脱離が生じないよう
に、また、素子特性の再現性や経時安定性が低下しない
ようにする。
な改変を加えることで、活性層を薄くしても、真性アモ
ルファス・シリコン中に於けるＨの脱離が生じないよう
に、また、素子特性の再現性や経時安定性が低下しない
ようにする。
【０００７】
【課題を解決するための手段】本発明に依る薄膜トラン
ジスタの製造方法に於いては、（１）基板（例えばガラ
ス基板１）上に形成されたゲート電極（例えばゲート電
極２）及びそのゲート電極を覆って形成されたゲート絶
縁膜（例えばゲート絶縁膜３）及びそのゲート絶縁膜上
に形成された真性アモルファス・シリコンからなる活性
層（例えば活性層４）と、前記真性アモルファス・シリ
コンからなる活性層に於ける前記ゲート電極上方の部分
に生成されたチャネル領域（例えばチャネル領域４Ａ）
を介し同活性層内に相対向して形成されたソース領域
（例えばｎ+ −ソース領域７）及びドレイン領域（例え
ばｎ+ −ドレイン領域８）と、前記チャネル領域上を覆
い且つ前記ソース領域及び前記ドレイン領域の一部にま
で張り出した部分をもつ絶縁物質からなる保護膜（例え
ばＳｉＮx からなる保護膜５）と、前記ソース領域にコ
ンタクトし且つ前記ゲート電極との重なりがないソース
電極（例えばソース電極９）及び前記ドレイン領域にコ
ンタクトし且つ前記ゲート電極との重なりがないドレイ
ン電極（例えばドレイン電極１０）とを備えてなるか、
或いは、
ジスタの製造方法に於いては、（１）基板（例えばガラ
ス基板１）上に形成されたゲート電極（例えばゲート電
極２）及びそのゲート電極を覆って形成されたゲート絶
縁膜（例えばゲート絶縁膜３）及びそのゲート絶縁膜上
に形成された真性アモルファス・シリコンからなる活性
層（例えば活性層４）と、前記真性アモルファス・シリ
コンからなる活性層に於ける前記ゲート電極上方の部分
に生成されたチャネル領域（例えばチャネル領域４Ａ）
を介し同活性層内に相対向して形成されたソース領域
（例えばｎ+ −ソース領域７）及びドレイン領域（例え
ばｎ+ −ドレイン領域８）と、前記チャネル領域上を覆
い且つ前記ソース領域及び前記ドレイン領域の一部にま
で張り出した部分をもつ絶縁物質からなる保護膜（例え
ばＳｉＮx からなる保護膜５）と、前記ソース領域にコ
ンタクトし且つ前記ゲート電極との重なりがないソース
電極（例えばソース電極９）及び前記ドレイン領域にコ
ンタクトし且つ前記ゲート電極との重なりがないドレイ
ン電極（例えばドレイン電極１０）とを備えてなるか、
或いは、
【０００８】（２）ゲート電極（例えばゲート電極２）
が形成された基板（例えばガラス基板１）上にゲート絶
縁膜（例えばゲート絶縁膜３）及び真性アモルファス・
シリコンからなる活性層（例えば活性層４）及び絶縁物
質からなる保護膜（例えばＳｉＮx からなる保護膜５）
を順に形成する工程と、次いで、活性層に生成されるべ
きチャネル領域（例えばチャネル領域４Ａ）に対応する
保護膜上にイオン注入マスク（例えばレジスト膜６）を
形成する工程と、次いで、前記保護膜上から不純物イオ
ンを注入して前記活性層にソース領域（例えばｎ+ −ソ
ース領域７）及びドレイン領域（例えばｎ+ −ドレイン
領域８）を形成する工程と、次いで、前記イオン注入マ
スクを除去し且つ前記保護膜を残した状態で前記イオン
注入された不純物の活性化の為の熱処理を行う工程と、
次いで、前記保護膜のパターニングを行って前記チャネ
ル領域を覆うと共に前記ソース領域及びドレイン領域の
一部にまで張り出した部分を残し、次いで、前記ソース
領域並びにドレイン領域にそれぞれ別個にコンタクトし
且つ前記ゲート電極との重なりがない金属からなるソー
ス電極（例えばソース電極９）並びにドレイン電極（例
えばドレイン電極１０）を形成する工程とが含まれてな
ることを特徴とするか、或いは、
が形成された基板（例えばガラス基板１）上にゲート絶
縁膜（例えばゲート絶縁膜３）及び真性アモルファス・
シリコンからなる活性層（例えば活性層４）及び絶縁物
質からなる保護膜（例えばＳｉＮx からなる保護膜５）
を順に形成する工程と、次いで、活性層に生成されるべ
きチャネル領域（例えばチャネル領域４Ａ）に対応する
保護膜上にイオン注入マスク（例えばレジスト膜６）を
形成する工程と、次いで、前記保護膜上から不純物イオ
ンを注入して前記活性層にソース領域（例えばｎ+ −ソ
ース領域７）及びドレイン領域（例えばｎ+ −ドレイン
領域８）を形成する工程と、次いで、前記イオン注入マ
スクを除去し且つ前記保護膜を残した状態で前記イオン
注入された不純物の活性化の為の熱処理を行う工程と、
次いで、前記保護膜のパターニングを行って前記チャネ
ル領域を覆うと共に前記ソース領域及びドレイン領域の
一部にまで張り出した部分を残し、次いで、前記ソース
領域並びにドレイン領域にそれぞれ別個にコンタクトし
且つ前記ゲート電極との重なりがない金属からなるソー
ス電極（例えばソース電極９）並びにドレイン電極（例
えばドレイン電極１０）を形成する工程とが含まれてな
ることを特徴とするか、或いは、
【０００９】（３）前記（２）に於いて、ソース領域並
びにドレイン領域を形成する為のイオン注入はｎ型不純
物（例えばＡｓ）並びにＨ+ 或いはＬｉ+ を打ち込むも
のであることを特徴とする。
びにドレイン領域を形成する為のイオン注入はｎ型不純
物（例えばＡｓ）並びにＨ+ 或いはＬｉ+ を打ち込むも
のであることを特徴とする。
【００１０】
【作用】前記手段を採ることに依り、ソース・コンタク
ト抵抗やドレイン・コンタクト抵抗が５〔％〕も低下
し、しかも、そのばらつきが、従来は±１０〔％〕であ
ったものを、±５〔％〕程度に改善された。また、薄い
真性アモルファス・シリコンからなるチャネル領域は全
工程を通して保護層で覆われている為、外気に触れるこ
とがないから電気的特性の経時変動がなくなって工程管
理が容易となる。更にまた、ゲート長が短くなっても、
迷光に依るオフ抵抗の低下が抑制される。
ト抵抗やドレイン・コンタクト抵抗が５〔％〕も低下
し、しかも、そのばらつきが、従来は±１０〔％〕であ
ったものを、±５〔％〕程度に改善された。また、薄い
真性アモルファス・シリコンからなるチャネル領域は全
工程を通して保護層で覆われている為、外気に触れるこ
とがないから電気的特性の経時変動がなくなって工程管
理が容易となる。更にまた、ゲート長が短くなっても、
迷光に依るオフ抵抗の低下が抑制される。
【００１１】
【実施例】図１乃至図４は本発明一実施例を解説する為
の工程要所に於けるＴＦＴの要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
の工程要所に於けるＴＦＴの要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
【００１２】図１参照 １−（１） スパッタリング法を適用することに依り、ガラス基板１
上に厚さ例えば１５００〔Å〕のＴａ膜を形成する。
尚、ここで、ガラス基板１としては、米国コーニング社
製の♯７０５９を用いた。 １−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＢＣｌ3 とＣｌ2 との混合ガスとする
ドライ・エッチング法を適用することに依り、Ｔａ膜の
パターニングを行って、ゲート長が例えば１０〔μｍ〕
であるゲート電極２を形成する。
上に厚さ例えば１５００〔Å〕のＴａ膜を形成する。
尚、ここで、ガラス基板１としては、米国コーニング社
製の♯７０５９を用いた。 １−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＢＣｌ3 とＣｌ2 との混合ガスとする
ドライ・エッチング法を適用することに依り、Ｔａ膜の
パターニングを行って、ゲート長が例えば１０〔μｍ〕
であるゲート電極２を形成する。
【００１３】図２参照 ２−（１） プラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、ゲート絶縁膜３、活性層４、保護膜５を連続的
に成長させる。この工程で成長させた各被膜に関する主
要なデータを例示すると次の通りである。 ゲート絶縁膜３について 材料：ＳｉＮx 厚さ：４００〔ｎｍ〕 成長温度：３００〔℃〕 活性層４について 材料：真性アモルファス・シリコン 厚さ：２５〔ｎｍ〕 成長温度：３００〔℃〕 保護膜５について 材料：ＳｉＮx 厚さ：３００〔ｎｍ〕 成長温度：２５０〔℃〕
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、ゲート絶縁膜３、活性層４、保護膜５を連続的
に成長させる。この工程で成長させた各被膜に関する主
要なデータを例示すると次の通りである。 ゲート絶縁膜３について 材料：ＳｉＮx 厚さ：４００〔ｎｍ〕 成長温度：３００〔℃〕 活性層４について 材料：真性アモルファス・シリコン 厚さ：２５〔ｎｍ〕 成長温度：３００〔℃〕 保護膜５について 材料：ＳｉＮx 厚さ：３００〔ｎｍ〕 成長温度：２５０〔℃〕
【００１４】図３参照 ３−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、活性層４に於けるチャネル領域となるべ
き部分に対応する保護膜５上にレジスト膜６を形成す
る。 ３−（２） イオン注入法を適用することに依って、ｎ型不純物イオ
ン（例えばＰ+ ）とＨ+ の連続打ち込み、或いは、ｎ型
不純物イオン（例えばＡｓ+ ）とＬｉ+ の連続打ち込み
を行って、ｎ+ −ソース領域７及びｎ+ −ドレイン領域
８を形成する。尚、ｎ+ −ソース領域７とｎ+ −ドレイ
ン領域８との間のチャネル領域を記号４Ａで指示してあ
り、また、ＬｉはＨと同様に一価の元素であって、この
場合には、Ｈと同様にターミネータとして作用する。
ることに依り、活性層４に於けるチャネル領域となるべ
き部分に対応する保護膜５上にレジスト膜６を形成す
る。 ３−（２） イオン注入法を適用することに依って、ｎ型不純物イオ
ン（例えばＰ+ ）とＨ+ の連続打ち込み、或いは、ｎ型
不純物イオン（例えばＡｓ+ ）とＬｉ+ の連続打ち込み
を行って、ｎ+ −ソース領域７及びｎ+ −ドレイン領域
８を形成する。尚、ｎ+ −ソース領域７とｎ+ −ドレイ
ン領域８との間のチャネル領域を記号４Ａで指示してあ
り、また、ＬｉはＨと同様に一価の元素であって、この
場合には、Ｈと同様にターミネータとして作用する。
【００１５】さて、この場合、イオン種としては、Ａｓ
＋Ｈ、Ｐ＋Ｈ、Ａｓ＋Ｌｉ、Ｐ＋Ｌｉなどを採用するこ
とができ、そして、 Ｐの場合 加速エネルギ：２５０〔ｋｅＶ〕 ドーズ量：２×１０16〔cm-2〕 Ａｓの場合 加速エネルギ：３５０〔ｋｅＶ〕 ドーズ量：２×１０16〔cm-2〕 Ｈの場合 加速エネルギ：５０〔ｋｅＶ〕 ドーズ量：５×１０16〔cm-2〕 Ｌｉの場合 加速エネルギ：８０〔ｋｅＶ〕 ドーズ量：５×１０16〔cm-2〕 として良い。
＋Ｈ、Ｐ＋Ｈ、Ａｓ＋Ｌｉ、Ｐ＋Ｌｉなどを採用するこ
とができ、そして、 Ｐの場合 加速エネルギ：２５０〔ｋｅＶ〕 ドーズ量：２×１０16〔cm-2〕 Ａｓの場合 加速エネルギ：３５０〔ｋｅＶ〕 ドーズ量：２×１０16〔cm-2〕 Ｈの場合 加速エネルギ：５０〔ｋｅＶ〕 ドーズ量：５×１０16〔cm-2〕 Ｌｉの場合 加速エネルギ：８０〔ｋｅＶ〕 ドーズ量：５×１０16〔cm-2〕 として良い。
【００１６】３−（３） 温度を３５０〔℃〕、時間を３０〔分〕とするアニール
を行う。これに依って、さきのイオン注入に依って発生
したｎ+ アモルファス・シリコン、即ち、ｎ+ −ソース
領域７及びｎ+ −ドレイン領域８の損傷及び保護膜５の
損傷を回復され、また、ｎ+ −ソース領域７及びｎ+ −
ドレイン領域８では不純物の活性化も行われる。このア
ニールを行う際、活性層４は保護膜５で覆われていて、
また、前記したように、Ｈ+ 或いはＬｉ+ が追加注入さ
れていることから、Ｈ或いはＬｉの脱離に依るｎ+ −ソ
ース領域７及びｎ+ −ドレイン領域８に於ける抵抗の増
加は抑止され、従って、良好なｎ+ −アモルファス・シ
リコン−Ｈ或いはｎ+ −アモルファス・シリコン−Ｌｉ
が生成される。
を行う。これに依って、さきのイオン注入に依って発生
したｎ+ アモルファス・シリコン、即ち、ｎ+ −ソース
領域７及びｎ+ −ドレイン領域８の損傷及び保護膜５の
損傷を回復され、また、ｎ+ −ソース領域７及びｎ+ −
ドレイン領域８では不純物の活性化も行われる。このア
ニールを行う際、活性層４は保護膜５で覆われていて、
また、前記したように、Ｈ+ 或いはＬｉ+ が追加注入さ
れていることから、Ｈ或いはＬｉの脱離に依るｎ+ −ソ
ース領域７及びｎ+ −ドレイン領域８に於ける抵抗の増
加は抑止され、従って、良好なｎ+ −アモルファス・シ
リコン−Ｈ或いはｎ+ −アモルファス・シリコン−Ｌｉ
が生成される。
【００１７】図４参照 ４−（１） 通常のリソグラフィ技術に於けるレジスト・プロセス、
及び、エッチャントをＨＦ（１容）＋Ｈ2 Ｏ（１０容）
とするウエット・エッチング法を適用することに依り、
ＳｉＮx からなる保護膜５の選択的エッチングを行って
ソース電極形成予定領域及びドレイン電極形成予定領域
を形成する。 ４−（２） スパッタリング法を適用することに依り、厚さ例えば３
００〔ｎｍ〕のＭｏ膜を形成する。 ４−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス、及び、エッチャントを希ＨＦとするウエット・
エッチング法を適用することに依り、Ｍｏ膜のパターニ
ングを行ってソース電極９及びドレイン電極１０を形成
する。
及び、エッチャントをＨＦ（１容）＋Ｈ2 Ｏ（１０容）
とするウエット・エッチング法を適用することに依り、
ＳｉＮx からなる保護膜５の選択的エッチングを行って
ソース電極形成予定領域及びドレイン電極形成予定領域
を形成する。 ４−（２） スパッタリング法を適用することに依り、厚さ例えば３
００〔ｎｍ〕のＭｏ膜を形成する。 ４−（３） 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス、及び、エッチャントを希ＨＦとするウエット・
エッチング法を適用することに依り、Ｍｏ膜のパターニ
ングを行ってソース電極９及びドレイン電極１０を形成
する。
【００１８】尚、図示されているように、ソース電極９
並びにドレイン電極１０の直下には、真性アモルファス
・シリコンに比較して光の吸収が大きい不純物含有アモ
ルファス・シリコンのみが存在しているので、真性アモ
ルファス・シリコンからなるチャネル領域４Ａへの迷光
の回り込みは少なくなり、オフ抵抗の低下は抑えられ
る。また、ソース電極９と保護膜５との間、及び、ドレ
イン電極１０と保護膜５との間には、それぞれ間隙５Ａ
が存在している為、その部分では、基板１側から入射し
てくる光がソース電極９やドレイン電極１０で反射され
て横方向に伝播するような状態が起こることは抑止さ
れ、従って、チャネル領域４Ａに対する迷光の侵入は更
に少なくなってオフ抵抗は高く維持される。
並びにドレイン電極１０の直下には、真性アモルファス
・シリコンに比較して光の吸収が大きい不純物含有アモ
ルファス・シリコンのみが存在しているので、真性アモ
ルファス・シリコンからなるチャネル領域４Ａへの迷光
の回り込みは少なくなり、オフ抵抗の低下は抑えられ
る。また、ソース電極９と保護膜５との間、及び、ドレ
イン電極１０と保護膜５との間には、それぞれ間隙５Ａ
が存在している為、その部分では、基板１側から入射し
てくる光がソース電極９やドレイン電極１０で反射され
て横方向に伝播するような状態が起こることは抑止さ
れ、従って、チャネル領域４Ａに対する迷光の侵入は更
に少なくなってオフ抵抗は高く維持される。
【００１９】
【発明の効果】本発明に依る薄膜トランジスタの製造方
法に於いては、ゲート電極が形成された基板上にゲート
絶縁膜及び活性層及び保護膜を順に形成し、活性層に生
成されるチャネル領域に対応する保護膜上にイオン注入
マスクを形成し、不純物イオンを注入して活性層にソー
ス領域及びドレイン領域を形成し、イオン注入マスクを
除去し且つ保護膜を残した状態で不純物の活性化並びに
結晶性回復の為の熱処理を行い、保護膜をパターニング
し活性層に於ける真性アモルファス・シリコンを完全に
覆う部分を残した状態にしてからゲート電極と重ならな
い金属のソース電極及びドレイン電極を形成する。
法に於いては、ゲート電極が形成された基板上にゲート
絶縁膜及び活性層及び保護膜を順に形成し、活性層に生
成されるチャネル領域に対応する保護膜上にイオン注入
マスクを形成し、不純物イオンを注入して活性層にソー
ス領域及びドレイン領域を形成し、イオン注入マスクを
除去し且つ保護膜を残した状態で不純物の活性化並びに
結晶性回復の為の熱処理を行い、保護膜をパターニング
し活性層に於ける真性アモルファス・シリコンを完全に
覆う部分を残した状態にしてからゲート電極と重ならな
い金属のソース電極及びドレイン電極を形成する。
【００２０】前記構成を採ることに依り、ソース・コン
タクト抵抗やドレイン・コンタクト抵抗が５〔％〕も低
下し、しかも、そのばらつきが、従来は±１０〔％〕で
あったものを、±５〔％〕程度に改善される。また、真
性アモルファス・シリコンの部分は保護層で完全に覆わ
れる為、外気に触れることがないから特性の変動がな
く、工程管理が容易となる。更にまた、迷光が真性アモ
ルファス・シリコンからなるチャネル領域に侵入し難い
構成になっているので、オフ抵抗の低下を改善すること
ができる。
タクト抵抗やドレイン・コンタクト抵抗が５〔％〕も低
下し、しかも、そのばらつきが、従来は±１０〔％〕で
あったものを、±５〔％〕程度に改善される。また、真
性アモルファス・シリコンの部分は保護層で完全に覆わ
れる為、外気に触れることがないから特性の変動がな
く、工程管理が容易となる。更にまた、迷光が真性アモ
ルファス・シリコンからなるチャネル領域に侵入し難い
構成になっているので、オフ抵抗の低下を改善すること
ができる。
【図１】本発明一実施例を解説する為の工程要所に於け
るＴＦＴの要部切断側面図である。
るＴＦＴの要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＴＦＴの要部切断側面図である。
るＴＦＴの要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＴＦＴの要部切断側面図である。
るＴＦＴの要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＴＦＴの要部切断側面図である。
るＴＦＴの要部切断側面図である。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 活性層 ５ 保護膜 ５Ａ 張り出し部分 ６ レジスト膜 ７ ｎ+ −ソース領域 ８ ｎ+ −ドレイン領域 ９ ソース電極 １０ ドレイン電極
Claims (3)
- 【請求項１】基板上に形成されたゲート電極及びそのゲ
ート電極を覆って形成されたゲート絶縁膜及びそのゲー
ト絶縁膜上に形成された真性アモルファス・シリコンか
らなる活性層と、 前記真性アモルファス・シリコンからなる活性層に於け
る前記ゲート電極上方の部分に生成されたチャネル領域
を介し同活性層内に相対向して形成されたソース領域及
びドレイン領域と、 前記チャネル領域上を覆い且つ前記ソース領域及び前記
ドレイン領域の一部にまで張り出した部分をもつ絶縁物
質からなる保護膜と、 前記ソース領域にコンタクトし且つ前記ゲート電極との
重なりがないソース電極及び前記ドレイン領域にコンタ
クトし且つ前記ゲート電極との重なりがないドレイン電
極とを備えてなることを特徴とする薄膜トランジスタ。 - 【請求項２】ゲート電極が形成された基板上にゲート絶
縁膜及び真性アモルファス・シリコンからなる活性層及
び絶縁物質からなる保護膜を順に形成する工程と、 次いで、活性層に生成されるべきチャネル領域に対応す
る保護膜上にイオン注入マスクを形成する工程と、 次いで、前記保護膜上から不純物イオンを注入して前記
活性層にソース領域及びドレイン領域を形成する工程
と、 次いで、前記イオン注入マスクを除去し且つ前記保護膜
を残した状態で前記イオン注入された不純物の活性化の
為の熱処理を行う工程と、 次いで、前記保護膜のパターニングを行って前記チャネ
ル領域を覆うと共に前記ソース領域及びドレイン領域の
一部にまで張り出した部分を残し、 次いで、前記ソース領域並びにドレイン領域にそれぞれ
別個にコンタクトし且つ前記ゲート電極との重なりがな
い金属からなるソース電極並びにドレイン電極を形成す
る工程が含まれてなることを特徴とする薄膜トランジス
タの製造方法。 - 【請求項３】ソース領域並びにドレイン領域を形成する
為のイオン注入はｎ型不純物並びにＨ+ 或いはＬｉ+ を
打ち込むものであることを特徴とする請求項２記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23763391A JPH05114610A (ja) | 1991-09-18 | 1991-09-18 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23763391A JPH05114610A (ja) | 1991-09-18 | 1991-09-18 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114610A true JPH05114610A (ja) | 1993-05-07 |
Family
ID=17018220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23763391A Withdrawn JPH05114610A (ja) | 1991-09-18 | 1991-09-18 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114610A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353426A (ja) * | 2001-05-29 | 2002-12-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO2007025392A1 (en) * | 2005-09-01 | 2007-03-08 | Eth Zurich | Semiconductor structure with n-type region codoped with group i or ii elements |
-
1991
- 1991-09-18 JP JP23763391A patent/JPH05114610A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353426A (ja) * | 2001-05-29 | 2002-12-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO2007025392A1 (en) * | 2005-09-01 | 2007-03-08 | Eth Zurich | Semiconductor structure with n-type region codoped with group i or ii elements |
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Legal Events
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