TW202213795A - CMOS結構及FinFET CMOS、FD CMOS、GAA CMOS的製備方法 - Google Patents

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Abstract

本發明公開了一種CMOS結構及FinFET CMOS、FD CMOS、GAA CMOS的製備方法，該CMOS結構，包括nMOS和pMOS，所述nMOS包括在半導體襯底上設置的第一溝道區和第一柵電極，所述pMOS包括在所述半導體襯底上設置的第二溝道區和第二柵電極，其中， 所述第一溝道區與所述第二溝道區由相同導電類型的半導體材料形成；所述第一柵電極與所述第二柵電極由相同功函數的導電材料形成。本發明的CMOS結構減少了製備CMOS的工藝步驟，縮減了工藝過程，從而可以降低工藝難度和製備成本，由此還有益於提升CMOS及其積體電路的性能與可靠性。

Description

CMOS結構及FinFET　CMOS、FD　CMOS、GAA　CMOS的製備方法
本發明涉及半導體技術領域，尤其涉及一種CMOS結構及FinFETCMOS、FD CMOS、GAA CMOS的製備方法。
隨著積體電路越來越廣泛的應用以及對積體電路功能，尤其是性能要求的增強，作為積體電路基本單元的互補金屬氧化物半導體 (Complementary Metal Oxide Semiconductor，簡稱CMOS)器件，其結構勢必需要不斷改進，其性能及工藝水準勢必需要不斷提升。據此，業界研究者提出了多種新型的CMOS結構方案和相應技術，但CMOS仍由nMOS和pMOS構成的基本結構不變。
隨著積體電路規模的不斷擴大以及特徵尺寸的不斷縮小，CMOS的結構經歷了常規平面CMOS、FinFET CMOS、FD-SOI CMOS和目前處於研究發展中的GAA CMOS等結構歷程。
無論上述哪種結構的CMOS，其nMOS和pMOS的溝道區都需要分別採用不同導電類型的半導體材料，同樣，nMOS和pMOS的柵電極也需要分別採用不同功函數的導電材料。
為了實現上述二項基本特徵，需要複雜的工藝方法與步驟，無疑會對工藝流程、工藝成本、器件與電路性能帶來影響。
為了解決現有技術中的上述問題，本發明提供了一種CMOS結構及FinFET CMOS、FD CMOS、GAA CMOS的製備方法。本發明要解決的技術問題通過以下技術方案實現：一種CMOS結構，包括nMOS和pMOS，所述nMOS包括在半導體襯底上設置的第一溝道區和第一柵電極，所述pMOS包括在所述半導體襯底上設置的第二溝道區和第二柵電極，其中，所述第一溝道區與所述第二溝道區由相同導電類型的半導體材料形成；所述第一柵電極與所述第二柵電極由相同功函數的導電材料形成。
在本發明的一個實施例中，所述CMOS結構為FinFET CMOS結構，其中，所述第一溝道區在第一鰭部中形成，所述第二溝道區在第二鰭部中形成，所述第一鰭部和所述第二鰭部由相同導電類型的半導體材料形成；所述第一柵電極位於所述第一鰭部上，所述第二柵電極位於所述第二鰭部上。
在本發明的一個實施例中，所述CMOS結構為FD CMOS結構，其中，所述第一溝道區和所述第二溝道區形成於半導體襯底的頂部半導體層中，所述半導體襯底包括絕緣層和頂部半導體層且所述頂部半導體層位於所述絕緣層上；所述第一柵電極位於所述第一溝道區上，所述第二柵電極位於所述第二溝道區上。
在本發明的一個實施例中，所述CMOS結構為GAA CMOS結構，其中，所述第一溝道區在第一奈米體結構中形成，所述第二溝道區在第二奈米體結構中形成，所述第一奈米體結構與所述第二奈米體結構由相同導電類型的半導體材料形成；所述第一柵電極環繞所述第一奈米體結構，所述第二柵電極環繞所述第二奈米體結構。
在本發明的一個實施例中，所述第一溝道區與所述第二溝道區的材料為摻雜濃度相同的n型半導體材料，所述nMOS的第一源極區、第一漏極區為n型摻雜，所述pMOS的第二源極區、第二漏極區為p型摻雜。
在本發明的一個實施例中，所述第一柵電極和所述第二柵電極的功函數的範圍為4.6~5.1eV。
在本發明的一個實施例中，所述第一溝道區與所述第二溝道區的材料為摻雜濃度相同的p型半導體材料，所述nMOS的第一源極區、第一漏極區為n型摻雜，所述pMOS的第二源極區、第二漏極區為p型摻雜。
在本發明的一個實施例中，所述第一柵電極和所述第二柵電極的功函數的範圍為4.1~4.5eV。
本發明一個實施例還提供一種FinFET CMOS結構的製備方法，所述製備方法包括：選取半導體襯底；在所述半導體襯底上形成相同導電類型的第一鰭部和第二鰭部；在所述第一鰭部和所述第二鰭部的頂部和側壁表面形成柵介質層和相同功函數的第一柵電極和第二柵電極；對所述第一鰭部製備第一源極區和第一漏極區以形成nMOS；對所述第二鰭部製備第二源極區和第二漏極區以形成pMOS。
本發明一個實施例還提供一種FD CMOS結構的製備方法，所述製備方法包括：選取半導體襯底，所述半導體襯底包括絕緣層和頂部半導體層且所述頂部半導體層位於所述絕緣層上，所述頂層半導體層為p型摻雜或n型摻雜；在所述頂層半導體層上形成柵介質層和相同功函數的第一柵電極和第二柵電極；對所述頂層半導體層製備第一源極區和第一漏極區，以形成nMOS；對所述頂層半導體層製備第二源極區和第二漏極區，以形成pMOS。
本發明一個實施例還提供一種GAA CMOS結構的製備方法，所述製備方法包括：選取半導體襯底；在所述半導體襯底上形成第一材料疊層和第二材料疊層；刻蝕所述第一材料疊層和所述第二材料疊層以形成第一奈米體結構和第二奈米體結構，其中，所述第一奈米體結構和所述第二奈米體結構具有相同的導電類型；環繞所述第一奈米體結構和所述第二奈米體結構形成柵介質層和相同功函數的第一柵電極和第二柵電極。
本發明的有益效果：本發明的nMOS和pMOS在相同導電類型(優選相同摻雜濃度)的半導體材料上製備，這樣便不需要分別製備n型區或者p型區。同時，由於本發明的nMOS和pMOS的柵電極所採取的材料為相同功函數的導電材料(優選為同一導電材料)，由此不需要分別製備nMOS的柵電極和pMOS的柵電極，所以本發明減少了製備CMOS的工藝步驟，縮減了工藝過程，從而可降低製備成本和工藝難度，由此也可提升CMOS及其積體電路的電學特性以及可靠性。以下將結合附圖及實施例對本發明做進一步詳細說明。
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。
為了更好地理解本方案，在介紹本發明所提供的CMOS結構之前，對FinFET CMOS (鰭式場效應電晶體CMOS)、FD-SOI CMOS(全耗盡絕緣體上矽CMOS)和GAA CMOS (環柵CMOS)進行說明。
CMOS是將nMOS的漏極與pMOS的漏極連接在一起、nMOS的柵極與pMOS的柵極連接在一起的結構。而nMOS和pMOS都由被稱為源極區、漏極區和柵極區或稱為溝道區的三個區域構成，相應的在源極區、漏極區和柵極區各有一個電極，分別被稱為源(電)極、漏(電)極和柵(電)極。nMOS的溝道區為p型半導體材料，源極區和漏極區為n型半導體材料。pMOS的溝道區則為n型半導體材料，源極區和漏極區則為p型半導體材料。同時，nMOS和pMOS的柵電極為不同功函數的導電材料。以上表明，對CMOS而言，存在二方面被關注的問題，即：1. nMOS的溝道區和pMOS的溝道區需要採用不同導電類型的半導體材料；2. nMOS的柵電極和pMOS的柵電極需要採用不同功函數的導電材料。
對FinFET CMOS，襯底可以是體Si，可以是SOI，與常規CMOS的區別僅在於nMOS和pMOS是三維體結構，且nMOS和pMOS的三維體結構為鰭(Fin)型，故被稱為鰭式場效應電晶體，其餘特徵與常規CMOS相同，其同樣存在二方面所關注的問題：1.在FinFET CMOS中，nMOS的鰭和pMOS的鰭需要採用不同導電類型的半導體材料；2.在FinFET CMOS中，nMOS的柵電極和pMOS的柵電極需要採用不同功函數的導電材料。
對FD CMOS，襯底是SOI，與常規CMOS的區別在於nMOS和pMOS製備在SOI的頂層半導體薄層材料上，且nMOS和pMOS的溝道區在無偏置電壓時全耗盡，但與常規CMOS一樣 ，FD CMOS同樣存在二方面所關注的問題：1.FD CMOS中，nMOS的溝道區和pMOS的溝道區需要採用不同導電類型的半導體材料；2.FD CMOS中，nMOS的柵電極和pMOS的柵電極需要採用不同功函數的導電材料。
對於GAA CMOS而言，其襯底可以是體Si，也可以是SOI。GAA（gate-all-around），被稱為環柵，或圍柵，即意指柵極金屬環繞MOS的溝道區，GAA的溝道區材料可以是奈米線，可以是奈米片，前者被稱為環柵奈米線CMOS，後者被稱為環柵奈米片CMOS。環柵奈米線/片CMOS可以是分佈在水平面的單層，可以是三維的多層。當為多層時，即被稱為堆疊環柵奈米線/片CMOS。在當前，無論是單層環柵奈米線/片CMOS，還是堆疊環柵奈米線/片CMOS，也都與常規CMOS一樣，存在下述二方面的問題：1.環柵nMOS的奈米線/片和環柵pMOS的奈米線/片需要不同導電類型的半導體材料；2.環柵奈米線/片nMOS的柵電極和環柵奈米線/片pMOS的柵電極需要不同功函數的導電材料。
由上可見，無論常規CMOS，還是FinFET CMOS、FD-SOI CMOS、GAA CMOS，都存在如上所述的二項被關注的問題，雖然它們僅是二項技術，但要實現上述二項技術卻需要較繁雜的工藝過程和步驟，由此會增加工藝的難度和成本，相應的又會影響器件和電路的性能及其可靠性。
實施例一。基於上述原因，本實施例提供了一種CMOS結構，該CMOS結構包括nMOS和pMOS，nMOS包括在半導體襯底上設置的第一溝道區和第一柵電極，pMOS包括在半導體襯底上設置的第二溝道區和第二柵電極，其中，第一溝道區與第二溝道區由相同導電類型的半導體材料形成；第一柵電極與第二柵電極由相同功函數的導電材料形成。
在一個具體實施例中，第一溝道區與第二溝道區的材料為摻雜濃度相同的n型半導體材料，且nMOS的第一源極區、第一漏極區為n型摻雜， pMOS的第二源極區、第二漏極區為p型摻雜。
進一步地，若第一溝道區與第二溝道區都採用摻雜濃度相同的同一n型半導體材料製備，那麼，第一柵電極和第二柵電極採用功函數在該n型半導體材料價帶頂附近的同一導電材料，且所選取的第一柵電極和第二柵電極功函數要使該溝道區的n型半導體材料完全耗盡，優選地第一柵電極和第二柵電極的功函數的範圍為4.6~5.1eV，具體取值以n型半導體材料的厚度和摻雜濃度等參數而定，此處不做任何限定。
在一個具體實施例中，第一溝道區與第二溝道區的材料為摻雜濃度相同的p型半導體材料，nMOS的第一源極區、第一漏極區為n型摻雜， pMOS的第二源極區、第二漏極區為p型摻雜。
進一步地，若第一溝道區與第二溝道區都採用摻雜濃度相同的同一p型半導體材料製備，那麼，第一柵電極和第二柵電極採用功函數在該p型半導體材料導帶底附近的同一導電材料，且所選取的第一柵電極和第二柵電極功函數要使該溝道區的p型半導體材料完全耗盡，優選地第一柵電極和第二柵電極的功函數的範圍為4.1~4.5eV，具體取值以p型半導體材料的厚度和摻雜濃度等參數而定，此處不做任何限定。
請參見圖1，圖1是本發明實施例提供的一種CMOS的原理示意圖。通過本實施例所提供的CMOS結構和圖1可知，當電源施加正電壓VD，而輸入端未接電壓，即懸空時，nMOS和pMOS都處於截止狀態，CMOS不工作。當輸入端接0V時，pMOS導通，輸出端高電平。之後，隨輸入電壓由0V逐漸上升，pMOS逐漸向截止過渡，nMOS逐漸嚮導通過渡，在pMOS截止，nMOS導通時，輸出低電平。
本實施例的nMOS和pMOS的溝道區採用同一導電類型的半導體材料製備，且為相同或相近摻雜濃度，優選相同的摻雜濃度，即nMOS的第一溝道區和pMOS的第二溝道區同在一定摻雜濃度的p型半導體上製備，或同在一定摻雜濃度的n型半導體上製備，這樣便不需要專門製備n型區或者p型區，從而本實施例的CMOS結構可以省去製備n型區或者p型區的工藝過程，雖然表面上看省去的是製作n型區或者p型區的工藝，但卻可以減少多次工序步驟，這對縮短工藝週期，控制工藝誤差，降低晶片工藝成本，提升器件和電路的性能及可靠性等是極為有益和有利的，而該問題恰是業界所重視和長期關注的核心問題之一。同時，又由於本實施例的nMOS和pMOS的柵電極所採用的材料為相同功函數的導電材料，優選為同一導電材料，當採用同一導電材料作為柵電極時，則不需要分開製備nMOS的柵電極和pMOS的柵電極，據此，雖然是縮減了製備柵電極的關鍵工藝，但同樣可減少多次工藝步驟，縮短工藝週期，控制工藝誤差，降低晶片工藝成本。另外， CMOS的柵電極區域是其敏感區域，柵電極控制CMOS的性能，且柵電極製備的工藝過程會影響CMOS的性能，因此，nMOS的柵電極和pMOS的柵電極採用功函數相同的同一種導電材料，且只需製備一次，有利於提升CMOS電路的性能及可靠性。
綜上所述，本實施例通過上述方式簡化了CMOS的兩項關鍵工藝技術，減少了製備CMOS的工藝步驟，縮減了工藝過程、工藝難度，從而可以降低製備成本，由此還可以提升CMOS及其積體電路的成品率、性能與可靠性。另外，本實施例所提供的CMOS結構還可增加閾值電壓調控維度，提升開關速度。
需要說明的是，本實施例的CMOS結構可以為FinFET CMOS結構、FD CMOS結構和GAA CMOS結構中的任意一種，也可以是具備類似特性的其他CMOS結構。
實施例二。請參見圖2，圖2是本發明實施例提供的一種FinFET CMOS的結構示意圖。在實施例一的基礎上，本實施例提供了一種FinFET CMOS結構，該FinFET CMOS結構包括nMOS和pMOS，nMOS包括在半導體襯底10上設置的若干第一鰭部20和第一柵電極30，pMOS包括在半導體襯底10上設置的若干第二鰭部40和第二柵電極50，其中，第一鰭部20與第二鰭部40由相同導電類型的半導體材料形成，即nMOS的第一溝道區和pMOS的第二溝道區由相同導電類型的第一鰭部20和第二鰭部40形成；第一柵電極30和第二柵電極50分別位於第一鰭部20和第二鰭部40上。需要強調的是，第一鰭部20和第二鰭部40的厚度和摻雜濃度應滿足在柵電極功函數作用下完全耗盡的要求。第一柵電極30和第二柵電極50功函數要使鰭 部的溝道區完全耗盡。
其中，當第一鰭部20與第二鰭部40的材料為摻雜濃度相同的n型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.6~5.1eV。當第一鰭部20與第二鰭部40的材料為摻雜濃度相同的p型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.1~4.5eV。柵電極功函數的具體取值以鰭的厚度和摻雜濃度等參數而定，此處不做任何限定。
在本實施例中，半導體襯底10可以為體矽襯底或者SOI襯底，因此第一鰭部20與第二鰭部40可以直接通過刻蝕體矽或者SOI的表層矽材料形成，另外，第一鰭部20和第二鰭部40的材料還可以為Ge、SiGe、Ⅲ-Ⅴ族或者SiC等，例如可以在矽材料表面外延生長的方式形成這些材料，通過刻蝕形成第一鰭部20和第二鰭部40。
本實施例的nMOS和pMOS的鰭在同一導電類型的半導體材料上製備，且為相同或相近摻雜濃度，優選相同的摻雜濃度，由此可減少多次工序步驟，這對縮短工藝週期，控制工藝誤差，降低晶片工藝成本，提升器件和電路的性能及可靠性等是極為有益和有利的。同時，又由於本實施例的nMOS和pMOS的柵電極所採取的材料為相同功函數的導電材料，優選為同一導電材料，由此可減少多次工藝步驟，縮短工藝週期，控制工藝誤差，降低晶片工藝成本。另外，nMOS的柵電極和pMOS的柵電極採用功函數相同的同一種導電材料，且只需製備一次，有利於提升FinFET CMOS電路的性能及可靠性。
綜上所述，本實施例通過上述方式簡化了FinFET CMOS的兩項關鍵工藝技術，減少了製備FinFET CMOS的工藝步驟，縮減了工藝過程、工藝難度，從而可以降低製備成本，由此還可以提升FinFET及其積體電路的成品率、性能與可靠性。另外，本實施例所提供的FinFET CMOS結構還可增加閾值電壓調控維度，及提升開關速度。
實施例三。本實施例在實施例二的基礎上，還提供一種FinFET CMOS結構的製備方法，該FinFET CMOS結構的製備方法包括：步驟3.1、選取半導體襯底10；步驟3.2、在半導體襯底10上形成相同導電類型的第一鰭部20和第二鰭部40；步驟3.3、在第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層和相同功函數的第一柵電極30和第二柵電極50；步驟3.4、對第一鰭部20製備第一源極區和第一漏極區形成nMOS；步驟3.5、對第二鰭部40製備第二源極區和第二漏極區形成pMOS。
進一步地，在一種具體實施方式中，步驟3.2可以具體包括：刻蝕半導體襯底10，在半導體襯底10上形成相同導電類型的第一鰭部20和第二鰭部40。
具體地，可以直接通過刻蝕半導體襯底10，從而在摻雜濃度相同或相近的同一導電類型的半導體材料上形成第一鰭部20和第二鰭部40，如半導體襯底10為體矽襯底或者SOI襯底。
進一步地，在另一種具體實施方式中，步驟3.2還可以具體包括：在半導體襯底10上形成鰭材料層；刻蝕鰭材料層，在半導體襯底10上形成第一鰭部20和第二鰭部40。
具體地，通過在半導體襯底10上形成一層用於形成第一鰭部20和第二鰭部40的鰭材料層，然後根據第一鰭部20和第二鰭部40的結構刻蝕鰭材料層，從而可以在半導體襯底10上形成第一鰭部20和第二鰭部40，鰭材料層例如可以為Si、Ge、SiGe、Ⅲ-Ⅴ族或者SiC等。
進一步地，在一種具體實施方式中，步驟3.3可以具體包括：在第一鰭部20和第二鰭部40的頂部和側壁表面生長介質材料以形成柵介質層；在柵介質層表面生長同一柵電極材料以形成具有相同功函數的第一柵電極30和第二柵電極50。
具體地，在形成第一鰭部20和第二鰭部40之後，首先需要在所有的第一鰭部20和第二鰭部40頂部和側壁表面形成柵介質層，然後可以在柵介質層上形成一層用於形成第一柵電極30和第二柵電極50的導電材料，第一鰭部20上對應的為第一柵電極30，第二鰭部40上對應的為第二柵電極50。
需要說明的是，本實施例的製備方法的步驟順序並不是唯一實現實施例一所提供的FinFET CMOS結構的順序，其僅是為了便於說明本實施例的製備方法，例如在製備過程中還可以先製備第一源極區、第一漏極區、第二源極區和第二漏極區，再製備柵介質層、第一柵電極和第二柵電極，因此並不能以本實施例的步驟順序進行限定。
應該明白的是，本實施例製備FinFET CMOS所採取的其他具體工藝手段可以通過現有技術實現，在此不再贅述。
本發明所涉及工藝技術與現有CMOS工藝技術兼容，所以本實施例未給出了全部工藝過程，且部分工藝過程可調換順序。
實施例四。請參見圖3，圖3是本發明實施例提供的一種基於體矽襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上還提供一種在體矽上製備的FinFET CMOS結構，即本實施例的半導體襯底10為體矽，則該FinFET CMOS結構的nMOS包括在體矽上設置的若干第一鰭部20，pMOS包括在體矽上設置的若干第二鰭部40，該體矽包括Si襯底層101和位於Si襯底層之上的Si外延層，Si襯底層101為p型材料，Si外延層 為n型材料，第一鰭部20和第二鰭部40是利用位於表層的Si外延層製成，因此第一鰭部20和第二鰭部40的材料為摻雜濃度相同的n型半導體材料；然後在體矽上除形成第一鰭部20和第二鰭部40的部位以外的部分設置有一層第一絕緣層60，且在第一鰭部20上設置有第一柵電極30、在第二鰭部40上設置有第二柵電極50，第一柵電極30和第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間設置柵介質層，與柵介質層接觸的鰭部部分為溝道區，位於溝道區兩端的分別為源極區、漏極區，其中，nMOS的第一源極區和第一漏極區之間的鰭部部分為第一溝道區，pMOS的第二源極區、第二漏極區之間的鰭部部分為第二溝道區。
另外，對於鰭部為由n型半導體材料形成的FinFET CMOS結構，在pMOS的第二鰭部40下方還可以設置一層與第二鰭部40摻雜濃度相同的n型半導體層70，這樣有利於FinFET CMOS的設計和性能。
進一步地，pMOS的第二鰭部40和nMOS的第一鰭部20可選擇(100)面或(110)晶面，或pMOS的第二鰭部40和nMOS的第一鰭部20分別選擇(110)和(100)晶面。
步驟4.1、提供體矽。請參見圖4a，體矽包括Si襯底層101和位於Si襯底層101之上的Si外延層102，Si襯底層為p型材料，Si外延層為n型材料。
步驟4.2、請參見圖4b，刻蝕體矽的Si外延層102以形成第一鰭部20和第二鰭部40，且在pMOS的所有第二鰭部40的下方應保留一定厚度的Si外延層102，並將所保留的Si外延層102作為n型半導體層70，在刻蝕第一鰭部20時，可以刻蝕至Si襯底層101，從而在nMOS的每個第一鰭部20下部保留一與第一鰭部20的預設橫截面的形狀和大小相同或相近的第一過渡結構80，第一過渡結構80的材料為p型半導體材料，其中，預設橫截面為圖4b所示的水準方向的橫截面，這樣有利於FinFET CMOS的設計和性能。
步驟4.3、請參見圖4c，在體矽上除形成第一鰭部20和第二鰭部40的部位以外的部分設置有一層第一絕緣層60，第一絕緣層60如為SiO2或者SiN等絕緣材料。
步驟4.4、請參見圖4d，在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90，其中柵介質層90的材料例如為高k介質或者SiO2等。
步驟4.5、請參見圖4e，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。
步驟4.6、請參見圖4f，然後在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例五。請參見圖5，圖5是本發明實施例提供的另一種基於體矽襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上提供另一種在體矽上製備的FinFET CMOS結構，該FinFET CMOS結構的nMOS包括在體矽上設置的若干第一鰭部20，pMOS包括在體矽上設置的若干第二鰭部40，該體矽的Si襯底層101為n型材料，Si外延層為p型材料，第一鰭部20和第二鰭部40的材料為摻雜濃度相同的p型半導體材料；然後在體矽上設置有一層第一絕緣層60，nMOS的第一柵電極30和pMOS的第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間設置有柵介質層。
另外，在nMOS的第一鰭部20下方還可以設置有一層與第一鰭部20摻雜濃度相同的p型半導體層100，這樣有利於FinFET CMOS的設計和性能。
請參見圖6a～圖6f，圖6a～圖6f是本發明實施例提供的另一種基於體矽襯底的FinFET CMOS結構的製備過程示意圖，本實施例基於上述內容，還提供一種在體矽上製備FinFET CMOS結構的方法，該方法包括：步驟5.1、提供體矽。請參見圖6a，體矽的Si襯底層101為n型材料，Si外延層102為p型材料。步驟5.2、請參見圖6b，刻蝕體矽的Si外延層102以形成第一鰭部20和第二鰭部40，且在nMOS的所有第一鰭部20的下方應保留一定厚度的Si外延層102，並將所保留的Si外延層102作為p型半導體層100，在刻蝕第二鰭部40時，可以刻蝕至Si襯底層101，從而在pMOS的每個第二鰭部40下部保留一與第二鰭部40的預設橫截面的形狀和大小相同或相近的第二過渡結構110，該第二過渡結構110的材料為n型半導體材料，其中，預設橫截面為圖6b所示的水準方向的橫截面，這樣有利於FinFET CMOS的設計和性能。步驟5.3、請參見圖6c，在體矽上除形成第一鰭部20和第二鰭部40的部位以外的部分設置有一層第一絕緣層60。步驟5.4、請參見圖6d，在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90。步驟5.5、請參見圖6e，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。步驟5.6、請參見圖6f，然後在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例六。請參見圖7，圖7是本發明實施例提供的一種基於SOI襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上還提供一種在SOI上製備的FinFET CMOS結構，即本實施例的半導體襯底10為SOI，該FinFET CMOS的nMOS包括在SOI上設置的若干第一鰭部20，pMOS包括在SOI上設置的若干第二鰭部40，SOI包括依次層疊的襯底層103、第二絕緣層104和表層矽，該表層矽為n型材料，第一鰭部20和第二鰭部40利用表層矽製成，第一鰭部20和第二鰭部40的材料為摻雜濃度相同的n型半導體材料；且，nMOS的第一柵電極20和pMOS的第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間還設置柵介質層。
請參見圖8a～圖8e，圖8a～圖8e是本發明實施例提供的一種基於SOI襯底的FinFET CMOS結構的製備過程示意圖，本實施例基於上述內容，還提供一種在SOI上製備FinFET CMOS結構的方法，該方法包括：步驟6.1、提供SOI。請參見圖8a，該SOI包括依次層的襯底層103、第二絕緣層104、表層矽105，表層矽105為n型材料。步驟6.2、請參見圖8b，刻蝕SOI的表層矽105以形成第一鰭部20和第二鰭部40，且在pMOS的所有第二鰭部40的下方設置有n型半導體層70。步驟6.3、請參見圖8c，在n型半導體層70上除形成第二鰭部40的部位以外的部分形成一層第一絕緣層60。步驟6.4、在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90。步驟6.5、請參見圖8d，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。步驟6.6、請參見圖8e，然後在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例七。請參見圖9，圖9是本發明實施例提供的另一種基於SOI襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上還提供另一種在SOI上製備的FinFET CMOS結構，該FinFET CMOS結構的nMOS包括在SOI上設置的若干第一鰭部20，pMOS包括在SOI上設置的若干第二鰭部40，SOI的表層矽為p型材料，第一鰭部20和第二鰭部40的材料為摻雜濃度相同的p型半導體材料；且nMOS的第一柵電極30和pMOS的第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間還可設置柵介質層。
另外，在nMOS的第一鰭部20下方還可以設置有一層與第一鰭部20摻雜濃度相同的p型半導體層100，在p型半導體層100上除形成第一鰭部20的部位以外的部分設置有一層第一絕緣層60。
請參見圖10a～圖10e，圖10a～圖10e是本發明實施例提供的另一種基於SOI襯底的FinFET CMOS結構的製備過程示意圖，本實施例基於上述內容，還提供一種在SOI上製備FinFET CMOS結構的方法，該方法包括：步驟7.1、提供SOI。請參見圖10a，該SOI的表層矽105為p型材料。步驟7.2、請參見圖10b，刻蝕表層矽105以形成第一鰭部20和第二鰭部40，且在nMOS的所有第一鰭部20的下方設置有p型半導體層100。步驟7.3、請參見圖10c，在p型半導體層100上除形成第一鰭部20的部位以外的部分設置有一層第一絕緣層60。步驟7.4、在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90。步驟7.5、請參見圖10d，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。步驟7.6、請參見圖10e，在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例八。請參見圖11，圖11是本發明實施例提供的一種基於p型半導體襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上還提供一種在p型半導體襯底上製備的FinFET CMOS結構，即本實施例的半導體襯底10為p型半導體襯底，且在p型半導體襯底內具有n型區106，該FinFET CMOS結構的nMOST包括在p型半導體襯底上設置的若干第一鰭部20，pMOS包括在n型區106上設置的若干第二鰭部40，在p型半導體襯底上設置有一n型外延層，第一鰭部20和第二鰭部40的材料為摻雜濃度相同的n型半導體材料；nMOS的第一柵電極30和pMOS的第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間還設置柵介質層。
請參見圖12a～圖12g，圖12a～圖12g是本發明實施例提供的一種基於p型半導體襯底的FinFET CMOS結構的製備過程示意圖，本實施例基於上述內容，還提供一種在p型半導體襯底上製備FinFET CMOS結構的方法，該方法包括：步驟8.1、提供p型半導體襯底。請參見圖12a，半導體襯底10為p型半導體襯底，且在p型半導體襯底內設置有n型區106，如p型半導體襯底為p型Si襯底。步驟8.2、請參見圖12b，在p型半導體襯底和n型區106上製備一層n型外延層120，如 n型外延層120為n型Si層。步驟8.3、請參見圖12c，刻蝕n型外延層120以形成第一鰭部20和第二鰭部40，其中，在刻蝕pMOS的第二鰭部40時，可以刻蝕至n型區106表面之下，同時所有第二鰭部40的下方仍保留有n型區106，在刻蝕第一鰭部20時，可以刻蝕至p型半導體襯底內，從而在nMOS的每個第一鰭部20下部保留一與第一鰭部20的預設橫截面的形狀和大小相同或相近的第一過渡結構80，第一過渡結構80的材料為p型半導體材料，其中，預設橫截面為圖12c所示的水準方向的橫截面。步驟8.4、請參見圖12d，在除形成第一鰭部20和第二鰭部40的部位以外的部分設置有一層第一絕緣層60。步驟8.5、請參見圖12e，在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90。步驟8.6、請參見圖12f，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。步驟8.7、請參見圖12g，然後在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例九。請參見圖13，圖13是本發明實施例提供的一種基於n型半導體襯底的FinFET CMOS的結構示意圖。本實施例在實施例二和實施例三的基礎上還提供一種在n型半導體襯底上製備的FinFET CMOS結構，即本實施例的半導體襯底10為n型半導體襯底，且在n型半導體襯底內具有p型區107，該FinFET CMOS結構的nMOS包括在p型區107上設置的若干第一鰭部20，pMOS包括在n型半導體襯底10上設置的若干第二鰭部40，在n型半導體襯底上設置有一p型外延層，第一鰭部20和第二鰭部40的材料為摻雜濃度相同的p型半導體材料；nMOS的第一柵電極30和pMOS的第二柵電極50採用同一功函數的導電材料，在柵電極和鰭部之間設置柵介質層。
請參見圖14a～圖14g，圖14a～圖14g是本發明實施例提供的一種基於n型半導體襯底的FinFET CMOS結構的製備過程示意圖，本實施例基於上述內容，還提供一種在n型半導體襯底上製備FinFET CMOS結構的方法，該方法包括：步驟9.1、提供n型半導體襯底。請參見圖14a，半導體襯底10為n型半導體襯底，且在n型半導體襯底內設置有p型區107，如n型半導體襯底為n型Si襯底。步驟9.2、請參見圖14b，在n型半導體襯底和p型區107上製備一層p型外延層130，如 p型外延層130為p型Si層。步驟9.3、請參見圖14c，刻蝕p型外延層130以形成第一鰭部20和第二鰭部40，其中，在刻蝕nMOS的第一鰭部20時，可以刻蝕至p型區107表面之下，同時所有第一鰭部20的下方仍保留有p型區107，在刻蝕第二鰭部40時，可以刻蝕至n型半導體襯底內，從而在pMOS的每個第二鰭部40下部保留一與第二鰭部40的預設橫截面的形狀和大小相同或相近的第二過渡結構110，第二過渡結構110的材料為n型半導體材料，其中，預設橫截面為圖14c所示的水準方向的橫截面。步驟9.4、請參見圖14d，在除形成第一鰭部20和第二鰭部40的部位以外的部分設置有一層第一絕緣層60。步驟9.5、請參見圖14e，在所有第一鰭部20和第二鰭部40的頂部和側壁表面形成柵介質層90。步驟9.6、請參見圖14f，在柵介質層90上澱積和刻蝕柵電極材料以形成第一柵電極30和第二柵電極50。步驟9.7、請參見圖14g，然後在nMOS的第一溝道區兩側通過n型摻雜或外延，形成第一源極區、第一漏極區，在pMOS的第二溝道區兩側通過p型摻雜或外延，形成第二源極區、第二漏極區，最後實現金屬化連接。
實施例十。請參見圖15，圖15是本發明實施例提供的一種FD CMOS的結構示意圖。在實施例一的基礎上，本實施例提供了一種FD CMOS結構，FD CMOS結構的半導體襯底10包括依次層疊設置的襯底層、絕緣層和頂層半導體層，該FD CMOS結構的 nMOS包括由半導體襯底10的頂層半導體層形成的若干第一溝道區140和設置在第一溝道區140上的第一柵電極30，pMOS包括由半導體襯底10的頂層半導體層形成的若干第二溝道區150和設置在第二溝道區150上的第二柵電極50。其中，第一溝道區140與第二溝道區150由相同導電類型的頂層半導體層材料形成；另外，第一柵電極30與第二柵電極50由相同功函數的導電材料形成。需要強調的是，頂層半導體層的厚度和摻雜濃度應滿足在柵電極功函數作用下完全耗盡的要求。
其中，當第一溝道區140與第二溝道區150的材料為摻雜濃度相同的n型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.6~5.1eV。當第一溝道區140與第二溝道區150的材料為摻雜濃度相同的p型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.1~4.5eV。柵電極功函數的具體取值以頂層半導體層的厚度和摻雜濃度等參數而定，此處不做任何限定。
在本實施例中，半導體襯底10優選地為SOI，另外，頂層半導體層還可以為Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族中的一種。
本實施例的nMOS和pMOS的溝道區在同一導電類型的頂層半導體層上製備，且為相同或相近摻雜濃度，優選相同的摻雜濃度，這樣便不需要專門製備n型區或者p型區，從而本實施例的FD CMOS結構可以省去製備n型區或者p型區的工藝過程，由此可以減少多次工序步驟，這對縮短工藝週期，控制工藝誤差，降低晶片工藝成本，提升器件和電路的性能及可靠性等是極為有益和有利的。同時，又由於本實施例的nMOS和pMOS的柵電極所採用的材料為相同功函數的導電材料，優選為同一導電材料，由此便不需要分開製備nMOS的柵電極和pMOS的柵電極，據此可減少多次工藝步驟，縮短工藝週期，控制工藝誤差，降低晶片工藝成本。另外，nMOS的柵電極和pMOS的柵電極採用功函數相同的同一種導電材料，且只需製備一次，有利於提升FD CMOS電路的性能及可靠性。
綜上所述，本實施例通過上述方式簡化了FD CMOS的兩項關鍵工藝技術，減少了製備FD CMOS的工藝步驟，縮減了工藝過程、工藝難度，從而可以降低製備成本，由此還可以提升FD CMOS及其積體電路的成品率、性能與可靠性。另外，本實施例所提供的FD CMOS結構還可增加閾值電壓調控維度，提升開關速度。
需要說明的是，本實施例的FD CMOS還可以在襯底層設置一個電極，其與上面的柵電極共同控制器件的導通與截止，且可充分保障頂層半導體層的耗盡。
實施例十一。本實施例在實施例十的基礎上，還提供一種FD CMOS結構的製備方法，該FD CMOS結構的製備方法包括：步驟10.1、選取半導體襯底10，半導體襯底包括絕緣層和位於絕緣層之上的頂層半導體層，頂層半導體層為p型摻雜或n型摻雜；步驟10.2、在頂層半導體層上形成柵介質層90和相同功函數的第一柵電極30和第二柵電極50；步驟10.3、對頂層半導體層製備第一源極區190和第一漏極區200，以形成nMOS；步驟10.4、對頂層半導體層製備第二源極區210和第二漏極區220，以形成pMOS。
進一步地，在一種具體實施方式中，步驟10.2可以具體包括：在頂層半導體層上生長介質材料層；在介質材料層表面生長同一柵金屬材料，以形成柵介質層90和位於柵介質層90上的第一柵電極30和第二柵電極50。
具體地，首先需要在頂層半導體層上澱積一層介質材料層，該介質材料層用於形成柵介質層90，然後在該介質材料層上形成一層用於形成第一柵電極30和第二柵電極50的導電材料，然後刻蝕位於介質材料層上的導電材料和介質材料層，以形成柵介質層90和位於柵介質層90上的第一柵電極30和第二柵電極50。
進一步地，在一種具體實施方式中，步驟10.3可以具體包括：採用離子注入或擴散方法對nMOS區域的頂層半導體層進行n型摻雜，以形成第一源極區190和第一漏極區200。
進一步地，在一種具體實施方式中，步驟10.4可以具體包括：採用離子注入或擴散方法對pMOS區域的頂層半導體層進行p型摻雜，以形成第二源極區210和第二漏極區220。
需要說明的是，本實施例的製備方法的步驟順序並不是唯一實現實施例一所提供的FD CMOS結構的順序，其僅是為了便於說明本實施例的製備方法，例如在製備過程中還可以先製備第二源極區和第二漏極區，再製備第一源極區和第一漏極區，因此並不能以本實施例的步驟順序進行限定。
應該明白的是，本實施例製備FD CMOS所採取的其他具體工藝手段可以通過現有技術實現，在此不再贅述。
本發明所涉及工藝技術與現有CMOS工藝技術兼容，所以本實施例未給出全部工藝過程，且部分工藝過程可調換順序。
實施例十二。請參見圖16a～圖16f，圖16a～圖16f是本發明實施例提供的一種FD CMOS的製備過程示意圖。本實施例在實施例十一的基礎上，還提供一種FD CMOS的具體製備方法，該製備方法包括：步驟11.1、請參見圖16a，提供半導體襯底10。具體地，半導體襯底10為SOI，SOI的頂層Si可以是n型半導體，也可以是p型半導體，在SOI頂層Si為n型Si或者頂層Si為p型Si時，其製備CMOS的工藝步驟和過程相同，工藝的差別僅在後續製備柵電極時所採用的導電材料不同。頂層Si的厚度、摻雜濃度按設計要求製備。
步驟11.2、請參見圖16b，其中，圖16b為正視圖，形成淺溝槽隔離160(STI，Shallow Trench Isolation)。具體地，根據nMOS和pMOS的平面佈局設計，刻蝕隔離槽，隔離槽內澱積介質，介質與頂層Si表面平齊，以形成淺溝槽隔離160。淺溝槽隔離160的作用是實現nMOS與pMOS的電學隔離。
步驟11.3、澱積柵介質層和製備柵電極。具體地，請參見圖16c，首先在頂層Si上澱介質材料層，然後在介質材料層上澱積柵金屬層，柵金屬的功函數視SOI頂層Si導電類型而定。柵金屬功函數的具體值，基於電學參數和頂層Si物理參數優化確定。最後再刻蝕柵金屬層和介質材料層，形成nMOS與pMOS的柵介質層90以及位於柵介質層90之上的第一柵電極30和第二柵電極50。
步驟11.4、形成LDD(Lightly Doped Drain Implants Process，輕摻雜漏注入)。具體地，因為隔離區內的器件結構是完全等同的，因此首先需要確定哪些作為nMOS, 哪些作為pMOS，然後依據頂層Si導電類型，確定需要進行LDD的器件，其中，如果頂層Si是n型半導體，則僅對pMOS形成p型LDD170，例如圖16d；如果頂層Si是p型半導體，則僅對nMOS形成n型LDD。
步驟11.5、形成側牆介質和形成源極區、漏極區。具體地，請參見圖16e，首先在第一柵電極30和第二柵電極50的側壁形成側牆介質180，然後採用離子注入或擴散方法對nMOS區域的頂層半導體層進行n型摻雜，以製備n型摻雜的第一源極區190和第一漏極區200，採用離子注入或擴散方法對pMOS區域的頂層半導體層進行p型摻雜，以製備p型摻雜的第二源極區210和第二漏極區220，其中，第一溝道區140位於第一源極區190和第一漏極區200之間，第二溝道區150位於第二源極區210和第二漏極區220之間。
步驟11.6、形成金屬電極。具體地，請參見圖16f，在nMOS和pMOS的源極區、漏極區和柵電極區，通過澱積介質和金屬以及刻蝕，形成歐姆接觸的金屬電極230。
步驟11.7、FD SOI CMOS金屬化。具體地，通過金屬化連接，實現FD SOI CMOS。形成CMOS的金屬化過程和方法與常規CMOS工藝相同，在此不再贅述。
實施例十三。請參見圖17，圖17是本發明實施例提供的一種GAA CMOS結構的示意圖，其中，圖17 (1)、圖17 (3)為側視圖的剖面圖，圖17 (2)為正視圖的局部剖面圖。在實施例一的基礎上，本實施例提供了一種GAA CMOS結構，該GAA CMOS結構的nMOS包括在半導體襯底10上設置的第一奈米體結構240和環繞第一奈米體結構240的第一柵電極30，pMOS包括在半導體襯底10上設置的第二奈米體結構250和環繞第二奈米體結構250的第二柵電極50，其中，第一奈米體結構240與第二奈米體結構250由相同導電類型的半導體材料形成；第一柵電極30與第二柵電極50由相同功函數的導電材料形成。需要強調的是，第一奈米體結構240和第二奈米體結構250的厚度和摻雜濃度應滿足在柵電極功函數作用下完全耗盡的要求。
其中，當第一奈米體結構240與第二奈米體結構250的材料為摻雜濃度相同的n型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.6~5.1eV。當第一奈米體結構240與第二奈米體結構250的材料為摻雜濃度相同的p型半導體材料時，優選地第一柵電極30和第二柵電極50的功函數的範圍為4.1~4.5eV。柵電極功函數的具體取值以奈米體結構的厚度和摻雜濃度等參數而定，此處不做任何限定。
在本實施例中，第一奈米體結構240包括至少一個第一奈米體，第二奈米體結構包括至少一個第二奈米體，其中，在第一奈米體和第二奈米體的數量大於或者等於兩個時，其有兩種排列方式，一種為多個第一奈米體或者多個第二奈米體在豎直方向呈堆疊方式排列，其中豎直方向如圖17所示，另一種為多個第一奈米體或者多個第二奈米體在水準方向處於同一層排列。
另外，第一奈米體與第二奈米體可以處於同一層，也可以處於相鄰層，當處於同一層時，第一奈米體與第二奈米體所採用的半導體材料相同，例如均為Si、Ge或者SiGe等，當處於相鄰層時，第一奈米體與第二奈米體所採用的半導體材料不同，例如第一奈米體的材料為Si，第二奈米體的材料為Ge或者SiGe。例如，請參見圖17和圖18，圖17為第一奈米體與第二奈米體處於同一層的結構，圖18為第一奈米體與第二奈米體處於相鄰層的結構，其中， 圖18 (1)、圖18 (3)為側視圖的剖面圖，圖18 (2)為正視圖的局部剖面圖。
進一步地，第一奈米體與第二奈米體為奈米片或者奈米線。奈米片或者奈米線可以是Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族等半導體材料。
在本實施例中，半導體襯底10可以為體矽襯底或者SOI襯底。半導體襯底10還可以為Si、SiGe、Ge、SiC、Ⅲ-Ⅳ族等半導體材料。
本實施例的nMOS的第一奈米體結構和pMOS的第二奈米體結構採用相同導電類型的半導體材料製備，且為相同或相近摻雜濃度，優選相同的摻雜濃度，從而本實施例的GAA CMOS可以省去分別製備不同導電類型的半導體材料的工藝過程，由此可減少多次工序步驟，這對縮短工藝週期，控制工藝誤差，降低晶片工藝成本，提升器件和電路的性能及可靠性等是極為有益和有利的。同時，又由於本實施例的nMOS和pMOS的柵電極所採取的材料為相同功函數的導電材料，優選為同一導電材料，由此便不需要分開製備nMOS的柵電極和pMOS的柵電極，據此，雖然是縮減了製備柵電極的關鍵工藝，但同樣可減少多次工藝步驟，縮短工藝週期，控制工藝誤差，降低晶片工藝成本。另外， nMOS的柵電極和pMOS的柵電極採用功函數相同的同一種導電材料，且只需製備一次，有利於提升GAA CMOS電路的性能及可靠性。
綜上所述，本實施例通過上述方式簡化了GAA CMOS的兩項關鍵工藝技術，減少了製備GAA CMOS的工藝步驟，縮減了工藝過程、工藝難度，從而可以降低製備成本，由此還可以提升GAA CMOS及其積體電路的成品率、性能與可靠性。另外，本實施例所提供的GAA CMOS結構還可增加閾值電壓調控維度和提升開關速度。
實施例十四。請繼續參見圖17和圖18，本實施例在實施例十三的基礎上，還提供一種GAA CMOS結構的製備方法，該GAA CMOS結構的製備方法包括：步驟12.1、選取半導體襯底10；步驟12.2、在半導體襯底10上形成第一材料疊層和第二材料疊層；步驟12.3、刻蝕第一材料疊層的犧牲層、第二材料疊層的犧牲層對應形成在兩端設置有第一源極區190和第一漏極區200的第一奈米體結構240、在兩端設置有第二源極區210和第二漏極區220的第二奈米體結構250；步驟12.4、環繞第一奈米體結構240和第二奈米體結構250形成柵介質層和相同功函數的第一柵電極30和第二柵電極50，以形成nMOS和pMOS，其中，第一奈米體結構和第二奈米體結構具有相同的導電類型；步驟12.5 金屬化。澱積金屬，實現金屬化連接，如圖17和圖18所示，形成GAA CMOS。
進一步地，在一種具體實施方式中，步驟12.2可以具體包括：步驟12.21、在半導體襯底10上形成交替層疊設置的第一材料層和第二材料層；步驟12.22、刻蝕層疊設置的第一材料層和第二材料層形成第一材料疊層和第二材料疊層。
具體地，首先在半導體襯底10上依次形成層疊設置的第一材料層和第二材料層，之後刻蝕層疊設置的第一材料層和第二材料層，從而形成用於製備第一奈米體結構240的第一材料疊層和用於製備第二奈米體結構250的第二材料疊層。
進一步地，步驟12.21可以具體包括：在半導體襯底10上生長第一材料層和第二材料層時，結合原位摻雜方法形成具有相同導電類型的交替層疊設置的第一材料層和第二材料層。
進一步地，在一種具體實施方式中，步驟12.3可以具體包括：步驟12.31、在第一材料疊層兩端製備第一源極區190和第一漏極區200、在第二材料疊層兩端製備第二源極區210和第二漏極區220；步驟12.32、刻蝕第一材料疊層的犧牲層形成第一奈米體結構240和刻蝕第二材料疊層的犧牲層形成第二奈米體結構250。
其中，犧牲層即為需要去除掉的材料層，當刻蝕掉第一材料疊層的第一材料層和第二材料疊層的第一材料層可以形成奈米片或者奈米線處於同一層的第一奈米體結構240和第二奈米體結構250，當刻蝕掉第一材料疊層的第一材料層和第二材料疊層的第二材料層可以形成奈米片或者奈米線處於相鄰層的第一奈米體結構240和第二奈米體結構250。
進一步地，在一種具體實施方式中，步驟12.4可以具體包括：步驟12.41、環繞第一奈米體結構240和第二奈米體結構250生長介質材料以形成柵介質層；步驟12.42、在柵介質層表面生長同一柵電極材料，以形成具有相同功函數的第一柵電極30和第二柵電極50。
需要說明的是，本實施例的製備方法的步驟順序並不是唯一實現實施例一所提供的GAA CMOS結構的順序，其僅是為了便於說明本實施例的製備方法，例如在製備過程中可以先製備第一源極區、第一漏極區，再製備第二源極區和第二漏極區，也可以先製備第二源極區和第二漏極區，再製備第一源極區、第一漏極區。
應該明白的是，本實施例製備GAA CMOS所採取的其他具體工藝手段可以通過現有技術實現，在此不再贅述。
本發明所涉及工藝技術與現有CMOS工藝技術兼容，所以本實施例未給出全部工藝過程，且部分工藝過程可調換順序。
在本發明的描述中，術語“第一”、“第二”僅用於描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有“第一”、“第二”的特徵可以明示或者隱含地包括一個或者更多個該特徵。在本發明的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的限定。
在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特徵、結構、材料或者特資料點包含于本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不必須針對的是相同的實施例或示例。而且，描述的具體特徵、結構、材料或者特資料點可以在任何的一個或多個實施例或示例中以合適的方式結合。此外，本領域的技術人員可以將本說明書中描述的不同實施例或示例進行接合和組合。
以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定本發明的具體實施只局限於這些說明。對於本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬於本發明的保護範圍。
10:半導體襯底 20:第一鰭部 30:第一柵電極 40:第二鰭部 50:第二柵電極 60:第一絕緣層 70:n型半導體層 80:第一過渡結構 90:柵介質層 100:p型半導體層 101:Si襯底層 102:Si外延層 103:襯底層 104:第二絕緣層 105:表矽層 106:n型區 107:p型區 110:第二過渡結構 120:n型外延層 130:p型外延層 140:第一溝道區 150:第二溝道區 160:淺溝槽隔離 170:p型LDD 180:側牆介質 190:第一源極區 200:第一漏極區 210:第二源極區 220:第二漏極區 230:金屬電極 240:第一奈米體結構 250:第二奈米體結構
圖1是本發明實施例提供的一種CMOS的原理示意圖； 圖2是本發明實施例提供的一種FinFET CMOS的結構示意圖； 圖3是本發明實施例提供的一種基於體矽襯底的FinFET CMOS的結構示意圖； 圖4a～圖4f是本發明實施例提供的一種基於體矽襯底的FinFET CMOS結構的製備過程示意圖； 圖5是本發明實施例提供的另一種基於體矽襯底的FinFET CMOS的結構示意圖； 圖6a～圖6f是本發明實施例提供的另一種基於體矽襯底的FinFET CMOS結構的製備過程示意圖； 圖7是本發明實施例提供的一種基於SOI襯底的FinFET CMOS的結構示意圖； 圖8a～圖8e是本發明實施例提供的一種基於SOI襯底的FinFET CMOS結構的製備過程示意圖； 圖9是本發明實施例提供的另一種基於SOI襯底的FinFET CMOS的結構示意圖； 圖10a～圖10e是本發明實施例提供的另一種基於SOI襯底的FinFET CMOS結構的製備過程示意圖； 圖11是本發明實施例提供的一種基於p型半導體襯底的FinFET CMOS的結構示意圖； 圖12a～圖12g是本發明實施例提供的一種基於p型半導體襯底的FinFET CMOS結構的製備過程示意圖； 圖13是本發明實施例提供的一種基於n型半導體襯底的FinFET CMOS的結構示意圖； 圖14a～圖14g是本發明實施例提供的一種基於n型半導體襯底的FinFET CMOS結構的製備過程示意圖； 圖15是本發明實施例提供的一種FD CMOS的結構示意圖； 圖16a～圖16f是本發明實施例提供的一種FD CMOS的製備過程示意圖； 圖17是本發明實施例提供的一種GAA CMOS結構的示意圖； 圖18是本發明實施例提供的另一種GAA CMOS結構的示意圖。
10:半導體襯底
20:第一鰭部
30:第一柵電極
40:第二鰭部
50:第二柵電極

Claims (11)

  1. 一種CMOS結構，包括nMOS和pMOS，其中，所述nMOS包括在半導體襯底上設置的第一溝道區和第一柵電極，所述pMOS包括在所述半導體襯底上設置的第二溝道區和第二柵電極，其中， 所述第一溝道區與所述第二溝道區由相同導電類型的半導體材料形成； 所述第一柵電極與所述第二柵電極由相同功函數的導電材料形成。
  2. 如請求項1所述之CMOS結構，其中，所述CMOS結構為FinFET CMOS結構，其中， 所述第一溝道區在第一鰭部中形成，所述第二溝道區在第二鰭部中形成，所述第一鰭部和所述第二鰭部由相同導電類型的半導體材料形成； 所述第一柵電極位於所述第一鰭部上，所述第二柵電極位於所述第二鰭部上。
  3. 如請求項2所述之CMOS結構，其中，所述CMOS結構為FD CMOS結構，其中， 所述第一溝道區和所述第二溝道區形成於半導體襯底的頂部半導體層中，所述半導體襯底包括絕緣層和頂部半導體層且所述頂部半導體層位於所述絕緣層上； 所述第一柵電極位於所述第一溝道區上，所述第二柵電極位於所述第二溝道區上。
  4. 如請求項1所述之CMOS結構，其中，所述CMOS結構為GAA CMOS結構，其中， 所述第一溝道區在第一奈米體結構中形成，所述第二溝道區在第二奈米體結構中形成，所述第一奈米體結構與所述第二奈米體結構由相同導電類型的半導體材料形成； 所述第一柵電極環繞所述第一奈米體結構，所述第二柵電極環繞所述第二奈米體結構。
  5. 如請求項1至4任一項所述之CMOS結構，其中，所述第一溝道區與所述第二溝道區的材料為摻雜濃度相同的n型半導體材料，所述nMOS的第一源極區、第一漏極區為n型摻雜，所述pMOS的第二源極區、第二漏極區為p型摻雜。
  6. 如請求項5所述之CMOS結構，其中，所述第一柵電極和所述第二柵電極的功函數的範圍為4.6~5.1eV。
  7. 如請求項1至4任一項所述之CMOS結構，其中，所述第一溝道區與所述第二溝道區的材料為摻雜濃度相同的p型半導體材料，所述nMOS的第一源極區、第一漏極區為n型摻雜，所述pMOS的第二源極區、第二漏極區為p型摻雜。
  8. 如請求項7所述之CMOS結構，其中，所述第一柵電極和所述第二柵電極的功函數的範圍為4.1~4.5eV。
  9. 一種FinFET CMOS結構的製備方法，其中，所述製備方法包括：選取半導體襯底； 在所述半導體襯底上形成相同導電類型的第一鰭部和第二鰭部； 在所述第一鰭部和所述第二鰭部的頂部和側壁表面形成柵介質層和相同功函數的第一柵電極和第二柵電極； 對所述第一鰭部製備第一源極區和第一漏極區，以形成nMOS； 對所述第二鰭部製備第二源極區和第二漏極區，以形成pMOS。
  10. 一種FD CMOS結構的製備方法，其中，所述製備方法包括： 選取半導體襯底，所述半導體襯底包括絕緣層和頂部半導體層且所述頂部半導體層位於所述絕緣層上，所述頂部半導體層為p型摻雜或n型摻雜； 在所述頂部半導體層上形成柵介質層和相同功函數的第一柵電極和第二柵電極； 對所述頂部半導體層製備第一源極區和第一漏極區，以形成nMOS； 對所述頂部半導體層製備第二源極區和第二漏極區，以形成pMOS。
  11. 一種GAA CMOS結構的製備方法，其中，所述製備方法包括： 選取半導體襯底； 在所述半導體襯底上形成第一材料疊層和第二材料疊層； 刻蝕所述第一材料疊層和所述第二材料疊層以形成第一奈米體結構和第二奈米體結構，其中，所述第一奈米體結構和所述第二奈米體結構具有相同的導電類型； 環繞所述第一奈米體結構和所述第二奈米體結構形成柵介質層和相同功函數的第一柵電極和第二柵電極。
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