CN110875320A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供衬底；在所述衬底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；在所述衬底上形成介质层，所述介质层覆盖第一栅极结构和源漏掺杂层；在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出；在第一沟槽底部区内形成第一导电结构；形成第一导电结构后，在第一沟槽顶部区内形成绝缘层，所述绝缘层材料和介质层材料不同；形成绝缘层后，在介质层内形成与第一栅极结构相连的第二导电结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；在所述衬底上形成介质层，所述介质层覆盖第一栅极结构和源漏掺杂层；在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出；在第一沟槽底部区内形成第一导电结构；形成第一导电结构后，在第一沟槽顶部区内形成绝缘层，所述绝缘层材料和介质层材料不同；形成绝缘层后，在介质层内形成与第一栅极结构相连的第二导电结构。
可选的，所述介质层的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，所述绝缘层的材料包括：碳化硅、氮碳化硅或碳氧化硅。
可选的，所述绝缘层的形成方法包括：在第一沟槽顶部区内和介质层上形成初始绝缘层；平坦化所述初始绝缘层，直至暴露出介质层顶部表面，形成所述绝缘层。
可选的，所述第一沟槽顶部区尺寸与所述第一沟槽底部区尺寸的差为5nm～20nm。
可选的，所述第一沟槽顶部区侧壁相对于所述第一沟槽底部区侧壁的距离为2.5nm～20nm。
可选的，所述第一沟槽顶部区的深度与第一沟槽的深度的比例为1:4～1:8。
可选的，所述第一沟槽顶部区的深度为150埃～300埃。
可选的，形成第一沟槽顶部区后，形成第一沟槽底部区。
可选的，所述第一沟槽的形成方法包括：在所述介质层上形成第一图形化层，所述第一图形化层暴露出部分介质层表面；以所述第一图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽顶部区；去除所述第一图形化层，在介质层上形成第二图形化层，所述第二图形化层暴露出部分第一沟槽顶部区底部的介质层表面；以所述第二图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽底部区，所述第一沟槽底部区位于第一沟槽顶部区底部。
可选的，所述第一沟槽的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层；在初始第一沟槽内形成牺牲层，所述牺牲层顶部表面低于介质层顶部表面；在介质层表面形成第一掩膜层，所述第一掩膜层暴露出部分初始第一沟槽两侧的介质层表面；以所述第一掩膜层为掩膜刻蚀所述第一掩膜层暴露出的初始第一沟槽两侧的介质层，形成第一沟槽顶部区，所述第一沟槽顶部区底部表面与牺牲层顶部表面齐平；形成第一沟槽顶部区后，去除所述牺牲层，形成第一沟槽底部区。
可选的，所述牺牲层的材料包括：有机材料。
可选的，所述牺牲层的形成方法包括：在初始第一沟槽内和介质层上形成初始牺牲材料层；平坦化所述初始牺牲材料层，直至暴露出介质层表面，形成初始牺牲层；回刻蚀去除部分初始牺牲层，形成所述牺牲层。
可选的，所述第一沟槽的形成方法包括：在所述介质层内形成初始第二沟槽；刻蚀初始第二沟槽两侧的介质层和初始第二沟槽底部的介质层，直至暴露出源漏掺杂层，形成第一沟槽顶部区和第一沟槽底部区。
可选的，所述第一导电结构的形成方法包括：在第一沟槽内和介质层上形成初始第一导电材料层；平坦化所述初始第一导电材料层，直至暴露出介质层表面，形成第一导电材料层；回刻蚀第一导电材料层，直至暴露出第一沟槽顶部区底部的介质层表面，在第一沟槽底部区内形成所述第一导电结构。
可选的，所述第二导电结构的形成方法包括：刻蚀相邻第一沟槽之间的介质层，在相邻第一沟槽之间的介质层内形成凹槽，所述凹槽暴露出第一栅极结构部分顶部表面；在所述凹槽内形成所述第二导电结构。
可选的，所述凹槽的形成方法包括：在介质层上形成第二掩膜层，所述第二掩膜层暴露出部分相邻第一沟槽顶部区之间的介质层表面；以所述第二掩膜层为掩膜，刻蚀相邻第一沟槽顶部区之间的介质层，在相邻第一沟槽顶部区之间的介质层内形成所述凹槽。
可选的，所述衬底包括相邻的器件区，所述衬底器件区内还具有第一鳍部，且相邻器件区的第一鳍部相邻，所述第一栅极结构横跨相邻器件区的相邻第一鳍部且覆盖相邻的第一鳍部部分顶部和侧壁表面；所述源漏掺杂层位于器件区的第一栅极结构两侧的第一鳍部内。
相应的，本发明还提供一种采用上述任意一项方法形成的半导体器件，包括：衬底；位于衬底上的第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；位于衬底上的介质层，所述介质层覆盖第一栅极结构和源漏掺杂层；位于在介质层内的暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出；位于第一沟槽底部区内的第一导电结构；位于第一沟槽顶部区内的绝缘层，所述绝缘层材料和介质层材料不同；位于介质层内的与第一栅极结构相连的第二导电结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，第一沟槽包括顶部区和底部区，第一沟槽顶部区侧壁相对于第一沟槽底部区侧壁凹陷，则第一沟槽底部区侧壁与第一凹槽顶部区侧壁的最小距离大于零；在第一沟槽底部区形成第一导电结构，在第一沟槽之间的介质层内形成第二导电结构，由于第一沟槽顶部区尺寸大于第一沟槽底部区尺寸，第一导电结构与第二导电结构之间的最小距离为第一沟槽顶部区侧壁和第一沟槽底部区侧壁的最小距离，故第一导电结构和第二导电结构之间的介质层的尺寸大于零；第一导电结构和第二导电结构之间隔离较好，通过控制第一沟槽顶部区侧壁和第一沟槽底部区侧壁的距离，能够调整第一导电结构和第二导电结构之间的最小距离，防止第一导电结构和第二导电结构之间漏电。同时，在第一沟槽顶部区形成绝缘层，所述绝缘层覆盖第一导电结构顶部表面，能防止第一导电结构和第二导电结构之间短接。综上，使得半导体器件的性能得到提升。
附图说明
图1至图2是一种SRAM器件结构示意图；
图3至图15是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图2是一种SRAM器件的结构示意图。
一种SRAM器件，请参考图1和图2，图1为半导体器件的俯视图，图2为在图1中切割线M-M1的剖面图，包括：衬底100，所述衬底100包括相邻的器件区A，所述相邻器件区A沿轴S-S1镜像连接，所述器件区A衬底100表面具有鳍部110和隔离层101，所述隔离层101覆盖部分鳍部110侧壁，且相邻器件区A的鳍部110相邻；横跨相邻器件区A的相邻鳍部110的栅极结构120；位于器件区A栅极结构120两侧的鳍部110内的源漏掺杂层130，且相邻器件区A的至少一个源漏掺杂层130相邻；位于衬底上的介质层140，所述介质层140覆盖源漏掺杂层130顶部表面以及栅极结构120顶部和侧壁表面；位于介质层140内的第一导电结构150和第二导电结构，所述第一导电结构150横跨源漏掺杂层130，覆盖部分源漏掺杂层130顶部和侧壁表面，所述第二导电结构160覆盖部分第一栅极结构120顶部表面。
上述SRAM器件中，第一导电结构用于连接第一金属互连层和源漏掺杂层，第二导电结构用于连接第一金属互连层与栅极结构。形成第一导电结构后，形成第二导电结构，形成第二导电结构的过程中，需要用到光刻工艺形成沟槽，因为光刻工艺的精度限制，容易导致沟槽的位置发生偏差，使得沟槽与相邻的两个第一导电结构150之间的距离不相等，若所述第二导电结构160与所述第一导电结构150之间介质层过薄时，容易漏电；尤其是当所述沟槽发生严重偏移时，还容易导致第一导电结构150和第二导电结构之间发生桥接，从而导致所形成的半导体器件性能不佳。
在此基础上，本发明提供一种半导体器件的形成方法，在介质层内形成第一沟槽，所述第一沟槽顶部区尺寸大于底部区尺寸，顶部区侧壁相对于底部区侧壁凸出，在第一沟槽底部区内形成第一导电结构，在第一沟槽之间的介质层内形成第二导电结构，第一导电结构和第二导电结构之间介质层的最小距离为第一沟槽顶部区侧壁与底部区侧壁的最小距离，调整第一沟槽顶部区侧壁与底部区侧壁之间的最小距离，防止第一导电结构和第二导电结构之间漏电；在第一沟槽顶部区形成绝缘层，所述绝缘层覆盖第一导电结构表面，防止第一导电结构与第二导电结构短接，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图15是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图3和图4，图3为半导体器件的俯视图，图4为沿图3中切割线N-N1的截面示意图，提供衬底200。
所述衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述衬底200的材料为单晶硅。
本实施例中，所述衬底200包括相邻的器件区I。
图3中仅示出了所述半导体器件中相邻的两个器件区I，所述器件区I沿轴S2-S3镜像分布。
本实施例中，所述器件区I用于形成静态随机存取存储器。
在其他实施例中，所述器件区用于形成PMOS晶体管或者NMOS晶体管。
在所述衬底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧。
本实施例中，在所述器件区I的衬底200上形成第一栅极结构210和源漏掺杂层250。
本实施例中，所述器件区I衬底200内还具有第一鳍部201，且相邻器件区I的第一鳍部201相邻，所述第一栅极结构210横跨相邻器件区I的相邻第一鳍部201且覆盖相邻的第一鳍部201部分顶部和侧壁表面；所述源漏掺杂层250位于器件区I的第一栅极结构210两侧的第一鳍部内，且相邻器件区Ⅰ内至少一个源漏掺杂层250相邻。
本实施例中，还包括：在所述衬底200器件区I上形成第二栅极结构220，所述第二栅极结构220横跨第一鳍部201覆盖第一鳍部201部分顶部和侧壁表面；所述源漏掺杂层250还位于第二栅极结构220两侧的第一鳍部201内。
本实施例中，第一鳍部201作为传输晶体管和下拉晶体管的一个鳍部。
在一实施例中，还包括：在相邻器件区Ⅰ第一鳍部201两侧的衬底200表面形成第二鳍部，所述第二栅极结构220横跨第一鳍部201和第二鳍部，覆盖部分第二鳍部顶部和侧壁表面。所述第二鳍部作为上拉晶体管的鳍部。
在其他实施例中，所述第二鳍部作为其他晶体管的鳍部，所述晶体管为NMOS晶体管或者PMOS晶体管。
本实施例中，所述第一鳍部201和第二鳍部通过图形化所述衬底200而形成。在其它实施例中，可以是：在所述衬底200上形成第一鳍部材料层，然后图形化所述第一鳍部材料层，从而形成第一鳍部201和第二鳍部。
本实施例中，第一鳍部201的材料为单晶硅。在其它实施例中，第一鳍部201的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述衬底200上形成隔离层202，所述隔离层202覆盖第一鳍部201的部分侧壁表面。所述隔离层202的材料包括氧化硅。
本实施例中，所述第一栅极结构210和第二栅极结构220包括栅介质层和位于栅介质层上的栅极层。所述栅介质层的材料为高K(K大于3.9)介质材料，所述栅极层的材料为金属，如钨。
第一栅极结构210的顶部具有第一栅极保护层211。
第二栅极结构220的顶部具有第二栅极保护层221。
本实施例中，所述介质层230包括第一层间介质层231和第二层间介质层232，所述第一层介质层231覆盖第一栅极结构210和第二栅极结构220侧壁，所述第二层介质层232覆盖第一栅极结构210和第二栅极结构220顶部表面。
所述第一栅极结构210的形成方法包括：在器件区I的衬底200上形成由一器件区延伸至相邻器件区的第一伪栅极结构，所述第一伪栅极结构横跨相邻两个器件区I的第一鳍部201；形成覆盖衬底200、第一鳍部201顶部和侧壁以及伪第一栅极结构侧壁的第一层介质层231，所述第一层介质层231由一器件区I延伸至相邻器件区I；形成第一层介质层231后，去除第一伪栅极结构，在第一层介质层231内形成第一栅开口；在所述第一栅开口内形成所述第一栅极结构210。
本实施例中，形成第一栅极结构210的过程中形成所述第二栅极结构220，所述第二栅极结构220的形成方法包括：在器件区I的衬底200上形成第二伪栅极结构，所述第二伪栅极结构横跨器件区I的第一鳍部201；去除第二伪栅极结构，在第一层介质层231内形成第二栅开口；在所述第二栅开口内形成所述第二栅极结构220。
本实施例中，还包括：形成第一侧墙241和第二侧墙242，第一侧墙241位于第一栅极结构210的侧壁，第二侧墙242位于第二栅极结构220的侧壁，第一栅极结构220的顶部表面和第一侧墙241的顶部表面齐平，第二栅极结构220的顶部表面和第二侧墙242的顶部表面齐平；所述第一层间介质层231覆盖第一侧墙241的侧壁和第二侧墙242的侧壁，所述第二层间介质层232还位于第一侧墙241和第二侧墙242上。
本实施例中，形成第一层介质层231之前，在第一伪栅极结构和第二伪栅极结构两侧的第一鳍部201内形成源漏掺杂层250，所述源漏掺杂层250的形成方法包括：分别在第一伪栅极结构和第二伪栅极结构两侧的第一鳍部201内形成凹槽；在所述凹槽内外延形成所述源漏掺杂层250。
本实施例中，第一栅极结构210和第二栅极结构220共用源漏。
在其它实施例中，第一栅极结构和第二栅极结构不共用源漏。
在其他实施例中，所述源漏掺杂层250采用离子注入工艺而形成。
其他实施例中，在衬底200上形成横跨第一鳍部201的第一栅极结构210；形成第一栅极结构210后，在第一栅极结构210两侧的第一鳍部201内形成源漏掺杂层250。
参考图5，在所述衬底200表面形成第二层介质层232。
所述第二层介质层232用于层间隔离。
所述第二层介质层232覆盖隔离层201表面、第一鳍部201表面、第一栅极结构210顶部表面、第二栅极结构220顶部表面和源漏掺杂层250顶部和侧壁表面。
所述第二层介质层232的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出。所述第一沟槽的具体形成方法请参考图6至图11。
参考图6，在介质层230内形成初始第一沟槽260，所述初始第一沟槽260暴露出源漏掺杂层250。
所述初始第一沟槽260暴露出部分源漏掺杂层250顶部和侧壁表面。
所述初始第一沟槽260为后续形成第一沟槽的过渡状态。
所述初始第一沟槽260贯穿第一层介质层231和第二层介质层232。
所述初始第一沟槽260的尺寸与后续形成的第一沟槽底部区262的尺寸一致。
所述初始第一沟槽260的深度与后续形成的第一沟槽的深度相同。
参考图7，在初始第一沟槽260内形成牺牲层203，所述牺牲层203顶部表面低于介质层230顶部表面。
具体的，所述牺牲层203顶部表面低于第二层介质层232顶部表面。
所述牺牲层203在形成第一沟槽顶部区时保护源漏掺杂层250。
所述牺牲层203的形成方法包括：在所述初始第一沟槽260内和介质层230表面形成初始牺牲材料层(未图示)；平坦化所述初始牺牲材料层，直至暴露出介质层230顶部表面，在初始第一沟槽260内形成初始牺牲层(未图示)；回刻蚀去除部分初始牺牲层，形成所述牺牲层203。
所述牺牲层203的材料包括：有机材料。
本实施例中，所述牺牲层203的材料为ODL(Organic Dielectric Layer)材料，采用旋转涂覆工艺形成所述初始牺牲材料层。
在其他实施例中，所述牺牲层203的材料还可以为BARC(Bottom Anti-ReflectiveCoating)材料或DUO(Deep UV Light Absorbing Oxide)材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
所述牺牲层203顶部表面距离介质层230顶部表面的距离，决定了后续形成的第一沟槽顶部区的深度。
参考图8，去除部分初始第一沟槽260两侧的介质层230，在介质层230内形成第一沟槽顶部区261。
去除部分初始第一沟槽260周围的介质层230的方法包括：在介质层230表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分初始第一沟槽260两侧的介质层230表面；以所述第一掩膜层为掩膜刻蚀第一掩膜层暴露出的初始第一沟槽260两侧的介质层230，形成第一沟槽顶部区261，所述第一沟槽顶部区261底部表面与牺牲层203顶部表面齐平。
形成第一沟槽顶部区261的过程中，形成所述第一沟槽底部区262。
参考图9、图10和图11，图10为图9状态时半导体器件的俯视图，图11为沿图10中切割线A-A1的截面示意图，形成第一沟槽顶部区261后，去除牺牲层203，形成第一沟槽底部区262，所述第一沟槽底部区262暴露出源漏掺杂层250。
所述第一沟槽顶部区261和第一沟槽底部区262共同构成第一沟槽。
所述第一沟槽顶部区261尺寸大于所述第一沟槽底部区262尺寸，所述第一沟槽顶部区261侧壁相对于第一沟槽底部区262侧壁凸出。
所述第一沟槽顶部区261尺寸与所述第一沟槽底部区262尺寸的差为5nm～20nm。
所述第一沟槽顶部区侧壁相对于所述第一沟槽底部区侧壁的距离为2.5nm～20nm。
第一沟槽顶部区261尺寸与所述第一沟槽底部区262尺寸的差决定了第一沟槽顶部区侧壁与同一侧的所述第一沟槽底部区侧壁的距离。
第一沟槽顶部区侧壁与同一侧的所述第一沟槽底部区侧壁的最小距离，决定了后续形成的第一导电结构和第二导电结构之间的介质层的最小厚度。
由于相邻第一沟槽底部区之间的尺寸一定，所述第一沟槽顶部区261尺寸与所述第一沟槽底部区262尺寸的差过大，则第一沟槽顶部区261尺寸较大，位于第一沟槽之间的介质层的尺寸较小，位于相邻第一沟槽之间的介质层内的第二导电结构尺寸过小，所形成的半导体器件的性能不佳；所述第一沟槽顶部区261尺寸与所述第一沟槽底部区262尺寸的差过小，第一沟槽顶部区侧壁与同一侧的所述第一沟槽底部区侧壁的距离较小，后续形成的第一导电结构和第二导电结构之间的介质层的厚度较小，第一导电结构和第二导电结构之间的介质层容易被击穿，从而导致第一导电结构和第二导电结构之间发生漏电。
所述第一沟槽顶部区261的深度与第一沟槽的深度的比例为1:4～1:8。
所述第一沟槽顶部区261的深度为150埃～300埃。
在一实施例中，形成第一沟槽顶部区后，形成第一沟槽底部区。
所述第一沟槽的形成方法包括：在所述介质层上形成第一图形化层，所述第一图形化层暴露出部分介质层表面；以所述第一图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽顶部区；去除所述第一图形化层，在介质层上形成第二图形化层，所述第二图形化层暴露出部分第一沟槽顶部区底部的介质层表面；以所述第二图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽底部区，所述第一沟槽底部区位于第一沟槽顶部区底部。
在一实施例中，所述第一沟槽的形成方法包括：在所述介质层内形成初始第二沟槽；刻蚀初始第二沟槽两侧的介质层和初始第二沟槽底部的介质层，直至暴露出源漏掺杂层，形成第一沟槽顶部区和第一沟槽底部区。
所述第一沟槽顶部区261内后续形成绝缘层，所述第一沟槽顶部区261的高度决定了后续形成的绝缘层的厚度，所述绝缘层厚度过薄，绝缘效果有限，第一导电结构容易与第二导电结构之间发生漏电；所述第一沟槽顶部区261的尺寸过大，则第一导电结构尺寸过小，所形成的半导体器件性能不佳。
第一沟槽底部区262侧壁相对于第一沟槽顶部区261侧壁凹陷，则第一沟槽底部区262侧壁与第一凹槽顶部区261侧壁的最小距离大于零；后续在第一沟槽底部区262形成第一导电结构，后续在第一沟槽之间的介质层内形成第二导电结构，由于第一沟槽顶部区261尺寸大于第一沟槽底部区262尺寸，第一导电结构与第二导电结构之间的最小距离为第一沟槽顶部区261侧壁和第一沟槽底部区262侧壁的最小距离，故后续形成的第一导电结构和第二导电结构之间的介质层的尺寸大于零；第一导电结构和第二导电结构之间隔离较好，通过控制第一沟槽顶部区261侧壁和第一沟槽底部区262侧壁的距离，能够调整第一导电结构和第二导电结构之间的最小距离，防止第一导电结构和第二导电结构之间漏电，从而使得半导体器件的性能得到提升。
在第一沟槽底部区262内形成第一导电结构，所述第一导电结构覆盖部分源漏掺杂层250表面。
参考图12，在第一沟槽内形成第一导电材料层270。
所述第一导电材料层270填充满第一沟槽顶部区261和第一沟槽底部区262。
所述第一导电材料层270顶部表面和介质层230顶部表面齐平。
所述第一导电材料层270为后续形成第一导电结构提供材料。
所述第一导电材料层270的形成方法包括：在第一沟槽内和介质层230上形成初始第一导电材料层(未图示)；平坦化所述初始第一导电材料层，直至暴露出介质层230顶部表面，在第一沟槽内形成所述第一导电材料层。
所述第一导电材料层270的材料为金属，如钨、钴、钛或镍。
本实施例中，所述第一导电材料层的材料为钴。
形成第一导电材料层270的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
形成所述第一导电材料层270之前，还包括在第一沟槽底部暴露出的源漏掺杂层250表面和侧壁表面形成金属层(未图示)。
所述金属层还位于介质层230上。
所述金属层的材料包括Ti、Co或Ni。
本实施例中，所述金属层材料为Ti。
形成金属层的工艺为沉积工艺，如溅射工艺。
形成金属层后，对所述金属层和源漏掺杂层250退火处理，在第一沟槽204暴露出的源漏掺杂层表面形成金属硅化物层(未图示)。
本实施例中，在进行后续的退火处理之前，还在金属层表面形成阻挡层(未图示)。所述阻挡层的材料包括氮化钛或氮化钽。形成所述阻挡层的工艺为沉积工艺，如溅射工艺。
本实施例中，阻挡层在退火处理之前形成，在进行退火处理的过程中，阻挡层能够保护金属层，阻挡退火处理对金属层造成氧化。
在其它实施例中，阻挡层在退火之后形成。
在其它实施例中，不形成阻挡层。
参考图13，在第一沟槽顶部区261内形成绝缘层204。
形成绝缘层204之前，还包括：回刻蚀第一导电材料层270，直至暴露出第一沟槽顶部区261底部的介质层230表面，在第一沟槽底部区262内形成所述第一导电结构271。
所述绝缘层204的形成方法包括：形成第一导电结构270后，在第一沟槽顶部区261内和介质层230表面形成初始绝缘层(未图示)；平坦化所述初始绝缘层，直至暴露出介质层230顶部表面，在第一沟槽顶部区261内形成所述绝缘层204。
所述绝缘层204材料和介质层材料不同。
所述绝缘层204用于保护第一导电结构，所述绝缘层之间为介质层，在后续刻蚀介质层过程中，为避免消耗接绝缘层204，需要绝缘层和介质层材料不同。
所述绝缘层204的材料包括：碳化硅、氮碳化硅或碳氧化硅。
本实施例中，所述绝缘层204的材料为碳化硅。
所述绝缘层204覆盖第一导电结构271顶部表面，防止第一导电结构271和后续形成的第二导电结构之间短接，故需要为绝缘材料。
形成绝缘层204后，在相邻第一沟槽之间的介质层230内形成第二导电结构，所述第二导电结构与第一栅极结构210相连接。
参考图14，形成绝缘层204后，刻蚀相邻第一沟槽之间的介质层230，在相邻第一沟槽之间的介质层230内形成凹槽280。
所述凹槽280暴露出第一栅极结构210部分顶部表面。
具体为，刻蚀相邻第一沟槽顶部区261之间的第二层介质层232，直至暴露出第一栅极结构210顶部表面，在相邻第一沟槽顶部区261之间第二层介质层232内形成凹槽280。
所述凹槽280为后续形成第二导电结构提供空间。
所述凹槽280的形成方法包括：在介质层230上形成第二掩膜层(未图示)，所述第二掩膜层暴露出部分相邻第一沟槽顶部区261之间的第二层介质层232表面；以所述第二掩膜层为掩膜，刻蚀相邻第一沟槽顶部区261之间的第二层介质层232，在相邻第一沟槽顶部区261之间的第二层介质层232内形成所述凹槽280。
参考图15，在所述凹槽280内形成第二导电结构290，所述第二导电结构与第一栅极结构相连接。
所述第二导电结构290覆盖部分第一栅极结构210顶部表面和侧壁表面。
形成第二导电结构290之前，还包括：去除凹槽280暴露出的第一栅极结构本体顶部的第一栅极保护层211。
所述第二导电结构290与第一栅极结构210的第一栅极层相连接。
所述第二导电结构290的形成方法包括：在所述凹槽280内和介质层230上形成第二导电材料层(未图示)；平坦化所述第二导电材料层，直至露出介质层230顶部表面，在凹槽280内形成所述第二导电结构290。
所述第二导电结构290的材料为金属，如钨、钴、钛或镍。
本实施例中，所述第二导电结构290的材料为钨。
形成第二导电材料层的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
第一沟槽底部区侧壁与第一凹槽顶部区侧壁的最小距离大于零，第一导电结构与第二导电结构之间的最小距离为第一沟槽顶部区侧壁和底部区侧壁的最小距离，故第一导电结构与第二导电结构之间的介质层的尺寸大于零；第一导电结构和第二导电结构之间隔离较好，通过控制第一沟槽顶部区侧壁和底部区侧壁的距离，能够调整第一导电结构和第二导电结构之间的最小距离，防止第一导电结构和第二导电结构之间漏电。同时，在第一沟槽顶部区形成绝缘层，所述绝缘层覆盖第一导电结构顶部表面，能防止第一导电结构和第二导电结构之间短接，使得半导体器件的性能得到提升。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图15，包括：衬底200；位于衬底200上的第一栅极结构210和源漏掺杂层250，所述源漏掺杂层250位于第一栅极结构210两侧；位于衬底200上的介质层230，所述介质层230覆盖第一栅极结构210和源漏掺杂层250；位于在介质层230内的暴露出源漏掺杂层250的第一沟槽，所述第一沟槽包括底部区262和位于底部区262上的顶部区261，所述顶部区261尺寸大于所述底部区262尺寸，所述顶部区261侧壁相对于底部区22侧壁凸出；位于第一沟槽底部区262内的第一导电结构271；位于第一沟槽顶部区261内的绝缘层204，所述绝缘层204材料和介质层材料不同；位于介质层230内的与第一栅极结构210相连的第二导电结构290。
所述衬底200参照前述实施例的内容，不再详述。
所述第一导电结构271的结构和位置参考前述实施例的内容，不再详述。
所述第二导电结构290的材料和位置参考前述实施例的内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；
在所述衬底上形成介质层，所述介质层覆盖第一栅极结构和源漏掺杂层；
在介质层内形成暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出；
在第一沟槽底部区内形成第一导电结构；
形成第一导电结构后，在第一沟槽顶部区内形成绝缘层，所述绝缘层材料和介质层材料不同；
形成绝缘层后，在介质层内形成与第一栅极结构相连的第二导电结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料包括：碳化硅、氮碳化硅或碳氧化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的形成方法包括：在第一沟槽顶部区内和介质层上形成初始绝缘层；平坦化所述初始绝缘层，直至暴露出介质层顶部表面，形成所述绝缘层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽顶部区尺寸与所述第一沟槽底部区尺寸的差为5nm～20nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽顶部区侧壁相对于所述第一沟槽底部区侧壁的距离为2.5nm～20nm。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽顶部区的深度与第一沟槽的深度的比例为1:4～1:8。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一沟槽顶部区的深度为150埃～300埃。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一沟槽顶部区后，形成第一沟槽底部区。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第一沟槽的形成方法包括：在所述介质层上形成第一图形化层，所述第一图形化层暴露出部分介质层表面；以所述第一图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽顶部区；去除所述第一图形化层，在介质层上形成第二图形化层，所述第二图形化层暴露出部分第一沟槽顶部区底部的介质层表面；以所述第二图形化层为掩膜，刻蚀所述介质层，在介质层内形成第一沟槽底部区，所述第一沟槽底部区位于第一沟槽顶部区底部。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽的形成方法包括：在介质层内形成初始第一沟槽，所述初始第一沟槽暴露出源漏掺杂层；在初始第一沟槽内形成牺牲层，所述牺牲层顶部表面低于介质层顶部表面；在介质层表面形成第一掩膜层，所述第一掩膜层暴露出部分初始第一沟槽两侧的介质层表面；以所述第一掩膜层为掩膜刻蚀所述第一掩膜层暴露出的初始第一沟槽两侧的介质层，形成第一沟槽顶部区，所述第一沟槽顶部区底部表面与牺牲层顶部表面齐平；形成第一沟槽顶部区后，去除所述牺牲层，形成第一沟槽底部区。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料包括：有机材料。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述牺牲层的形成方法包括：在初始第一沟槽内和介质层上形成初始牺牲材料层；平坦化所述初始牺牲材料层，直至暴露出介质层表面，形成初始牺牲层；回刻蚀去除部分初始牺牲层，形成所述牺牲层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽的形成方法包括：在所述介质层内形成初始第二沟槽；刻蚀初始第二沟槽两侧的介质层和初始第二沟槽底部的介质层，直至暴露出源漏掺杂层，形成第一沟槽顶部区和第一沟槽底部区。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电结构的形成方法包括：在第一沟槽内和介质层上形成初始第一导电材料层；平坦化所述初始第一导电材料层，直至暴露出介质层表面，形成第一导电材料层；回刻蚀第一导电材料层，直至暴露出第一沟槽顶部区底部的介质层表面，在第一沟槽底部区内形成所述第一导电结构。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二导电结构的形成方法包括：刻蚀相邻第一沟槽之间的介质层，在相邻第一沟槽之间的介质层内形成凹槽，所述凹槽暴露出第一栅极结构部分顶部表面；
在所述凹槽内形成所述第二导电结构。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述凹槽的形成方法包括：在介质层上形成第二掩膜层，所述第二掩膜层暴露出部分相邻第一沟槽顶部区之间的介质层表面；以所述第二掩膜层为掩膜，刻蚀相邻第一沟槽顶部区之间的介质层，在相邻第一沟槽顶部区之间的介质层内形成所述凹槽。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括相邻的器件区，所述衬底器件区内还具有第一鳍部，且相邻器件区的第一鳍部相邻，所述第一栅极结构横跨相邻器件区的相邻第一鳍部且覆盖相邻的第一鳍部部分顶部和侧壁表面；所述源漏掺杂层位于器件区的第一栅极结构两侧的第一鳍部内。
19.一种根据权利要求1至18任意一项方法形成的半导体器件，其特征在于，包括：
衬底；
位于衬底上的第一栅极结构和源漏掺杂层，所述源漏掺杂层位于第一栅极结构两侧；
位于衬底上的介质层，所述介质层覆盖第一栅极结构和源漏掺杂层；
位于在介质层内的暴露出源漏掺杂层的第一沟槽，所述第一沟槽包括底部区和位于底部区上的顶部区，所述顶部区尺寸大于所述底部区尺寸，所述顶部区侧壁相对于底部区侧壁凸出；
位于第一沟槽底部区内的第一导电结构；
位于第一沟槽顶部区内的绝缘层，所述绝缘层材料和介质层材料不同；位于介质层内的与第一栅极结构相连的第二导电结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555433A (zh) * 2020-04-23 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023040134A1 (zh) * 2021-09-17 2023-03-23 长鑫存储技术有限公司 一种半导体结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469683A (zh) * 2015-08-19 2017-03-01 台湾积体电路制造股份有限公司 用于具有栅极间隔件保护层的半导体器件的方法和结构
US20170178954A1 (en) * 2015-12-21 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
CN107393871A (zh) * 2016-04-13 2017-11-24 英飞凌科技股份有限公司 集成电路及其制造方法和半导体器件
US20180108749A1 (en) * 2015-10-30 2018-04-19 International Business Machines Corporation Trench silicide contacts with high selectivity process

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651284B2 (en) * 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10770388B2 (en) * 2018-06-15 2020-09-08 International Business Machines Corporation Transistor with recessed cross couple for gate contact over active region integration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469683A (zh) * 2015-08-19 2017-03-01 台湾积体电路制造股份有限公司 用于具有栅极间隔件保护层的半导体器件的方法和结构
US20180108749A1 (en) * 2015-10-30 2018-04-19 International Business Machines Corporation Trench silicide contacts with high selectivity process
US20170178954A1 (en) * 2015-12-21 2017-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
CN107393871A (zh) * 2016-04-13 2017-11-24 英飞凌科技股份有限公司 集成电路及其制造方法和半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113555433A (zh) * 2020-04-23 2021-10-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023040134A1 (zh) * 2021-09-17 2023-03-23 长鑫存储技术有限公司 一种半导体结构及其制作方法

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