JPS58105551A - 半導体装置 - Google Patents

半導体装置

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JPS58105551A
JPS58105551A JP18652881A JP18652881A JPS58105551A JP S58105551 A JPS58105551 A JP S58105551A JP 18652881 A JP18652881 A JP 18652881A JP 18652881 A JP18652881 A JP 18652881A JP S58105551 A JPS58105551 A JP S58105551A
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JP
Japan
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layer
wiring
insulating layer
semiconductor device
substrate
Prior art date
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Pending
Application number
JP18652881A
Other languages
English (en)
Inventor
Masayoshi Kimoto
木本 雅義
Yasuhisa Sugao
菅生 靖久
Yasuhiko Mafune
真船 康彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to IE275482A priority patent/IE54372B1/en
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路配線部の浮遊容量を低減した半導体装
置に関する。
近年の大規模、集積回路LBI例えば半導体メモリはそ
の容量も大容量化されると共にその高速化も推進されて
いる。このようKL8Iの規模が大きくなると、その能
動素子だけの高速化を図っても、厖大な能動回路間を接
続する配線に生ずる浮遊容量が大きくなシ、その結果と
して能動素子の高速化が大きく減殺されることとなるか
ら、1481全体としてぶた場合配線浮遊容量を無視し
得カ〈なって来ている。
このような配線浮遊容量管低減しうる技法として酸化膜
分離プロセス岬もあるが、とのプルセスはそのli化に
時間がか′\シ、サイズを大きくする尋配−浮遊容量の
低減以外の点をも考慮に入れると必ずしも有効なもので
轢ない。
本発明は上述のような配線浮遊容量の、半導体装置の高
速化に及ぼす悪影響を可及的に解決すべく創案されたも
ので、その目的は配線と静電的に結合する基板部との間
を静電的に離隔させる構造に形成することKよシ、配線
浮遊容量を低減して装置の高速化を図った半導体装置を
提供するととKある。
以下、添付図面を参照しながら本発明の一実施例′を脱
明する。
第1図は本発明01つの実施態様を示す。1は基板で、
2は褒状分離用絶縁埋込み体3によって周囲のその他の
素ぞから電気的に分離されている、エピタキシャル層4
に形成され九トランジスタ部である。そして、C,B、
Iはそれぞれ、トランジスタ部2tバイポーラ型とした
場合のコレクタ、ベース、工2ツタ電極である。
5はトランジスタ部2及びその周辺に形成され九素子か
ら成る能動回路に沿って設けられる導電性配線層である
。この配線層5は例えば、上記能動回路が第2図に示′
すような半導体メモリのデコーダ回路6であるとすると
、このデコーダ回路6の出力を咎ドライバ回路7(Wは
ワードII)まて伝播させる配l118の各々に対応し
た数だけある。
そして、その配線層5は第2図OI回路図からも判るよ
うに1半導体基板に形成されたメモリにおいてはデコー
ダ回路6から各ドライバ回路7まで帆嘱−と張シ巡らさ
れておシ、それらの長さ社長く、これら配線層5に寄生
する静電容量は第3図に示す従来集積回路構造では相当
大きな値になるが、第2図に示す如き本発明集積回路−
造即ち、上述した配置層5を形成すべき絶縁層例えば8
102層90対応する領域に窓をあけてその直下の半導
体領域を化学エツチングしでマ溝を形成し、そOv溝I
!に絶縁層例えば8102層10を成膜した後Ov溝に
壌込み材例えばポリシリコン(これはノンバイアス状態
におかれる)11を濡込み、その上に絶縁層(81oz
層)12で上記絶縁層に至るまで被いその上にポリシリ
コン層13を付着してこのポリシリコン層上に金属層s
t影形成る。このように金属層50下に静電的離隔構造
部14を形成して成る集積回路構造によれば、上述の従
来集積回路構造の有する欠点即ち□配線層5に生ずる浮
遊容量はその静電的離隔構造に依存する相当量だけ減ら
すことが出来る。従って半導体装置全体としての高速化
KIF4するところ大なるものがある。もちろん他の素
子形成領域とOr!IA係から配aSの下金域にわたっ
て静電的離隔構造部14を形成することができない場合
でも、実質浮遊容量を低減できる程度であれば曳い。
第4図は本発明の他の実施態様を示し、これは上述し九
靜電的離隔構造部がエピタキシャル層4の途中まで形成
される場合を示し、この構造の場合でも上述した作用効
果がその構造の一度において得られる。そして、このよ
うな構造は例えば、バイポーラトランジスタ集積回路に
おいてトランジスタのコレクタを基準電位に共通にした
いときにその有利性が発揮される。すなわち他のトラ、
ンジスタ部2と2を同一島領域に形成してエレクタ領域
を共通化したいときである。なお、参照番号は第1図と
同じである。
上述の実施例はいづれも静電的離隔構造部の形成に際し
て化学エツチング法を用いているが、第5図は垂直性イ
オンビーム法を用いてその構造の凹状部をU字状に形成
する例を示している。垂直性イオンビーム法は絶縁層9
をマスクとしてその厚さ方向に100ポルF乃至lOΦ
ロボル)0電圧で加速されたイオンビーム、例えば、ア
ルゴンイオンビーム、弗化炭素イオンビーム等(反応性
イオンビームも含む)を半導体基板l内まで射突してU
字状溝を形成するもOである。この方法を用いて形成さ
れる静電的離隔構造部も上述した構造の奏する作用効果
と同様である。なお、この場合の参照番号も第1図と一
同じであゐ。
以上要するに1本発−明によれば、導電性配線層とその
直下にある基板部と0間に静電的結合を減衰させる手段
が形成されているから、従来集積回路構造では不可避的
に入って来る配線層の浮遊容量は相当量減少させられ、
これKよシ半導体装置の高速化は大いに推進され得るこ
とになる。このことは半導体装置の大規模化が進めば進
むはど顕著になる。さらに本発明を実施するにあた〕、
従来よシ素子分離構造として形成していた静電的離隔構
造部14を配置15の下に設けるだけでよいので、新た
に工程を加えることなく容易に実施できる。
【図面の簡単な説明】
第1図、第4図、第5図は本発明の一実施例を示す断面
図、第2図り本発明が適用される例の回路図、第3図は
従来の構造を示す断面図である。 図中、1は基板、5は配線層、14は静電的離隔構造部
、4はエピタキシャル71.9.10.12は絶縁層、
11は雛込み材である。 特許出動人 富士通株式会社 第1図 第3図

Claims (1)

  1. 【特許請求の範囲】 1)基板に形成される素子以外の導電性配線領域の各配
    置層とその1下の、これと静電的に結合する基板部との
    間に静電的離隔構造部を形成しま たことを特徴とする半導体装置。 2)上紀静電的離隔構造部社上記基板に形成されるエピ
    タキシャル層を貫通して形成されることをII!#書と
    する特許請求の範囲第1項記載の半導体装置。 3)上記静電的離隔構造部上上記基板に形成されるエピ
    タキシャル層の途中まで形成されることを特徴とする特
    許請求の範WIA第1項記−の半導体装置。 4)上ff1−電的離隔−造部は絶縁層で秒われた上記
    導電性配線領域の各記録層のl下に凹状部を形成し、上
    記絶縁層に至る絶縁層を凹状部11に付着し、その凹状
    部に埋込み材tIl込み、その上に上記絶縁層に至る絶
    縁層を付着して形成したことを特徴とする特許請求01
    EII第1項、第2項又は第3項記載の半導体装置。
JP18652881A 1981-11-20 1981-11-20 半導体装置 Pending JPS58105551A (ja)

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EP0086915A2 (en) 1983-08-31
DE3279450D1 (en) 1989-03-16
EP0086915A3 (en) 1985-12-18
EP0086915B1 (en) 1989-02-08
IE822754L (en) 1983-05-20
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