JPS58105551A - 半導体装置 - Google Patents

半導体装置

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JPS58105551A
JPS58105551A JP18652881A JP18652881A JPS58105551A JP S58105551 A JPS58105551 A JP S58105551A JP 18652881 A JP18652881 A JP 18652881A JP 18652881 A JP18652881 A JP 18652881A JP S58105551 A JPS58105551 A JP S58105551A
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JP
Japan
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layer
wiring
insulating layer
semiconductor device
substrate
Prior art date
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Pending
Application number
JP18652881A
Other languages
English (en)
Inventor
Masayoshi Kimoto
木本　雅義
Yasuhisa Sugao
菅生　靖久
Yasuhiko Mafune
真船　康彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to IE275482A priority patent/IE54372B1/en
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路配線部の浮遊容量を低減した半導体装
置に関する。
近年の大規模、集積回路ＬＢＩ例えば半導体メモリはそ
の容量も大容量化されると共にその高速化も推進されて
いる。このようＫＬ８Ｉの規模が大きくなると、その能
動素子だけの高速化を図っても、厖大な能動回路間を接
続する配線に生ずる浮遊容量が大きくなシ、その結果と
して能動素子の高速化が大きく減殺されることとなるか
ら、１４８１全体としてぶた場合配線浮遊容量を無視し
得カ〈なって来ている。
このような配線浮遊容量管低減しうる技法として酸化膜
分離プロセス岬もあるが、とのプルセスはそのｌｉ化に
時間がか′＼シ、サイズを大きくする尋配−浮遊容量の
低減以外の点をも考慮に入れると必ずしも有効なもので
轢ない。
本発明は上述のような配線浮遊容量の、半導体装置の高
速化に及ぼす悪影響を可及的に解決すべく創案されたも
ので、その目的は配線と静電的に結合する基板部との間
を静電的に離隔させる構造に形成することＫよシ、配線
浮遊容量を低減して装置の高速化を図った半導体装置を
提供するととＫある。
以下、添付図面を参照しながら本発明の一実施例′を脱
明する。
第１図は本発明０１つの実施態様を示す。１は基板で、
２は褒状分離用絶縁埋込み体３によって周囲のその他の
素ぞから電気的に分離されている、エピタキシャル層４
に形成され九トランジスタ部である。そして、Ｃ，Ｂ、
Ｉはそれぞれ、トランジスタ部２ｔバイポーラ型とした
場合のコレクタ、ベース、工２ツタ電極である。
５はトランジスタ部２及びその周辺に形成され九素子か
ら成る能動回路に沿って設けられる導電性配線層である
。この配線層５は例えば、上記能動回路が第２図に示′
すような半導体メモリのデコーダ回路６であるとすると
、このデコーダ回路６の出力を咎ドライバ回路７（Ｗは
ワードＩＩ）まて伝播させる配ｌ１１８の各々に対応し
た数だけある。
そして、その配線層５は第２図ＯＩ回路図からも判るよ
うに１半導体基板に形成されたメモリにおいてはデコー
ダ回路６から各ドライバ回路７まで帆嘱−と張シ巡らさ
れておシ、それらの長さ社長く、これら配線層５に寄生
する静電容量は第３図に示す従来集積回路構造では相当
大きな値になるが、第２図に示す如き本発明集積回路−
造即ち、上述した配置層５を形成すべき絶縁層例えば８
１０２層９０対応する領域に窓をあけてその直下の半導
体領域を化学エツチングしでマ溝を形成し、そＯｖ溝Ｉ
！に絶縁層例えば８１０２層１０を成膜した後Ｏｖ溝に
壌込み材例えばポリシリコン（これはノンバイアス状態
におかれる）１１を濡込み、その上に絶縁層（８１ｏｚ
層）１２で上記絶縁層に至るまで被いその上にポリシリ
コン層１３を付着してこのポリシリコン層上に金属層ｓ
ｔ影形成る。このように金属層５０下に静電的離隔構造
部１４を形成して成る集積回路構造によれば、上述の従
来集積回路構造の有する欠点即ち□配線層５に生ずる浮
遊容量はその静電的離隔構造に依存する相当量だけ減ら
すことが出来る。従って半導体装置全体としての高速化
ＫＩＦ４するところ大なるものがある。もちろん他の素
子形成領域とＯｒ！ＩＡ係から配ａＳの下金域にわたっ
て静電的離隔構造部１４を形成することができない場合
でも、実質浮遊容量を低減できる程度であれば曳い。
第４図は本発明の他の実施態様を示し、これは上述し九
靜電的離隔構造部がエピタキシャル層４の途中まで形成
される場合を示し、この構造の場合でも上述した作用効
果がその構造の一度において得られる。そして、このよ
うな構造は例えば、バイポーラトランジスタ集積回路に
おいてトランジスタのコレクタを基準電位に共通にした
いときにその有利性が発揮される。すなわち他のトラ、
ンジスタ部２と２を同一島領域に形成してエレクタ領域
を共通化したいときである。なお、参照番号は第１図と
同じである。
上述の実施例はいづれも静電的離隔構造部の形成に際し
て化学エツチング法を用いているが、第５図は垂直性イ
オンビーム法を用いてその構造の凹状部をＵ字状に形成
する例を示している。垂直性イオンビーム法は絶縁層９
をマスクとしてその厚さ方向に１００ポルＦ乃至ｌＯΦ
ロボル）０電圧で加速されたイオンビーム、例えば、ア
ルゴンイオンビーム、弗化炭素イオンビーム等（反応性
イオンビームも含む）を半導体基板ｌ内まで射突してＵ
字状溝を形成するもＯである。この方法を用いて形成さ
れる静電的離隔構造部も上述した構造の奏する作用効果
と同様である。なお、この場合の参照番号も第１図と一
同じであゐ。
以上要するに１本発−明によれば、導電性配線層とその
直下にある基板部と０間に静電的結合を減衰させる手段
が形成されているから、従来集積回路構造では不可避的
に入って来る配線層の浮遊容量は相当量減少させられ、
これＫよシ半導体装置の高速化は大いに推進され得るこ
とになる。このことは半導体装置の大規模化が進めば進
むはど顕著になる。さらに本発明を実施するにあた〕、
従来よシ素子分離構造として形成していた静電的離隔構
造部１４を配置１５の下に設けるだけでよいので、新た
に工程を加えることなく容易に実施できる。
【図面の簡単な説明】
第１図、第４図、第５図は本発明の一実施例を示す断面
図、第２図り本発明が適用される例の回路図、第３図は
従来の構造を示す断面図である。 図中、１は基板、５は配線層、１４は静電的離隔構造部
、４はエピタキシャル７１．９．１０．１２は絶縁層、
１１は雛込み材である。 特許出動人　富士通株式会社 第１図 第３図

Claims (1)

  1. 【特許請求の範囲】 １）基板に形成される素子以外の導電性配線領域の各配
    置層とその１下の、これと静電的に結合する基板部との
    間に静電的離隔構造部を形成しま たことを特徴とする半導体装置。 ２）上紀静電的離隔構造部社上記基板に形成されるエピ
    タキシャル層を貫通して形成されることをＩＩ！＃書と
    する特許請求の範囲第１項記載の半導体装置。 ３）上記静電的離隔構造部上上記基板に形成されるエピ
    タキシャル層の途中まで形成されることを特徴とする特
    許請求の範ＷＩＡ第１項記−の半導体装置。 ４）上ｆｆ１−電的離隔−造部は絶縁層で秒われた上記
    導電性配線領域の各記録層のｌ下に凹状部を形成し、上
    記絶縁層に至る絶縁層を凹状部１１に付着し、その凹状
    部に埋込み材ｔＩｌ込み、その上に上記絶縁層に至る絶
    縁層を付着して形成したことを特徴とする特許請求０１
    ＥＩＩ第１項、第２項又は第３項記載の半導体装置。
JP18652881A 1981-11-20 1981-11-20 半導体装置 Pending JPS58105551A (ja)

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EP0086915A2 (en) 1983-08-31
DE3279450D1 (en) 1989-03-16
EP0086915A3 (en) 1985-12-18
EP0086915B1 (en) 1989-02-08
IE822754L (en) 1983-05-20
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