JP3208153B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にトレンチ型キャパシタ構造を有す
るダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。

【０００３】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。

【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるためにい
ろいろな方法が提案されている。

【０００５】その１つに、次のようなトレンチ型キャパ
シタ構造を有するＤＲＡＭがある。このＤＲＡＭは図９
６(a) および(b) にそれぞれ平面図および断面図を示す
ように、シリコン基板１の表面に溝（トレンチ）５（５
₁ ，５₂ ……）を形成し、このトレンチ５の内壁にｎ-
型層６（６₁ ，６₂ ……）を形成し、この表面にキャパ
シタ絶縁膜７，プレート電極８を順次埋め込みキャパシ
タを形成し素子寸法を増大させることなく、キャパシタ
面積を増大するようにしたものである。

【０００６】すなわち、この構造では、ｐ型シリコン基
板表面に形成された素子分離用のフィ−ルド酸化膜３よ
って分離された素子領域内に、ｎ型層からなるソ―スま
たはドレイン領域１１（１１₁ ，１１₂ ……），１２
（１２₁ ，１２₂ ……）と、これらの間にゲ−ト絶縁膜
９を介して形成されたゲ−ト電極１０（１０₁ ，１０₂
……）とからなるＭＯＳＦＥＴを形成すると共に、隣接
するトレンチ５の内壁に配設され、このｎ型層からなる
ソ―スまたはドレイン領域１２（１２₁ ，１２₂ ……）
に接続されるｎ- 型層６と、このｎ- 型層６の表面に形
成されたキャパシタ絶縁膜７と、このトレンチ内に埋め
込まれたプレ−ト電極８とからなるＭＯＳキャパシタを
形成するものである。

【０００７】このような構造では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレ−
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となり、小型でかつ蓄積
容量の大きいＤＲＡＭを得ることができる。

【０００８】しかしながら、この構造では、隣接するメ
モリセルのトレンチ５₁ ，５₂ 間の距離が短くなると、
蓄えられた情報電荷がパンチスルーにより失われ易くな
り、データに誤りが生じることがある。

【０００９】これは、例えば、一方のトレンチ５₁ 側の
ｎ- 型層６₁ に情報電荷が蓄えられ、他方のトレンチ５
₂ のｎ- 型層６₂ に蓄えられる情報電荷が０の場合に、
ｎ-型層６₁ の情報電荷が他方のｎ- 型層６₂ に移動す
るという現象として現れる。そして、トレンチの深さが
深いほど、ｎ- 型層６の水平方向の拡散長も大きくなる
ため、実質的に隣接するｎ- 型層間の距離は近くなり、
この現象は生じ易くなる。 このため、例えば深さ５μ
m のトレンチを形成した場合、トレンチ間隔を実質的に
１．５μm 以下にすることは極めて困難であった。

【００１０】これは、ＤＲＡＭのさらなる高集積化を阻
む大きな問題となっている。

【００１１】そこで、この問題を解決するための方法の
１つとして、図９７、図９８(a) および(b) に示すよう
に（図９８(a) は図９７のＡＡ断面図、図９８(b) は図
９７のＢＢ断面図）、トレンチ５の内壁に絶縁膜２０を
介して、ストレージノード電極６Ｓ、キャパシタ絶縁膜
７、プレート電極８が順次形成されてキャパシタを形成
する構造が提案されている（特開昭６１−６７９５４号
公報）。ここで、２１はストレージノード電極６Ｓとソ
−ス・ドレイン領域を構成するｎ型層１１とを接続する
ためのｎ型層であり、３１はビット線である。

【００１２】そして、トレンチと、このｎ型層２１とス
トレージノード電極６Ｓとを接続するためにトレンチ内
壁の絶縁膜２０の一部に形成されるストレージノードコ
ンタクト４２とは、従来フィールド酸化膜に囲まれた素
子領域に対して対称となるように配置されている。これ
ら素子領域のマスクパターンの開口部７４１に対する、
トレンチのマスクパターンの開口部７４３およびストレ
ージノードコンタクトの開口部７４２の位置関係を図９
９に示す。

【００１３】この構造では、トレンチ内壁は絶縁膜２０
で覆われているため、トレンチ間隔を小さくしても、図
９６に示した構造のようにｎ- 型層６₁ ，６₂ 間のパン
チスルーによるリークのおそれはない。

【００１４】しかしながら、溝の内壁の一部に形成さ
れ、ストレージノード電極６Ｓとソ−ス・ドレイン領域
を構成するｎ型層１１とを接続するためのｎ型層２１
と、隣接セルの素子領域（ソ−ス・ドレイン領域１２）
との間に、リークが生じてしまうおそれがある。

【００１５】また、このｎ型層２１とストレージノード
電極６Ｓとを接続するためにトレンチ内壁の絶縁膜２０
の一部に形成されるストレージノードコンタクト４２の
パターニングに際しても、非常に小さな穴状に行う必要
があり、合わせずれによるリークの問題も大きい。

【００１６】さらにまた、このようなセル構造ではプレ
ート電極の段差がプレート電極形成後のワード線、ビッ
ト線等の段切れを引き起こす原因となり得る。またこの
プレート電極の段差を小さくするためにプレート電極の
膜厚を小さくしようとすると、抵抗が高くなるという問
題がある。

【００１７】

【発明が解決しようとする課題】このように従来のトレ
ンチ型キャパシタ構造においては、ストレージノード電
極６Ｓとソ−ス・ドレイン領域を構成するｎ型層１１と
を接続するためのｎ型層２１と、隣接セルの素子領域
（ソ−ス・ドレイン領域１２）との間に、リークが生じ
てしまうおそれがあるため、ストレージノードコンタク
トと隣接する素子領域との距離ｔを十分に小さくするこ
とができないという問題があった。

【００１８】また、このことから、ストレージノードコ
ンタクトのパターニングには、非常に厳しい解像力と位
置合わせが必要とされていた。

【００１９】本発明は、前記実情に鑑みてなされたもの
で、さらなる素子面積の微細化に際して、ストレージノ
ードコンタクトのためのｎ型層と、隣接セルの素子領域
（ソ−ス・ドレイン領域）との間の、リークを防止し、
信頼性の高いトレンチ型キャパシタ構造を提供すること
を目的とする。

【００２０】また、さらなる微細化が進むにつれ、メモ
リセル占有面積が縮小化され、ＬＯＣＯＳ法による素子
分離では素子分離に要する面積の縮小に限界があるた
め、分離が困難となっている。しかしながら、トレンチ
を用いた分離方法では、多結晶シリコンで形成されるス
トレージノード電極をセルごとに分離するのは困難であ
るという問題があった。また、このような微細化に際し
ての素子分離面積の低減への要請はセル領域のみなら
ず、周辺回路においても同様であった。さらにまた、プ
レート電極が基板表面に至るように形成されるため、こ
の段差がプレート電極形成後のワード線、ビット線等の
段切れを引き起こす原因となっている。

【００２１】本発明の第２は、これらの点に鑑み、トレ
ンチ分離を用いて各セルごとにストレージノード電極を
分離することのできるＤＲＡＭを提供することを目的と
する。 また、周辺回路の素子分離領域の微細化をはか
るとともに、表面の平坦なセル構造を提供することを目
的とする。

【００２２】

【課題を解決するための手段】そこで、本発明の第１で
は、メモリセル領域内に形成されたトレンチ内に絶縁膜
を介してストレージノード電極を形成しキャパシタを形
成し、この絶縁膜の一部に形成されたコンタクトを介し
てＭＯＳＦＥＴのソ−ス・ドレイン領域にストレージノ
ード電極を接続した構造のＤＲＡＭにおいて、トレンチ
が、ＭＯＳＦＥＴのチャネル幅方向にずらされ、かつゲ
ート方向に突出するような形をとるようにしたことを特
徴する。

【００２３】望ましくは、ストレージノードコンタクト
はトレンチとは逆方向にずらすように配列する。

【００２４】本発明の第２では、素子領域となる島領域
をエッジ部で近接して市松模様を描くように残してトレ
ンチを形成し、このトレンチのうち、素子分離に用いる
ものには絶縁膜あるいは多結晶シリコンを完全に埋め込
むようにする１方、キャパシタに用いるものには完全に
埋まらないようにし、この凹部にキャパシタを形成する
ようにしている。

【００２５】望ましくは、トレンチに、絶縁膜または多
結晶シリコン膜を埋め込んだのち、さらに広いトレンチ
に自己整合的に深いトレンチを形成し、このトレンチ内
部にキャパシタを形成するようにしている。

【００２６】

【作用】上記構造によれば、トレンチがゲート方向に突
出するように形成されているため、ストレージノードコ
ンタクトと隣接セルの素子領域との間に生じるリークを
抑制することができ、ストレージノードコンタクトの形
成に際して合わせずれを考慮することなく隣接素子領域
間の距離を小さくすることができる。また、トレンチ周
囲の面積を突出分だけ大きくとることができ、キャパシ
タ容量の増大をはかることができる。また、ストレージ
ノードコンタクトも大きくとることができる。

【００２７】さらにトレンチが、ＭＯＳＦＥＴのチャネ
ル幅方向にずらして配設されているため、隣接セルの素
子領域（ソ−ス・ドレイン領域）との間の距離をより大
きくとることができ、ストレージノードコンタクトの形
成に際して合わせずれを気にすることなく、隣接する素
子領域の距離を小さくすることができる。

【００２８】さらに、ストレ−ジノ−ドコンタクトとト
レンチのパタ−ニングを大きなサイズで行うことができ
る。

【００２９】また、ストレージノードコンタクトはトレ
ンチと逆方向にずれるように形成すればなお完全であ
る。

【００３０】本発明の第２では、キャパシタに用いるト
レンチは完全に埋まらないようにし、トレンチ内部でキ
ャパシタを形成するようにしているため、個々のキャパ
シタ同時に自動的に分離される。

【００３１】すなわち、島状の素子領域を残して異なる
幅の領域をもつトレンチを形成し、このトレンチ内部
に、幅の狭い領域を完全に塞ぐと共に幅の広い領域を残
して絶縁膜を充填して素子分離領域を形成し、この素子
分離領域で囲まれた島状の素子領域内にＭＯＳＦＥＴを
形成するとともに、トレンチの内、幅の広い領域に残る
凹部にキャパシタを形成してメモリセルを構成してい
る。そしてトレンチの側壁または上方でキャパシタのス
トレージノード電極とＭＯＳＦＥＴのソ−スまたはドレ
イン領域の一方とを接続しているため、素子間の埋め込
み分離と同時に各セルのキャパシタ部が分割される。し
たがって、製造が容易である上、合わせずれを見込む必
要がなくなるため、微細化が可能となる。

【００３２】望ましくは、キャパシタ形成のためのトレ
ンチの形成と同時に周辺回路の素子分離領域にもトレン
チを形成し、このプレート電極の形成と同時にこの素子
分離領域のトレンチにプレート材料を埋め込むようにす
ることにより、容易に微細化をはかることが可能とな
る。

【００３３】さらにはかかる構造において、プレート電
極をトレンチ内に埋め込むようにすれば、基板表面に突
出することなく平坦なセル平面を得ることができる。ま
た、プレート電極は基板と接触していないため、キャパ
シタ絶縁膜の形成に高温工程を必要とする場合にもオー
トドーピングを生じたりすることもない。

【００３４】また基板に形成されるトレンチに自己整合
的にキャパシタを形成することができるため、素子領域
とプレートとの合わせずれを生じることもなく、微細で
かつ信頼性の高いＤＲＡＭを得ることが可能となる。さ
らにまた、トレンチの深さなどを調節することによりプ
レートの抵抗値を所望の値に維持することができる。さ
らに、トレンチに、絶縁膜または多結晶シリコン膜を埋
め込んだのち、さらに広いトレンチに自己整合的に深い
トレンチを形成し、このトレンチ内部にキャパシタを形
成するようにすれば、ストレージノード電極同志の分離
が可能となる。

【００３５】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００３６】実施例１ 本発明の半導体記憶装置の第１の実施例として、トレン
チ構造のＤＲＡＭについて説明する。図１および図２は
このＤＲＡＭの平面図およびＡ−Ａ断面図を示す。

【００３７】このＤＲＡＭでは、ｐ型シリコン基板１０
１の表面に形成されたフィールド酸化膜１０３によって
分離された素子領域１５１₁，１５１₂…に対してトレン
チ１０５₁，１０５₂…をずらしかつゲート方向に突出さ
せて形成すると共に、ストレージノードコンタクト１４
１をトレンチに対してトレンチとは逆方向にずらして形
成するようにしたことを特徴とするもので、他部につい
ては、通常のＤＲＡＭと同様の構造を有している。すな
わち、素子領域１５１₂に形成されるトレンチ１０５
₂を、素子領域１５１₁側にずらしかつ素子領域間領域で
ゲート方向に突出するようにすると共に，ストレージノ
ードコンタクト１４１₂はトレンチ内で素子領域１５１₃
側にずらして形成されている。

【００３８】すなわち、図９９に示した従来例のＤＲＡ
Ｍと同様、ｐ型シリコン基板１０１表面に形成された素
子分離用のフィ−ルド酸化膜１０３によって分離された
素子領域内に、ゲ−ト絶縁膜１０９を介して形成された
ゲ−ト電極１１０と、各ゲート電極に自己整合するよう
に形成されたｎ型層からなるソ―スまたはドレイン領域
１１１，１１２とによってＭＯＳＦＥＴを形成すると共
に、このｎ型層からなるソ―スまたはドレイン領域１１
２に接続されるようにトレンチの周囲に熱酸化膜１２０
を介して形成された多結晶シリコン膜からなるストレ−
ジノ−ド電極１０６と、このストレ−ジノ−ド電極１０
６の表面に形成された窒化シリコン膜／酸化シリコン膜
の２層膜からなるキャパシタ絶縁膜１０７と、このトレ
ンチ内に埋め込まれた多結晶シリコン膜からなるプレ−
ト電極１０８とによってＭＯＳキャパシタを形成するも
のである。

【００３９】そして、各ストレ−ジノ−ド電極１０６に
接続するようにｎ型層１２１が形成され、このｎ型層１
２１の他端はＭＯＳＦＥＴのソ−ス・ドレインの内の一
方のｎ型層１１２に接続されている。また他方のｎ型層
１１１はビット線１３１に接続されている。

【００４０】そしてこのゲート電極１１０はメモリセル
マトリックスの一方向に連続的に配列され、ワード線を
構成している。

【００４１】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜１
１９で被覆され、さらにこの上層にコンタクトホールを
介してｎ型層に接続されるビット線１３１が配設されて
いる。

【００４２】次に、このＤＲＡＭの製造工程について説
明する。

【００４３】先ず、図３(a) に示すように比抵抗５Ωcm
程度のｐ型シリコン基板１０１表面にＬＯＣＯＳ法によ
りフィ−ルド酸化して、膜厚５００nmの酸化シリコン膜
からなるフィールド酸化膜１０３を形成した後、窒化シ
リコン膜１５２と酸化シリコン膜１５３との２層膜から
なるトレンチマスクを介して異方性エッチングによりト
レンチ１０５を形成し、さらに熱酸化法によりトレンチ
内壁に膜厚８０nmの酸化シリコン膜１２０を形成し、さ
らにストレージノードコンタクト１４２（図３（ｄ）参
照）形成のためのレジストパターンＲを形成する。この
とき、この図上では表れていないが、トレンチマスクは
フィールド酸化膜１０３で囲まれた素子領域１５１に対
して開口部がずれて非対称になるようにすると共に、ス
トレージノードコンタクトを形成するためのレジストパ
ターンＲの開口部は、トレンチに対してトレンチのずれ
方向とは逆方向にずれるように形成される。

【００４４】そして、図３(b) に示すように、レジスト
パタ−ンＲをマスクとして、フッ化アンモニウム（ＮＨ
₄ ＯＨ）を用いた等方性エッチングにより、トレンチ１
０５の側壁の一部の酸化シリコン膜１２０を除去し、レ
ジストパタ−ンＲを除去した後、トレンチマスクとして
の２層膜１５２，１５３を除去する。

【００４５】ここで２層膜１５２，１５３の除去は次の
ようにして行う。

【００４６】まず、レジストパタ−ンＲを除去した後、
表面を薄く酸化し、１５nm程度の酸化シリコン膜１５４
で覆った後、窒化シリコン膜を充填し、側壁残しを行
い、この窒化シリコン膜でフィールド酸化膜３の側壁を
保護する。

【００４７】この状態で、フッ化アンモニウム処理を行
い、酸化シリコン膜１５２を除去する。

【００４８】そして、ＣＤＥ（Chemical Dray Etting）
を用いて、窒化シリコン膜を除去し、最後に、軽いフッ
化アンモニウム処理を行い、ストレ−ジノ−ド電極のコ
ンタクト部の薄い酸化シリコン膜１５４を除去し、基板
を露呈せしめる。

【００４９】このようにしてトレンチマスクを除去した
後、図３(c) に示すように、ＣＶＤ法により、膜厚５０
ｎｍ程度の多結晶シリコンを堆積し、ヒ素またはリンの
イオン注入またはリン拡散等により、ドーピングを行
い、ストレージノード電極１０６を形成する。このとき
トレンチ側壁の基板と接する領域では拡散層１２１が形
成される。

【００５０】そして、窒化シリコン膜／酸化シリコン膜
の２層膜からなるキャパシタ絶縁膜１０７と、このトレ
ンチ内に多結晶シリコン膜を埋め込み、プレート電極１
０８をパタ−ニングする。

【００５１】続いて、図３(d) に示すように、プレート
電極１０８のパタ−ンをマスクとして反応性イオンエッ
チングにより、キャパシタ絶縁膜の窒化シリコン膜をエ
ッチング除去し、低温酸化により、プレート電極表面を
酸化し、層間絶縁膜としての酸化シリコン膜を形成し、
レジストパタ−ンをマスクとし、フッ化アンモニウムを
用いて酸化シリコン膜をパタ−ニングする。

【００５２】こうして、トレンチを利用したＭＯＳキャ
パシタが形成され、続いて、通常の方法でＭＯＳトラン
ジスタを形成する。

【００５３】まず、１５nm程度の熱酸化膜からなるゲー
ト絶縁膜１０９を形成し、さらに、ゲート電極１１０と
なる多結晶シリコン膜を堆積したのち、ワ−ド線方向に
沿う溝の領域にフォトレジスト・パターンを形成する。
そして、このフォトレジスト・パターンをマスクとし
て、反応性イオンエッチングにより、パターン形成して
ワード線となるゲート電極１１０を形成する。

【００５４】この後、基板表面を通常のフォトリソ法と
反応性イオンエッチング法を用いて露出させ、ヒ素のイ
オン注入を行いＭＯＳトランジスタのソ−スまたはドレ
インとなるｎ型層１１１，１１２を形成する。

【００５５】そして、全面をＣＶＤ法により形成した酸
化シリコン膜からなる層間絶縁膜１１９で被覆する。

【００５６】そして最後に、この層間絶縁膜にコンタク
ト孔を開けて、多結晶シリコンまたは、アルミニウム膜
等の材料を堆積し、フォトリソ法によるパターニングに
よりビット線１３１を配設してＤＲＡＭが完成する。

【００５７】このように、本発明実施例のＤＲＡＭによ
れば、素子領域１５１₂に形成されるトレンチ１０５
₂を、素子領域１５１₁側にずらし、素子領域間領域でゲ
ート方向に突出するようにすると共に，ストレージノー
ドコンタクト１４１₂はトレンチ内で素子領域１５１₃側
にずらして形成されているため、パターニング時の合わ
せずれが生じても、ストレージノードコンタクトに形成
されるｎ型層１２１₂と隣接素子領域１５１₃との間でリ
ークが生じることもない。

【００５８】このため、素子領域間距離（素子分離領域
幅）を小さくし、素子領域を大きくしてもリークの発生
がなく、微細で信頼性の高いＤＲＡＭを得ることができ
る。さらに、ストレ−ジノ−ドコンタクトとトレンチの
パタ−ニングを大きなサイズで行うことができるため、
製造が容易となり、かつキャパシタ容量を増大すること
ができる。

【００５９】なお、この構造は、前記実施例に限定され
ることなく、例えば図４および図５に示すように適宜変
形可能である。

【００６０】図４はトレンチを前記実施例よりも大きく
ずらし、トレンチ１０５の１辺が素子領域１５１内に入
るように配置したものである。

【００６１】図５は素子領域１５１が斜めになっている
部分を含む例であり、これに合わせてトレンチ１０５も
斜めの部分を含むように配置されている。

【００６２】すなわち第４図(a) および第４図(b) に示
した例では、各ビット線間でメモリセルを１／４ピッチ
でずらしたものであり、第５図(a) および第５図(b) は
メモリセルを１／４ピッチでずらし、さらに、ストレー
ジノードコンタクトがトレンチの１辺にのみ形成されて
いる。

【００６３】さらに、トレンチおよびストレージノード
コンタクトの形状は適宜変形可能である。

【００６４】実施例２ 本発明の半導体記憶装置の第２の実施例として、図６、
図７(a) および(b) にトレンチ構造のＤＲＡＭを示す平
面図、Ａ−Ｂ断面図およびＣ−Ｄ断面図を示す。 この
ＤＲＡＭでは、ｐ型シリコン基板２０１の表面に、素子
領域２５１となる島状の領域を残すように縦横にトレン
チ２０５が形成され、このうちキャパシタとなる領域で
は幅広になるように形成され、トレンチ２０５内には酸
化シリコン膜２０３ａおよび窒化シリコン膜２０３ｂが
埋め込まれて素子分離領域２０３を構成しており、この
幅広となっている領域では完全に埋め込まれずに穴が形
成され、この穴を広げ、この穴内にキャパシタを形成す
るようにしている。

【００６５】このようにしてトレンチ２０５の埋め込み
によって形成されたフィールド酸化膜２０３によって分
離された島状の素子領域２５１にＭＯＳＦＥＴが形成さ
れると共に、トレンチ２０５のうち幅広の領域２０５ｃ
内には、多結晶シリコン膜からなるストレージノード電
極２０６と、このストレ−ジノ−ド電極２０６の表面に
形成された窒化シリコン膜／酸化シリコン膜の２層膜か
らなるキャパシタ絶縁膜２０７と、このトレンチ内に埋
め込まれた多結晶シリコン膜からなるプレ−ト電極２０
８とによってＭＯＳキャパシタが形成されていることを
特徴とするもので、他部については、通常のＤＲＡＭと
同様の構造を有している。

【００６６】すなわち、同様、ｐ型シリコン基板２０１
表面に形成されたトレンチに埋め込まれた素子分離用の
酸化シリコン膜２０３ａおよび窒化シリコン膜２０３ｂ
によって分離された島状の素子領域内に、ゲ−ト絶縁膜
２０９を介して形成されたゲ−ト電極２１０と、各ゲー
ト電極に自己整合するように形成されたｎ型層からなる
ソ―スまたはドレイン領域２１１，２１２とによってＭ
ＯＳＦＥＴを形成すると共に、このｎ型層からなるソ―
スまたはドレイン領域２１２に、トレンチ内を覆うフィ
ールド酸化膜２０３に形成されたストレージノードコン
タクト２０６ｈを介して前記ストレージノード電極２０
６が接続されている。また他方のｎ型層２１１はビット
線２３１に接続されている。

【００６７】そしてこのゲート電極２１０はメモリセル
マトリックスの一方向に連続的に配列され、ワード線を
構成している。

【００６８】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜２
１９および平坦化層としてのＢＰＳＧ膜２２０で被覆さ
れ、さらにこの上層にコンタクトホールを介してｎ型層
に接続されるビット線２３１が配設されている。

【００６９】次に、このＤＲＡＭの製造工程について説
明する。

【００７０】この製造工程中の各図において(a) および
(b) は図７の(a) および(b) に相当する断面を示すもの
とする。

【００７１】先ず、図８(a) および(b) に示すように、
比抵抗５Ωcm程度のｐ型シリコン基板２０１表面に、ト
レンチマスクとなる窒化シリコン膜Ｓ₁ と酸化シリコン
膜Ｓ2 との２層膜を形成する。

【００７２】そして、図９(a) および(b) に示すように
前記２層膜をパターニングし、これをマスクとして異方
性エッチングにより基板表面の素子領域となる島領域２
５１を残してトレンチ２０５を形成する。ここでトレン
チはキャパシタとなる領域では幅広となるように形成さ
れる（図６参照）。そして、さらに熱酸化法によりトレ
ンチ内壁に膜厚８０nmの酸化シリコン膜２０３ａを形成
し、さらに低ストレスの窒化シリコン膜２０３ｂを堆積
し、トレンチの幅広領域以外は完全に埋め込まれるよう
にする。

【００７３】さらにこの状態で図１０(a) および(b) に
示すようにフッ化アンモニウム（ＮＨ₄ ＯＨ）を用いた
等方性エッチングを行う。この工程によって表面および
幅広領域の窒化シリコン膜２０３ｂがエッチングされ幅
広領域の穴が広がる。

【００７４】この後図１１(a) および(b) に示すように
レジストを塗布し異方性エッチングを行いキャパシタ形
成領域の穴内のみにレジストＲ1 を残す。

【００７５】そして、このレジストパタ−ンＲ1 をマス
クとして、フッ化アンモニウム（ＮＨ₄ ＯＨ）を用いた
等方性エッチングにより、平面部の窒化シリコン膜２０
３ｂを除去し、表面の酸化シリコン膜Ｓ2 を露呈せしめ
る。

【００７６】この後図１２（ａ）および（ｂ）に示すよ
うに再びレジストを塗布しストレージノードコンタクト
２０６ｈ（図１３参照）形成のためのレジストパターン
Ｒ２を形成し、トレンチの幅広部側壁の窒化シリコン膜
２０３ｂおよび薄い酸化シリコン膜２０３ａを除去し、
基板を露呈せしめる。

【００７７】さらに図１３(a) および(b) に示すよう
に、ＣＶＤ法により、膜厚５０ｎｍ程度の多結晶シリコ
ンを堆積し、ヒ素またはリンのイオン注入またはリン拡
散等により、ドーピングを行って、トレンチ底部にレジ
スト（図示せず）を充填した後異方性エッチングを行っ
て側壁残しを行い、平面部およびトレンチ開口部近傍の
多結晶シリコンを除去してストレージノード電極２０６
を形成する。そして表面酸化を行い薄い酸化シリコン膜
Ｓ3 を形成した後、トレンチ内部を窒化シリコン膜Ｓ4
で被覆保護し、トレンチ開口部近傍のトレンチ内壁に選
択的に酸化シリコン膜２１５を形成する。

【００７８】そして図１４(a) および(b) に示すよう
に、窒化シリコン膜Ｓ4 およびトレンチマスクとして用
いた窒化シリコン膜Ｓ2をエッチング除去すると共に、
窒化シリコン膜２０３ｂをエッチバックし、素子分離領
域２０５となる領域の窒化シリコン膜２０３ｂのレベル
を３００〜４００nmだけ下げる。この後薄い酸化シリコ
ン膜Ｓ3 を除去し、ストレージノード電極にヒ素または
リンのイオン注入を行うことにより、ドーピングを行
う。

【００７９】この後図１５(a) および(b) に示すよう
に、窒化シリコン膜／酸化シリコン膜の２層膜からなる
キャパシタ絶縁膜２０７を形成し、さらにリンドープの
多結晶シリコン膜を堆積してエッチバックしプレート電
極２０８を埋め込む。そしてさらにプレート電極表面を
酸化し酸化シリコン膜２１６を形成する。

【００８０】次に図１６(a) および(b) に示すように、
素子領域上のキャパシタ絶縁膜２０７をエッチング除去
し、さらにトレンチマスクとしての酸化シリコン膜Ｓ1
を除去し、低温酸化により、プレート電極２０８上に酸
化シリコン膜２１７を形成しなおす。この後ゲート絶縁
膜２０９を形成する。

【００８１】この後図１７(a) および(b) に示すよう
に、多結晶シリコン膜からなるゲート電極２１０を形成
し、さらに自己整合的にヒ素のイオン注入を行いｎ型拡
散層２１１，２１２からなるソース・ドレイン領域を形
成する。そして最後に、層間絶縁膜としての酸化シリコ
ン膜２１９および平坦化のためのＢＰＳＧ膜２２０を形
成しビット線コンタクトを形成してビット線２３１を形
成し、図６および図７に示したＤＲＡＭが完成する。

【００８２】このようにして形成されたＤＲＡＭによれ
ば、素子分離に要する面積を微細化することができ、製
造が容易で信頼性の高いものとなる。

【００８３】実施例３ 本発明の半導体記憶装置の第３の実施例として、図１８
(a) および(b) にトレンチ構造のＤＲＡＭを示す。図１
８(a) は図７のＡ−Ｂ断面図およびＣ−Ｄ断面図に相当
するものとする。

【００８４】このＤＲＡＭは、前記第２の実施例の変形
例であり、第２の実施例ではトレンチ内に酸化シリコン
膜２０３ａを介して窒化シリコン膜２０３ｂを充填する
ようにしたが、この例では酸化シリコン膜２０３ａを介
して多結晶シリコン膜を充填し表面酸化を行うようにし
てストレージノード電極との絶縁を行い、プレート電極
を基板表面に突出させるようにしたことを特徴とするも
のである。

【００８５】すなわち、ｐ型シリコン基板２０１の表面
に、素子領域となる島状の領域を残すように縦横にトレ
ンチ２０５が形成され、このうちキャパシタとなる領域
では幅広になるように形成され、トレンチ２０５内には
酸化シリコン膜２０３ａおよび多結晶シリコン膜２２３
ｂが埋め込まれて表面に酸化シリコン膜２２４が形成さ
れて素子分離領域を構成しており、トレンチ２０５のう
ち幅広となっている領域では完全に埋め込まれずに穴が
形成され、この穴を広げ、この穴内にキャパシタを形成
するようにしている。

【００８６】このようにしてトレンチ２０５の埋め込み
によって形成された素子分離領域によって分離された島
状の素子領域にＭＯＳＦＥＴが形成されると共に、トレ
ンチ２０５のうち幅広の領域２０５ｃ内には、多結晶シ
リコン膜からなるストレージノード電極２０６と、この
ストレージノード電極２０６の表面に形成された窒化シ
リコン膜／酸化シリコン膜の２層膜からなるキャパシタ
絶縁膜２０７と、このトレンチ表面に突出するように形
成された多結晶シリコン膜からなるプレート電極２０８
とによってＭＯＳキャパシタが形成されていることを特
徴とするもので、他部については、通常のＤＲＡＭと同
様の構造を有している。

【００８７】次に、このＤＲＡＭの製造工程について説
明する。

【００８８】この製造工程中の各図において(a) および
(b) は図７の(a) および(b) に相当する断面を示すもの
とする。

【００８９】先ず、実施例２と同様に、比抵抗５Ωcm程
度のｐ型シリコン基板２０１表面に、トレンチマスクと
なる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2 との２層
膜パターンを形成してこれをマスクとして異方性エッチ
ングにより、島領域２５１を残してトレンチ２０５を形
成する。ここでトレンチはキャパシタとなる領域では幅
広となるように形成される（図６参照）。そして、さら
に熱酸化法によりトレンチ内壁に膜厚８０nmの酸化シリ
コン膜２０３ａを形成したのち、図１９(a) および(b)
に示すように多結晶シリコン膜２２３を堆積し、トレン
チの幅広領域以外は完全に埋め込まれるようにする。

【００９０】さらにこの状態で図２０(a) および(b) に
示すように等方性エッチングを行う。この工程によって
表面および幅広領域の多結晶シリコン膜２２３がエッチ
ングされ幅広領域の穴が広がる。

【００９１】この後図２１(a) および(b) に示すように
多結晶シリコン膜２２３を酸化し、酸化シリコン膜２２
４を形成する。このとき幅広領域の多結晶シリコン膜２
２３は完全に酸化されるようにし、他のトレンチ領域で
は表面のみが酸化されるようにする。

【００９２】そして図２２(a) および(b) に示すよう
に、レジストを塗布しストレージノードコンタクト２０
６ｈ形成のためのレジストパタ−ンＲ2 を形成し、フッ
化アンモニウムを用いてトレンチの幅広部側壁の酸化シ
リコン膜２２４を除去し、基板を露呈せしめる。

【００９３】さらに図２３(a) および(b) に示すよう
に、実施例２と同様に、ＣＶＤ法により、膜厚５０ｎｍ
程度の多結晶シリコンを堆積し、ヒ素またはリンのイオ
ン注入またはリン拡散等により、ドーピングを行って、
トレンチ底部にレジスト（図示せず）を充填した後異方
性エッチングを行って側壁残しを行い、平面部およびト
レンチ開口部近傍の多結晶シリコンを除去してストレー
ジノード電極２０６を形成する。そして表面酸化を行い
薄い酸化シリコン膜Ｓ3 を形成した後、トレンチ内部を
窒化シリコン膜Ｓ4 で被覆保護し、トレンチ開口部近傍
のトレンチ内壁に選択的に酸化シリコン膜２１５を形成
する。このとき素子分離領域となるトレンチ表面にも酸
化シリコン膜２１５が形成される。

【００９４】そして図２４(a) および(b) に示すよう
に、窒化シリコン膜Ｓ4 およびトレンチマスクとして用
いた窒化シリコン膜Ｓ2を除去してさらに薄い酸化シリ
コン膜Ｓ3 を除去し、ストレージノード電極にヒ素また
はリンのイオン注入を行うことにより、ドーピングを行
う。この後、窒化シリコン膜／酸化シリコン膜の２層膜
からなるキャパシタ絶縁膜２０７を形成し、さらにリン
ドープの多結晶シリコン膜を堆積してフォトリソ法によ
りパターニングしプレート電極２０８を形成する。そし
てさらにプレート電極表面を酸化し酸化シリコン膜２１
６を形成する。

【００９５】次に図２５（ａ）および（ｂ）に示すよう
に、素子領域上のキャパシタ絶縁膜２０７をエッチング
除去し、さらにトレンチマスクとしての酸化シリコン膜
Ｓ1を除去し、低温酸化により、プレート電極２０８上
に酸化シリコン膜２１６を形成しなおす。この後ゲート
絶縁膜２０９を形成する。この後、多結晶シリコン膜か
らなるゲート電極２１０を形成し、さらに自己整合的に
ヒ素のイオン注入を行いｎ型拡散層２１１，２１２から
なるソース・ドレイン領域を形成する。そして最後に、
層間絶縁膜としての酸化シリコン膜２１９および平坦化
のためのＢＰＳＧ膜２２０を形成しビット線コンタクト
を形成してビット線２３１を形成し、図１８（ａ）およ
び（ｂ）に示したＤＲＡＭが完成する。

【００９６】このようにして形成されたＤＲＡＭによれ
ば、実施例２のＤＲＡＭと同様素子分離に要する面積を
微細化することができ、製造が容易で信頼性の高いもの
となる。

【００９７】実施例４ 本発明の半導体記憶装置の第４の実施例として、図２
６、図２７(a) および(b) にトレンチ構造のＤＲＡＭを
示す平面図、Ａ−Ｂ断面図およびＣ−Ｄ断面図を示す。

【００９８】このＤＲＡＭは、前記第２および第３の実
施例の変形例であり、この例ではＭＯＳＦＥＴ形成領域
となる島領域３５１をエッジ部で近接させ”市松模様
“を描くようにし、これらの周りに多結晶シリコン膜を
埋め込み素子分離を行うとともに、これによって自動的
にできる島領域間領域にキャパシタを形成するようにし
たことを特徴とするものである。

【００９９】この例では、標準よりも露光時間を長く設
定することにより、市松模様の角同志は分離される。

【０１００】すなわち、ｐ型シリコン基板３０１の表面
に、素子領域３５１となる島状の領域を市松模様に残す
ようにトレンチ３０５が形成され、このトレンチ内に酸
化シリコン膜３０３ａを介してプレート電極３０８とし
ての多結晶シリコン膜が一体的に形成されており、この
上層にキャパシタ絶縁膜３０７を介して多結晶シリコン
膜からなるストレージノード電極３０６が埋め込まれて
いる。このとき素子領域３５１のエッジ部が近接した部
分で酸化シリコン膜３０３ａまたはこれとプレート電極
３０８とによって埋められた状態になっているため、こ
の内側に形成されるこのストレージノード電極は、個々
に分離された状態で形成される。そこで必要な領域の
み、多結晶シリコン膜３１４によって表面で島領域のＮ
ＯＳＦＥＴのソースドレイン領域３１２に接続する。

【０１０１】他部については、通常のＤＲＡＭと同様の
構造を有している。

【０１０２】次に、このＤＲＡＭの製造工程について説
明する。

【０１０３】この製造工程中の各図において(a) および
(b) は図２７の(a) および(b) に相当する断面を示すも
のとする。

【０１０４】先ず、実施例３と同様に、比抵抗５Ωcm程
度のｐ型シリコン基板３０１表面に、トレンチマスクと
なる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2 との２層
膜パターンを形成してこれをマスクとして異方性エッチ
ングにより、市松模様に島領域３５１を残してトレンチ
３０５を形成する（図２６参照）。そして、さらに熱酸
化法によりトレンチ内壁に膜厚８０nmの酸化シリコン膜
３０３ａを形成する。

【０１０５】この後、図２９(a) および(b) に示すよう
にプレート電極としての多結晶シリコン膜３０８を堆積
し、島領域のエッジ部が近接した領域は完全に埋め込ま
れるようにする。このトレンチ底部にレジストを充填し
て異方性エッチングを行い側壁の多結晶シリコン膜を残
して表面の多結晶シリコン膜を除去する。そして表面酸
化を行い薄い酸化シリコン膜Ｓ3 を形成した後、トレン
チ内部を窒化シリコン膜Ｓ4 で被覆保護し、トレンチ開
口部近傍のトレンチ内壁に選択的に酸化シリコン膜３１
５を形成する。

【０１０６】そして図３０(a) および(b) に示すよう
に、窒化シリコン膜Ｓ4 およびトレンチマスクとして用
いた窒化シリコン膜Ｓ2を除去しさらに薄い酸化シリコ
ン膜Ｓ3 を除去して、プレート電極にヒ素またはリンの
イオン注入を行うことにより、ドーピングを行う。この
後、窒化シリコン膜／酸化シリコン膜の２層膜からなる
キャパシタ絶縁膜３０７を形成し、さらにリンドープの
多結晶シリコン膜を堆積してエッチバックを行いトレン
チ内にストレージノード電極３０６を埋め込む。そして
さらにストレージノード電極表面を酸化し酸化シリコン
膜３１６を形成する。次に素子領域上のキャパシタ絶縁
膜３０７をエッチング除去し、さらにトレンチマスクと
しての酸化シリコン膜Ｓ1 を除去し、低温酸化により、
ストレージノード電極３０６上に酸化シリコン膜３１７
を形成しなおす。この後ゲート絶縁膜３０９を形成し、
さらにゲート電極となる多結晶シリコン膜３１０および
窒化シリコン膜３１８を順次全面に形成する。

【０１０７】この後、図３１(a) および(b) に示すよう
に、フォトリソグラフィ法により窒化シリコン膜３１８
をパターニングしこれをマスクとして多結晶シリコン膜
をパターニングしてゲート電極３１０を形成し、さらに
ゲート電極３１０の側壁に窒化シリコン膜３１９を形成
する。そしてさらにゲート電極３１０に自己整合的にヒ
素のイオン注入を行いｎ型拡散層３１１，３１２からな
るソース・ドレイン領域を形成する。

【０１０８】そして図３２(a) および(b) に示すよう
に、フォトリソグラフィ法によりレジストパターンＲ5
を形成しこれをマスクとして酸化シリコン膜のエッチン
グを行い基板表面の酸化シリコン膜およびストレージノ
ード電極表面の酸化シリコン膜３１７の一部をエッチン
グ除去し、ストレージノード電極３０６とｎ型拡散層３
１２とを接続するためのパッド用コンタクト３１４ｈを
形成する。このときゲート電極の側壁は窒化シリコン膜
で被覆されているため、窒化シリコン膜に対する選択比
の大きいエッチング条件を選択することにより、ゲート
電極との短絡は防止される。

【０１０９】そして最後に、ストレージノード電極３０
６とｎ型拡散層３１２とを接続するためのコンタクトパ
ッドとしての多結晶シリコン膜３１４を形成し、この表
面を酸化した酸化シリコン膜３１７を形成しさらに平坦
化のためのＢＰＳＧ膜３２０を形成しビット線コンタク
トを形成してビット線３３１を形成し、図２６、図２７
(a) および(b) に示したＤＲＡＭが完成する。

【０１１０】このようにして形成されたＤＲＡＭによれ
ば、ＭＯＳＦＥＴを形成するシリコン島領域をエッジで
近接するように市松模様に形成することにより、同様素
子分離に要する面積を最小限に抑えかつその他の領域の
すべてをキャパシタ領域とすることにより、大幅なセル
面積の微細化をはかることができ、製造が容易で信頼性
のＤＲＡＭを提供することが可能となる。

【０１１１】実施例５ さらに本発明の第５の実施例として、前記第４の実施例
よりもさらにキャパシタ容量を増大するために、図３３
に示すようにプレート電極３０８表面を粗面化するよう
にしてもよい。

【０１１２】実施例６ 本発明の半導体記憶装置の第６の実施例として、図３
４、図３５(a) および(b) にトレンチ構造のＤＲＡＭを
示す平面図、セル部および周辺回路部の断面図を示す。

【０１１３】このＤＲＡＭでは、周辺回路部もセル部
も、素子領域４５１を除く領域はすべてトレンチ４０５
となっており、トレンチを覆うようにプレートを形成
し、素子領域についてはプレート電極を除去しており、
素子分離領域はプレート電極およびストレージノード電
極を形成する多結晶シリコン膜を埋め込んでいる。

【０１１４】セル部ではトレンチ側壁の開口部近傍に形
成されたストレージノードコンタクト４０６ｈを介して
ＭＯＳＦＥＴのｎ型層４１２とストレージノード電極４
０６とが接続され、他の領域ではストレージノードコン
タクトを形成しなければストレージノードを構成する多
結晶シリコンと基板とは分離状態を維持することができ
る。またプレートを構成する多結晶シリコンはパターニ
ングによって分離されている。このようにプレートはパ
ターニングしてもよいが、トレンチ内部に埋め込むこと
によっても自己整合的に分離可能である。

【０１１５】次に、このＤＲＡＭの製造工程について説
明する。

【０１１６】この製造工程中の各図において(a) および
(b) は図３５の(a) および(b) に相当する断面を示すも
のとする。ここでは簡単に要部のみを説明する。

【０１１７】先ず、実施例３と同様に、比抵抗５Ωcm程
度のｐ型シリコン基板４０１表面に、トレンチマスクと
なる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2 との２層
膜パターンを形成してこれをマスクとして異方性エッチ
ングにより、セル領域においても周辺回路領域において
も素子形成領域となる島領域４５１を残してトレンチ４
０５を形成する（図３６(a) および(b) ）。

【０１１８】そして、さらに熱酸化法によりトレンチ内
壁に膜厚５０nm程度の酸化シリコン膜４０３ａを形成し
たのち、図３７(a) および(b) に示すようにセル部の所
定の領域にのみストレージノードコンタクト４０６ｈを
形成する。

【０１１９】次いで図３８(a) および(b) に示すよう
に、多結晶シリコン膜４０６を堆積し、トレンチ底部に
レジストを充填して異方性エッチングを行うことにより
トレンチ内壁にのみ残すようにする。この多結晶シリコ
ン膜４０６はセル部ではストレージノード電極となる。
この後キャパシタ絶縁膜４０７を形成しさらに多結晶シ
リコン膜を形成してフォトリソグラフィ法によりこれを
パターニングし、表面を酸化して酸化シリコン膜４１６
で被覆する。この多結晶シリコン膜はセル部ではプレー
ト電極４０８となる。

【０１２０】この後図３９（ａ）および（ｂ）に示すよ
うに、ゲート酸化膜４０９、ゲート電極４１０を形成し
た後ソース・ドレイン領域としてのｎ型層４１１，４１
２を形成し、セル領域のＭＯＳＦＥＴを周辺回路領域の
ＭＯＳＦＥＴとを同時に形成する。そして通常の方法で
層間絶縁膜、ビット線、接続配線などを形成し完成す
る。

【０１２１】本発明によれば、周辺回路もセル領域も共
に素子分離は溝分離のみであり、トレンチキャパシタの
形成工程と同時に溝分離を行うことができるため、工程
が極めて簡略され、素子分離領域の面積を大幅に低減す
ることができ微細化が可能となる。

【０１２２】実施例７ 本発明の半導体記憶装置の第７の実施例として、図４
０、図４１(a) および(b) にトレンチ構造のＤＲＡＭを
示す平面図、Ａ−Ｂ断面図およびＣ−Ｄ断面図を示す。

【０１２３】このＤＲＡＭは、前記実施例３の変形例で
ある。前記実施例３においてはトレンチ側壁に形成した
ストレージノードコンタクト２０６ｈによってＭＯＳＦ
ＥＴのｎ型層２１２に接続したが、この例では実施例４
および５と同様にストレージノード電極を上層に形成
し、かつトレンチ側壁に形成したストレージノードコン
タクト５０６ｈを介してストレージノード電極５０６と
ＭＯＳＦＥＴのｎ型層５１２とを接続するようにしたこ
とを特徴とするものである。

【０１２４】すなわち、ｐ型シリコン基板５０１の表面
に、素子領域５５１となる島状の領域を残すように縦横
にトレンチ５０５が形成され、このトレンチ内にはセル
プレートとして機能する多結晶シリコンが埋め込まれて
おり、幅の最も狭い領域がぎりぎり埋まる程度の膜厚を
とることにより、幅の広い領域では凹部が形成されここ
にキャパシタを形成する。またセルプレートとして機能
する多結晶シリコンは素子領域間の分離の役割を果たし
ていることは前記実施例と同様である。

【０１２５】このようにしてトレンチ５０５の埋め込み
によって形成された素子分離領域によって分離された島
状の素子領域５５１にＭＯＳＦＥＴが形成されると共
に、トレンチ５０５のうち幅広の領域５０５ｃ内には、
多結晶シリコン膜からなるプレート電極５０８と、この
プレート電極５０８の表面に形成された窒化シリコン膜
／酸化シリコン膜の２層膜からなるキャパシタ絶縁膜５
０７と、このトレンチ内に埋め込まれた多結晶シリコン
膜からなるストレージノード電極５０６とによってＭＯ
Ｓキャパシタが形成されている。

【０１２６】次に、このＤＲＡＭの製造工程について説
明する。

【０１２７】この製造工程中の各図において(a) および
(b) は図３５の(a) および(b) に相当する断面を示すも
のとする。

【０１２８】先ず、実施例３と同様に、図４２(a) およ
び(b) に示すように、比抵抗５Ωcm程度のｐ型シリコン
基板５０１表面を軽く酸化したのち、トレンチマスクと
なる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2 との２層
膜パターンを形成してこれをマスクとして異方性エッチ
ングにより、島領域５５１を残してトレンチ５０５を形
成する。

【０１２９】そして酸化シリコン膜Ｓ2 をエッチング除
去し、さらに熱酸化法によりトレンチ内壁に膜厚８０nm
の酸化シリコン膜５０３ａを形成したのち、図４３(a)
および(b) に示すように多結晶シリコン膜５２３を堆積
し、トレンチ幅の最も狭い領域のみが完全に埋め込まれ
るようにする。

【０１３０】そして図４４(a) および(b) に示すよう
に、多結晶シリコン膜５２３で完全に埋まっていないト
レンチ内にレジストＲを充填して、異方性エッチングを
行い、広いトレンチ側壁にセルプレートとして機能する
多結晶シリコン膜を残す。

【０１３１】この後図４５(a) および(b) に示すよう
に、トレンチ内に露呈する多結晶シリコン膜５２３表面
を酸化してフッ化アンモニウムでエッチングを行う等の
方法でトレンチを広げる。

【０１３２】さらに図４６(a) および(b) に示すよう
に、多結晶シリコン膜５２３表面を酸化し薄い酸化シリ
コン膜Ｓ3 を形成した後、窒化シリコン膜Ｓ4 で被覆す
る。

【０１３３】この後図４７(a) および(b) に示すよう
に、トレンチ底部にレジストＲを充填し、等方性エッチ
ングを行いトレンチ内壁にのみ窒化シリコン膜Ｓ4 を残
すようにパターニングを行う。

【０１３４】続いて図４８(a) および(b) に示すよう
に、このレジストを除去してトレンチ開口部近傍のトレ
ンチ内壁に選択的に酸化シリコン膜５１５を形成する。
このとき素子分離領域となるトレンチ表面にも酸化シリ
コン膜５１５が形成される。

【０１３５】さらに図４９(a) および(b) に示すよう
に、キャパシタ形成領域となるこのトレンチ内の窒化シ
リコン膜Ｓ4 を除去しさらに薄い酸化シリコン膜Ｓ3 を
除去する。

【０１３６】この後図５０(a) および(b) に示すよう
に、窒化シリコン膜からなるキャパシタ絶縁膜５０７を
形成し、さらにストレージノード電極５０６となるリン
ドープの多結晶シリコン膜を堆積する。

【０１３７】さらに図５１(a) および(b) に示すよう
に、この多結晶シリコン膜をエッチバックしトレンチ内
にストレージノード電極５０６を埋め込む。そしてさら
にストレージノード電極表面を酸化し酸化シリコン膜５
１６を形成する。

【０１３８】次に図５２(a) および(b) に示すように、
等方性エッチングによって素子領域上のキャパシタ絶縁
膜５０７をエッチング除去する。

【０１３９】さら図５３(a) および(b) に示すように、
ストレージノードコンタクト形成のためのレジストパタ
ーンＲを形成する。

【０１４０】そして図５４(a) および(b) に示すように
このレジストパターンＲをマスクとして酸化シリコン膜
をエッチングし、ストレージノードコンタクト５０６ｈ
を形成下後、表面を軽く酸化して酸化シリコン膜Ｓ5を
形成する。

【０１４１】この後図５５(a) および(b) に示すように
窒化シリコン膜の等方性エッチングを行い素子領域上の
窒化シリコン膜Ｓ1 を除去する。

【０１４２】さらに図５６(a) および(b) に示すように
全面に窒化シリコン膜５２９を堆積し、フォトリソグラ
フィにより素子分離領域となるトレンチ上にレジストパ
ターンＲを形成する。

【０１４３】そして図５７(a) および(b) に示すように
このレジストパターンＲをマスクとして等方性エッチン
グを行い素子分離領域となるトレンチ上に窒化シリコン
膜５２９を残す。

【０１４４】さらに図５８(a) および(b) に示すように
フッ化アンモニウムを用いた等方性エッチングを行いス
トレージノードコンタクト５０６ｈとなる領域の酸化シ
リコン膜Ｓ5 を除去する。

【０１４５】この後図５９(a) および(b) に示すように
ストレージノード電極５０６となる多結晶シリコン膜を
堆積する。

【０１４６】そして図６０(a) および(b) に示すように
エッチバックを行いトレンチ内にストレージノード電極
５０６を埋め込む。

【０１４７】この後図６１(a) および(b) に示すように
ストレージノード電極５０６を表面酸化し酸化シリコン
膜５１７を形成する。

【０１４８】最後にゲート絶縁膜５０９を形成し、さら
にゲート電極としての多結晶シリコン膜５１０、ｎ型拡
散層５１１，５１２からなるソース・ドレイン領域を形
成し、平坦化のためのＢＰＳＧ膜５２０などを形成しビ
ット線コンタクトを形成してビット線５３１を形成し、
図４１、図４２(a) および(b) に示したＤＲＡＭが完成
する。

【０１４９】このようにして形成されたＤＲＡＭによれ
ば、素子分離に要する面積を最小限に抑えかつその他の
領域のすべてをキャパシタ領域とすることにより、大幅
なセル面積の微細化をはかることができ、製造が容易で
信頼性のＤＲＡＭを提供することが可能となる。

【０１５０】実施例８ 本発明の半導体記憶装置の第８の実施例として、図６２
(a) および(b) にトレンチ構造のＤＲＡＭを示す。これ
らはそれぞれ前記実施例７の図４１のＡ−Ｂ断面図およ
びＣ−Ｄ断面図に相当する断面を示す図である。

【０１５１】このＤＲＡＭはストレージノードコンタク
ト５０６ｈの形成が前記第７の実施例と異なり、キャパ
シタ絶縁膜の形成後にストレージノードコンタクトを形
成したことを特徴とする。

【０１５２】次に、このＤＲＡＭの製造工程について説
明する。

【０１５３】先ず、実施例７と同様に、比抵抗５Ωcm程
度のｐ型シリコン基板５０１表面を軽く酸化したのち、
トレンチマスクとなる窒化シリコン膜Ｓ1 と酸化シリコ
ン膜Ｓ2 との２層膜パターンを形成してこれをマスクと
して異方性エッチングにより、島領域５５１を残してト
レンチ５０５を形成する。

【０１５４】そして酸化シリコン膜Ｓ2 をエッチング除
去し、さらに熱酸化法によりトレンチ内壁に膜厚８０nm
の酸化シリコン膜５０３ａを形成したのち、多結晶シリ
コン膜５２３を堆積し、トレンチ幅の最も狭い領域のみ
が完全に埋め込まれるようにする。

【０１５５】そして図６３(a) および(b) に示すよう
に、多結晶シリコン膜５２３で完全に埋まっていないト
レンチ内にレジストＲを充填する。

【０１５６】この後、図６４（ａ）および（ｂ）に示す
ように、等方性エッチングを行い、広いトレンチ内壁の
下方にセルプレートとして機能する多結晶シリコン膜５
０８を残す。このとき素子分離領域の多結晶シリコン膜
の表面もやや低い位置に上端がくるようにエッチングさ
れる。そして、キャパシタ絶縁膜５０７となる窒化シリ
コン膜を形成する。

【０１５７】この後図６５(a) および(b) に示すよう
に、ストレージノードとなる多結晶シリコン膜５０６を
堆積する。

【０１５８】さらに図６６(a) および(b) に示すよう
に、多結晶シリコン膜５０６を異方性エッチングにより
エッチングし、素子分離領域上には残らないようにす
る。

【０１５９】この後図６７(a) および(b) に示すよう
に、基板表面に露呈する窒化シリコン膜５０７を等方性
エッチングによってエッチングした後、表面酸化を行い
酸化シリコン膜５１５を形成する。

【０１６０】続いて図６８(a) および(b) に示すよう
に、ストレージノードコンタクト形成のためのレジスト
パターンＲを形成しこのレジストパターンＲをマスクと
して酸化シリコン膜をエッチングし、ストレージノード
コンタクト５０６ｈを形成する。 そして図６９(a) お
よび(b) に示すようにこのレジストパターンＲを除去し
た後、表面を軽く酸化して酸化シリコン膜Ｓ5 を形成
し、さらに窒化シリコン膜の等方性エッチングを行い素
子領域上の窒化シリコン膜Ｓ1 を除去する。

【０１６１】この後図７０(a) および(b) に示すように
全面に窒化シリコン膜５２９を堆積し、素子分離領域と
なるトレンチ上にのみ残留させ、さらにフォトリソグラ
フィにより素子分離領域となるトレンチ上にレジストパ
ターンＲを形成する。

【０１６２】そしてこのレジストパターンＲをマスクと
して等方性エッチングを行い素子分離領域となるトレン
チ上に窒化シリコン膜５２９を残す。

【０１６３】さらに図７１(a) および(b) に示すように
フッ化アンモニウムを用いた等方性エッチングを行いス
トレージノードコンタクト５０６ｈとなる領域の酸化シ
リコン膜Ｓ5 を除去する。

【０１６４】この後図ストレージノード電極５０６とな
る多結晶シリコン膜を堆積してエッチバックを行いトレ
ンチ内にストレージノード電極５０６を埋め込み、実施
例７と同様にストレージノード電極５０６を表面酸化し
酸化シリコン膜５１７を形成し、最後にゲート絶縁膜５
０９を形成し、さらにゲート電極としての多結晶シリコ
ン膜５１０、ｎ型拡散層５１１，５１２からなるソース
・ドレイン領域を形成し、平坦化のためのＢＰＳＧ膜５
２０などを形成しビット線コンタクトを形成してビット
線５３１を形成し、図６２(a) および(b) に示したＤＲ
ＡＭが完成する。 このようにして形成されたＤＲＡＭ
によれば、実施例７と同様、素子分離に要する面積を最
小限に抑えかつその他の領域のすべてをキャパシタ領域
とすることにより、大幅なセル面積の微細化をはかるこ
とができ、製造が容易で信頼性のＤＲＡＭを提供するこ
とが可能となる。

【０１６５】実施例９ 本発明の半導体記憶装置の第９の実施例として、図７
２、図７３(a) および(b) にトレンチ構造のＤＲＡＭを
示す平面図、Ａ−Ｂ断面図およびＣ−Ｄ断面図を示す。

【０１６６】前記実施例３においてはそれ側壁に形成し
たストレージノードコンタクト２０６ｈによってＭＯＳ
ＦＥＴのｎ型層２１２に接続した（図１８参照）が、こ
の例では実施例４および５と同様にストレージノード電
極を上層に形成し、基板表面でコンタクトパッド６１４
を介してストレージノード電極６０６とＭＯＳＦＥＴの
ｎ型層６１２とを接続するようにしたことを特徴とする
ものである。

【０１６７】すなわち、ｐ型シリコン基板６０１の表面
に、素子領域６５１となる島状の領域を残すように縦横
にトレンチ６０５が形成され、このうちキャパシタとな
る領域では幅広になるように形成され、トレンチ６０５
内には酸化シリコン膜６０３ａを介して多結晶シリコン
膜６２３が埋め込まれて素子分離領域を構成しており、
この幅広となっている領域では完全に埋め込まれずに穴
が形成され、この穴を広げ、この穴内にキャパシタを形
成するようにしている。

【０１６８】このようにしてトレンチ６０５の埋め込み
によって形成された素子分離領域によって分離された島
状の素子領域６５１にＭＯＳＦＥＴが形成されると共
に、トレンチ６０５のうち幅広の領域６０５ｃ内には、
多結晶シリコン膜からなるプレート電極６０８と、この
プレート電極６０８の表面に形成された窒化シリコン膜
／酸化シリコン膜の２層膜からなるキャパシタ絶縁膜６
０７と、このトレンチ内に埋め込まれた多結晶シリコン
膜からなるプレ−ト電極６０６とによってＭＯＳキャパ
シタが形成されていることを特徴とするもので、他部に
ついては、通常のＤＲＡＭと同様の構造を有している。

【０１６９】次に、このＤＲＡＭの製造工程について説
明する。

【０１７０】この製造工程中の各図において(a) および
(b) は図７３の(a) および(b) に相当する断面を示すも
のとする。

【０１７１】先ず、実施例３と同様に、比抵抗５Ωcm程
度のｐ型シリコン基板４０１表面に、トレンチマスクと
なる窒化シリコン膜Ｓ1 と酸化シリコン膜Ｓ2 との２層
膜パターンを形成してこれをマスクとして異方性エッチ
ングにより、島領域６５１を残してトレンチ６０５を形
成する（図７４(a) および(b) ）。ここでトレンチはキ
ャパシタとなる領域では幅広となるように形成される。

【０１７２】そして、さらに熱酸化法によりトレンチ内
壁に膜厚８０nmの酸化シリコン膜６０３ａを形成したの
ち、図７５(a) および(b) に示すように多結晶シリコン
膜６２３を堆積し、トレンチの幅広領域以外は完全に埋
め込まれるようにする。

【０１７３】さらにこの状態で図７６(a) および(b) に
示すように、多結晶シリコン膜６２３で完全に埋まって
いないトレンチ内にレジストＲを充填して多結晶シリコ
ンの異方性エッチングを行い広いトレンチの側壁にセル
・プレートとして機能する多結晶シリコン膜６０８を残
留させる。

【０１７４】この後図７７(a) および(b) に示すように
多結晶シリコン膜６２３を酸化し、フッ化アンモニウム
エッチングを行うなどにより多結晶シリコン表面を後退
させる。

【０１７５】さらに図７８(a) および(b) に示すよう
に、多結晶シリコン膜６２３表面を酸化し薄い酸化シリ
コン膜Ｓ3 を形成した後、窒化シリコン膜Ｓ4 で被覆す
る。

【０１７６】この後図７９(a) および(b) に示すよう
に、トレンチ底部にレジストＲを充填し、等方性エッチ
ングを行いトレンチ内壁にのみ窒化シリコン膜Ｓ4 を残
すようにパターニングを行う。

【０１７７】続いて図８０(a) および(b) に示すよう
に、このレジストを除去してトレンチ開口部近傍のトレ
ンチ内壁に選択的に酸化シリコン膜６１５を形成する。
このとき素子分離領域となるトレンチ表面にも酸化シリ
コン膜６１５が形成される。

【０１７８】さらに図８１(a) および(b) に示すよう
に、キャパシタ形成領域となるこのトレンチ内の窒化シ
リコン膜Ｓ4 を除去しさらに薄い酸化シリコン膜Ｓ3 を
除去する。

【０１７９】この後図８２(a) および(b) に示すよう
に、窒化シリコン膜からなるキャパシタ絶縁膜６０７を
形成し、さらにストレージノード電極６０６となるリン
ドープの多結晶シリコン膜を堆積する。

【０１８０】さらに図８３(a) および(b) に示すよう
に、この多結晶シリコン膜をエッチバックしトレンチ内
にストレージノード電極６０６を埋め込み、さらにスト
レージノード電極表面を酸化し酸化シリコン膜６１６を
形成する。

【０１８１】次に図８４(a) および(b) に示すように、
等方性エッチングによって素子領域上のキャパシタ絶縁
膜６０７をエッチング除去する。

【０１８２】ここまでは実施例７とほぼ同様である。

【０１８３】さらに図８５(a) および(b) に示すよう
に、ゲート絶縁膜６０９を形成し、さらにゲート電極と
しての多結晶シリコン膜６１０を形成し、表面酸化を行
い酸化シリコン膜６１７でゲート電極の周りを覆った
後、ｎ型拡散層６１１，６１２からなるソース・ドレイ
ン領域を形成し、さらにストレージノードコンタクト形
成のためのレジストパターンＲを形成する。

【０１８４】そして図８６(a) および(b) に示すように
このレジストパターンＲをマスクとして酸化シリコン膜
６１６をエッチングし、ストレージノードコンタクト６
０６ｈを形成した後、ストレージノード電極６０６とｎ
型層６１２とを接続するパッド６１４となる多結晶シリ
コン膜を形成し、平坦化のためのＢＰＳＧ膜６２０など
を形成しビット線コンタクトを形成してビット線６３１
を形成し、図７２、図７３(a) および(b) に示したＤＲ
ＡＭが完成する。

【０１８５】このようにして形成されたＤＲＡＭによれ
ば、素子分離に要する面積を最小限に抑えかつその他の
領域のすべてをキャパシタ領域とすることにより、大幅
なセル面積の微細化をはかることができ、製造が容易で
信頼性のＤＲＡＭを提供することが可能となる。

【０１８６】実施例１０ なお、前記実施例では、すべて同一の深さのトレンチを
形成し、素子分離領域およびキャパシタ領域として用い
るようにしたが、異なる深さのトレンチを用いる場合に
も本発明は適用可能である。

【０１８７】本発明の半導体記憶装置の第１０の実施例
として、キャパシタ容量を増大するためにキャパシタ領
域のみにさらに深いトレンチを形成した例について説明
する。 図８７、図８８(a) および(b) は、本発明実施
例のトレンチ構造のＤＲＡＭを示す平面図、Ａ−Ｂ断面
図およびＣ−Ｄ断面図を示す図である。

【０１８８】先ず、比抵抗５Ωcm程度のｐ型シリコン基
板７０１表面に、トレンチマスクとなる窒化シリコン膜
Ｓ1 と酸化シリコン膜Ｓ2 との２層膜パターンを形成し
てこれをマスクとして異方性エッチングにより、島状の
素子領域７５１を残してトレンチ７０５を形成する（図
８９(a) および(b) ）。

【０１８９】そして、さらに図９０(a) および(b) に示
すように、熱酸化法によりトレンチ内壁に膜厚８０nmの
酸化シリコン膜７０３ａを形成したのち、全面に窒化シ
リコン膜７０３ｂを形成しさらに、ＬＰＣＶＤ法により
全面に酸化シリコン膜Ｓ7 を形成し、幅の狭い領域は完
全に埋め込まれるようにする。

【０１９０】この後、図９１(a) および(b) に示すよう
に、トレンチ幅の広い領域では異方性エッチングを行い
側壁の酸化シリコン膜を残して表面および底部の酸化シ
リコン膜を除去しトレンチ底部に露呈する窒化シリコン
膜７０３ｂおよび酸化シリコン膜７０３ａを順次エッチ
ングし、基板７０１表面を露呈せしめ、さらにこの側壁
の酸化シリコン膜Ｓ7 をマスクとして異方性エッチング
により基板をエッチングし、深いトレンチ７０５ｓを形
成する。

【０１９１】さらに、図９２（ａ）および（ｂ）に示す
ように、トレンチ内壁を酸化して酸化シリコンを形成し
た後、ストレージノードコンタクト７０６ｈを形成す
る。そして、図９３（ａ）および（ｂ）に示すように、
ストレージノード電極としての多結晶シリコン膜７０６
を堆積し、トレンチ底部にレジストを充填して異方性エ
ッチングを行い深いトレンチ７０５ｓ内壁に、残留せし
め、さらに浅いトレンチ浅いトレンチ７０５内部の酸化
シリコン膜Ｓ7 をエッチング除去する。

【０１９２】さらに、図９４（ａ）および（ｂ）に示す
ように、トレンチマスクとしての窒化シリコン膜Ｓ2 お
よび浅いトレンチ内壁の窒化シリコン膜をエッチング除
去する。

【０１９３】この後、窒化シリコン膜／酸化シリコン膜
の２層膜からなるキャパシタ絶縁膜７０７を形成し、さ
らにリンドープの多結晶シリコン膜を堆積してエッチバ
ックを行いトレンチ内にプレート電極７０８を埋め込
む。そしてさらにプレート電極表面を酸化し酸化シリコ
ン膜７１６を形成する。次に素子領域上のキャパシタ絶
縁膜７０７をエッチング除去し、さらにトレンチマスク
としての酸化シリコン膜Ｓ1 を除去し、低温酸化によ
り、プレート電極７０８上に酸化シリコン膜７１７を形
成しなおす。この後ゲート絶縁膜７０９を形成し、さら
にゲート電極となる多結晶シリコン膜７１０および窒化
シリコン膜７１８を順次全面に形成し、フォトリソグラ
フィ法により窒化シリコン膜７１８をパターニングしこ
れをマスクとして多結晶シリコン膜をパターニングして
ゲート電極７１０を形成し、さらにゲート電極７１０の
側壁に窒化シリコン膜７１９を形成する（図９５（ａ）
および（ｂ） ）。そしてさらにゲート電極７１０に自
己整合的にヒ素のイオン注入を行いｎ型拡散層７１１，
７１２からなるソース・ドレイン領域を形成する。

【０１９４】そして最後に、平坦化のためのＢＰＳＧ膜
７２０などを形成しビット線コンタクトを形成してビッ
ト線７３１を形成し、図８７、図８８(a) および(b) に
示したＤＲＡＭが完成する。

【０１９５】この方法によれば、キャパシタ形成領域で
は深く、素子分離領域では浅いトレンチを有するＤＲＡ
Ｍを極めて容易に形成することができる。

【０１９６】

【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセル領域内に形成されたトレンチ内に絶縁膜
を介してストレージノード電極を形成しキャパシタを形
成し、この絶縁膜の一部に形成されたストレージノード
コンタクトを介してＭＯＳＦＥＴのソ−ス・ドレイン領
域にストレージノード電極を接続した構造のＤＲＡＭに
おいて、トレンチが、ＭＯＳＦＥＴのチャネル幅方向に
ずらして配設されかつゲート方向に突出するように形成
されているため、ストレージノードコンタクトの形成に
際して合わせずれを気にすることなく、隣接する素子領
域の距離を小さくすることができ、微細で信頼性の高い
ＤＲＡＭを得ることが可能となる。さらに、ストレ−ジ
ノ−ドコンタクトとトレンチのパタ−ニングを大きなサ
イズで行うことができるため、製造が容易でかつキャパ
シタ容量の増大をはかることが可能となる。

【０１９７】また、本発明の第２では、島状の素子領域
を残して異なる幅の領域をもつトレンチを形成し、この
トレンチ内部に、幅の狭い領域を完全に塞ぐと共に幅の
広い領域を残して絶縁膜を充填して素子分離領域を形成
し、この素子分離領域で囲まれた島状の素子領域内にＭ
ＯＳＦＥＴを形成するとともに、トレンチの内、幅の広
い領域に残る凹部にキャパシタを形成してメモリセルを
構成しているため、素子間の埋め込み分離と同時に各セ
ルのキャパシタ部の分割がなされ、工数を増大すること
なく容易に微細なセル構造を形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭを示す図

【図２】本発明の第１の実施例のＤＲＡＭを示す図

【図３】図１のトレンチ型メモリセル構造のＤＲＡＭの
製造工程図

【図４】本発明の第１の実施例の変形例を示す図

【図５】本発明の第１の実施例の変形例を示す図

【図６】本発明の第２の実施例のＤＲＡＭを示す図

【図７】本発明の第２の実施例のＤＲＡＭを示す図

【図８】図６および図７のトレンチ型メモリセル構造の
ＤＲＡＭの製造工程図

【図９】図６および図７のトレンチ型メモリセル構造の
ＤＲＡＭの製造工程図

【図１０】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１１】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１２】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１３】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１４】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１５】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１６】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１７】図６および図７のトレンチ型メモリセル構造
のＤＲＡＭの製造工程図

【図１８】本発明の第３の実施例のＤＲＡＭを示す図

【図１９】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２０】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２１】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２２】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２３】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２４】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２５】図１８のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図２６】本発明の第４の実施例のＤＲＡＭを示す図

【図２７】本発明の第４の実施例のＤＲＡＭを示す図

【図２８】図２６および図２７のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図２９】図２６および図２７のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３０】図２６および図２７のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３１】図２６および図２７のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３２】図２６および図２７のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３３】本発明の第５の実施例のＤＲＡＭを示す図

【図３４】本発明の第６の実施例のＤＲＡＭを示す図

【図３５】本発明の第６の実施例のＤＲＡＭを示す図

【図３６】図３４および図３５のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３７】図３４および図３５のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３８】図３４および図３５のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図３９】図３４および図３５のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４０】本発明の第７の実施例のＤＲＡＭを示す図

【図４１】本発明の第７の実施例のＤＲＡＭを示す図

【図４２】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４３】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４４】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４５】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４６】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４７】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４８】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図４９】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５０】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５１】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５２】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５３】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５４】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５５】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５６】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５７】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５８】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図５９】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図６０】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図６１】図４０および図４１のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図６２】本発明の第８の実施例のＤＲＡＭを示す図

【図６３】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６４】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６５】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６６】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６７】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６８】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図６９】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図７０】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図７１】図６２のトレンチ型メモリセル構造のＤＲＡ
Ｍの製造工程図

【図７２】本発明の第９の実施例のＤＲＡＭを示す図

【図７３】本発明の第９の実施例のＤＲＡＭを示す図

【図７４】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図７５】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図７６】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図７７】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図７８】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図７９】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８０】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８１】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８２】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８３】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８４】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８５】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８６】図７２および図７３のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図８７】本発明の第１０の実施例のＤＲＡＭを示す図

【図８８】本発明の第１０の実施例のＤＲＡＭを示す図

【図８９】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９０】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９１】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９２】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９３】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９４】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９５】図８７および図８８のトレンチ型メモリセル
構造のＤＲＡＭの製造工程図

【図９６】従来例のトレンチ型メモリセルを示す図

【図９７】従来例のトレンチ型メモリセルを示す図

【図９８】従来例のトレンチ型メモリセルを示す図

【図９９】従来例のＤＲＡＭの素子領域のマスクパター
ンの開口部に対する、トレンチのマスクパターンの開口
部およびストレージノードコンタクトの開口部の位置関
係を示す図

【符号の説明】

１ ｐ型のシリコン基板 ３ フィールド酸化膜 ５ トレンチ ６ ｎ型層 ６ｓ ストレ−ジノ−ド電極 ７ キャパシタ絶縁膜 ８ プレート電極 ９ ゲート絶縁膜 １０ ゲート電極（ワード線） １１，１２ ソ−ス・ドレイン領域（ｎ型層） ２０ 絶縁膜 ２１ ｎ型層 ３１ ビット線 １０１ ｐ型のシリコン基板 １０３ フィールド酸化膜 １０５ トレンチ １０６ ストレ−ジノ−ド電極 １０７ キャパシタ絶縁膜 １０８ プレート電極 １０９ ゲート絶縁膜 １１０ ゲート電極（ワード線） １１１，１１２ ソ−ス・ドレイン領域（ｎ型層） １３１ ビット線 １２０ 絶縁膜 １２１ ｎ型層 １４１ ストレージノードコンタクト １５１ 素子領域 ２０１ ｐ型のシリコン基板 ２０５ トレンチ ２０６ ストレ−ジノ−ド電極 ２０６ｈ ストレージノードコンタクト ２０７ キャパシタ絶縁膜 ２０８ プレート電極 ２０９ ゲート絶縁膜 ２１０ ゲート電極（ワード線） ２１１，１２ ソ−ス・ドレイン領域（ｎ型層） ２２０ 絶縁膜 ２３１ ビット線 ２５１ 素子領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩山 善之 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (56)参考文献 特開 昭60−12752（ＪＰ，Ａ) 特開 昭62−42442（ＪＰ，Ａ) 特開 平２−54575（ＪＰ，Ａ) 特開 昭64−5052（ＪＰ，Ａ) 特開 平１−280350（ＪＰ，Ａ) 特開 平２−119175（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の基板表面に形成された素子
   分離領域で囲まれた素子領域内に形成されたＭＯＳＦＥ
   Ｔと、 前記ＭＯＳＦＥＴのチャネル幅方向にずらして形成され
   たトレンチ（溝）と、 前記トレンチの内壁に絶縁膜を介して形成されたストレ
   ージノード電極と、前記ストレージノード電極上に順次
   積層されたキャパシタ絶縁膜およびプレート電極とを具
   備してなるキャパシタとによって、 メモリセルが形成され、 前記トレンチの側壁の前記絶縁膜の一部に配設されたス
   トレージノードコンタクトを介して、前記ストレージノ
   ード電極と前記ＭＯＳＦＥＴのソースまたはドレイン領
   域の一方とが接続され、 かつ前記トレンチが前記ＭＯＳＦＥＴのゲート方向に突
   出するように形成されていることを特徴とする半導体装
   置。
2. 【請求項２】 一導電型の基板表面に、市松模様を描
   く複数の島状の素子領域を残して形成されたトレンチ
   と、 前記トレンチ内部に、幅の狭い領域を完全に塞ぐと共に
   幅の広い領域を残して充填された絶縁膜または、絶縁膜
   を介して充填される多結晶シリコン層によって形成され
   た素子分離領域と、 前記素子分離領域で囲まれた島状の素子領域内に形成さ
   れたＭＯＳＦＥＴと、前記トレンチの内、幅の広い領域
   に残る凹部に形成されたキャパシタとから形成され、か
   つ前記キャパシタのストレージノード電極と前記ＭＯＳ
   ＦＥＴのソースまたはドレイン領域の一方とが接続され
   たメモリセルとを具備したことを特徴とする半導体装
   置。
3. 【請求項３】 前記キャパシタは、前記トレンチの幅
   の広い領域に残る凹部に自己整合的に埋め込まれたセル
   プレートと、この上層に順次形成されたキャパシタ絶縁
   膜およびストレージノード電極とから構成されることを
   特徴とする請求項２記載の半導体装置。
4. 【請求項４】 一導電型の基板表面に、市松模様を描
   く複数の島状の素子領域を残してトレンチを形成するト
   レンチ形成工程と、 前記トレンチ内部に、幅の狭い領域を完全に塞ぐと共に
   幅の広い領域を残すように、絶縁膜を堆積するかまた
   は、絶縁膜を介して多結晶シリコン膜を堆積して素子分
   離領域を形成する素子分離工程と、 前記トレンチの幅の広い領域に残存する凹部にキャパシ
   タを形成するキャパシタ形成工程と、 前記キャパシタのストレージノード電極とソース・ドレ
   イン領域の一方が接続するように、前記素子分離領域で
   囲まれた島状の素子領域内にＭＯＳＦＥＴを形成するＭ
   ＯＳＦＥＴ形成工程とを含むことを特徴とする半導体装
   置の製造方法。