JPH0786432A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0786432A
JPH0786432A JP5229956A JP22995693A JPH0786432A JP H0786432 A JPH0786432 A JP H0786432A JP 5229956 A JP5229956 A JP 5229956A JP 22995693 A JP22995693 A JP 22995693A JP H0786432 A JPH0786432 A JP H0786432A
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film
forming
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capacitor
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Junichiro Iba
淳一郎 井場
Hirosuke Koyama
裕亮 幸山
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【目的】キャパシタ面積の減少なしに、ジャンクション
リーク電流を低減する。ジャンクションリークの根本と
なる部分下方の絶縁体層をトレンチ内側に張り出すよう
厚く形成しその部分でのトレンチ外側に沿う反転を遮断
させる。 【構成】基板表面のトランジスタの導電領域18に繋がる
ようトレンチ22が形成され、トレンチ22の内側にその上
縁部が導電領域18より下方に位置するキャパシタ電極5
と、少なくともキャパシタ電極5 の上縁部から導電領域
18に至るまでの部分でトレンチの内径を狭めるように内
側に張り出し厚く形成された絶縁体層9 と、キャパシタ
電極5 面を覆うキャパシタ絶縁膜10と、キャパシタ絶縁
膜10に接触しトレンチを充填するキャパシタ電極11,14
とを具備したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方
法、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のトレンチキャパシタの製造方法に関する。
【０００２】
【従来の技術】シースプレート型トレンチキャパシタを
有するＤＲＡＭの例として、TORU KAGA, YOSHIFUMI KAW
AMOTO,TOKUO KURE, YOSHINOBU NAKAGOME, MASAKAZUAOK
I, HIDEO SUNAMI, TOHACHI MAKINO, NAGATOSHI OHKI, A
ND KIYOO ITOH, "Half-Vcc Sheath-Plate Capacitor DR
AM Cell with Self-Aligned Buried Plate Wiring,"in
IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL. 35. N
O.8,AUGUST 1988 がある。
【０００３】図１４は従来のシースプレート型トレンチ
キャパシタの断面図である。半導体基板基板21における
フィールド酸化膜1 に隣接してトレンチが形成されてい
る。トレンチ内壁酸化膜4 、シリコン窒化膜（ＳｉＮ
膜）10、ポリシリコン膜14、拡散層16並びに基板21を含
む領域はゲートコントロールダイオードになっており、
ポリシリコン膜14（またはトレンチ深部のポリシリコン
膜11）に電位を与えることでトレンチ内壁酸化膜4 周辺
に空乏層が広がり、拡散層16からトレンチの外側に沿っ
て反転層が連続して形成されポリシリコン膜14と接する
拡散層16と基板とのジャンクションリーク電流が大きく
なる。
【０００４】ポリシリコン膜11，14に与えた電位の影響
を小さくするには酸化膜4 の膜厚を厚く形成すれば良い
が、酸化膜4 の膜厚を厚くすると容量絶縁膜の面積が減
少するためにトレンチキャパシタの容量が減少する。
【０００５】
【発明が解決しようとする課題】従来では、トレンチ内
に充填されたポリシリコン膜に与える電位の影響でこの
ポリシリコン膜に接する拡散層と基板とのジャンクショ
ンリーク電流が増大する。これを避けるためにキャパシ
タの容量をある程度減少させることになるが、トレンチ
内壁酸化膜の膜厚を厚く形成して対処しており、容量の
拡大を犠牲にしているという問題がある。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、トレンチキャパシタの
容量を減少させることなくジャンクションリーク電流を
低減できる高信頼性の半導体装置およびその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の半導体基体と、この半導体基体表面に
形成された第２導電型の導電領域と、この導電領域に隣
接して前記半導体基体に開孔されるトレンチと、このト
レンチの内側に被覆され、その上縁部が前記導電領域よ
り下方に位置する第１キャパシタ電極と、少なくとも前
記第１キャパシタ電極の上縁部から前記導電領域に至る
までの部分でトレンチの内径を狭めるように内側に張り
出し厚く形成された絶縁体層と、前記第１キャパシタ電
極面を覆うキャパシタ絶縁膜と、このキャパシタ絶縁膜
に接触し前記トレンチを充填する第２キャパシタ電極と
を具備したことを特徴とする。
【０００８】この発明の半導体装置の製造方法は、半導
体基板においてその壁面が可酸化層になるトレンチを形
成する工程と、前記トレンチ縁部付近の浅い部分を除い
てトレンチの内壁を絶縁材料で被覆する工程と、前記前
記トレンチの浅い部分において露出した可酸化層を酸化
することによって選択的にトレンチ内側に張り出す厚い
絶縁体層を形成する工程とを具備することを特徴とす
る。
【０００９】
【作用】この発明では、ジャンクションリークの根本と
なる部分である、第１キャパシタ電極の上縁部から前記
導電領域に届く位置までの絶縁体層をトレンチ内側に向
かって張り出すように厚く形成し、その部分でトレンチ
の外側に沿う反転が連続しないようにする。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１〜図５は第１の実施例を示すＤＲＡＭ
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。まず、図１に示される
ように、ＳｉＮ膜3 をマスクとして、フィールド酸化膜
1 に隣接してシリコン基板21表面から深さ５μｍ、穴径
０．５μｍのトレンチ22を形成する。次にトレンチ内壁
に２０ｎｍのＳｉＯ2 膜4 を高温熱酸化により被覆す
る。そして、異方性エッチング技術によりトレンチ底部
のＳｉＯ2 膜4 を選択的にエッチングする。
【００１１】次に、５０ｎｍのポリシリコン膜5 を、１
２ｎｍのＳｉＮ膜6 を、５０ｎｍのＳｉＯ2 膜7 を順番
にＣＶＤ法により堆積させる。一方のキャパシタ電極と
なるポリシリコン膜5 は成膜時または、成膜後に高濃度
のリンをドーピングする。次に、トレンチ底から３μｍ
まで埋め込んだレジスト8 をマスクに、バッファＨＦ水
溶液により露出しているＳｉＯ2 膜7 を剥離する。
【００１２】次に図２に示されるように、レジスト8 を
除去し、図１に示すＳｉＯ2 膜7 をマスクとして、露出
したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。
続いて、ＳｉＯ2 膜7 をバッファＨＦ水溶液により剥離
する。次に高温熱酸化により、ＳｉＮ膜の剥離後に露出
した部分のポリシリコン膜5 を酸化して材質を変えてし
まう。これにより、５０ｎｍのＳｉＯ2 膜9 が形成され
る。
【００１３】次に熱Ｈ3 ＰＯ4 水溶液により残りのＳｉ
Ｎ膜6 を剥離する。ポリシリコン膜5 へのドーピングは
ここで行なってもよい。次に１０ｎｍのＳｉＮ膜10をＣ
ＶＤ法により堆積させる。そして高温熱酸化によりＳｉ
Ｎ膜10の表面を薄く酸化する。これにより良質のキャパ
シタ絶縁膜が形成できる。あるいは、ＳｉＯ2 膜9 を形
成した後、ＳｉＮ膜6 を剥離せずに、そのままキャパシ
タ絶縁膜としてもよい。
【００１４】次に、４００ｎｍのポリシリコン膜11をＣ
ＶＤ法により被覆する。ここでポリシリコン膜11はトレ
ンチ内を完全に充填した形になり、他方のキャパシタ電
極となる。また、ポリシリコン膜11へのリン拡散をポリ
シリコン膜5 と同様に行なう。次に、トレンチ底から基
板表面へ４μｍまでポリシリコン膜11が残るように等方
性ドライエッチング技術により選択的にポリシリコン膜
のエッチバックを行なう。次に、高温熱酸化で、ポリシ
リコン11の表面を１０ｎｍ酸化し、ＳｉＯ2 膜12を形成
する。
【００１５】次に図３に示されるように、等方性ドライ
エッチング技術を用い、露出していたＳｉＮ膜10を選択
的に剥離する。次に異方性エッチング技術により、Ｓｉ
Ｏ2膜9 をポリシリコン膜11の上面に至るまで選択的に
剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 膜9 と同時に
剥離される。
【００１６】次に、図４に示されるように、レジスト13
を塗布し、リソグラフィー技術を用いてトレンチ部分が
露出するように開孔し、バッファＨＦ水溶液を用いて側
壁の酸化膜4 を剥離する。
【００１７】次に、図５に示されるように、レジストを
剥離し、高濃度にドーピングしたポリシリコン膜14をト
レンチ内に充填し、等方性ドライエッチング技術により
ポリシリコン膜14をＳｉＮ膜3 の下端まで選択的に剥離
する。次に熱酸化技術によりポリシリコン膜14の上面を
酸化し、３０ｎｍのＳｉＯ2 膜15を形成する。ここでポ
リシリコン膜14にドーピングしたリンまたはヒ素が基板
方向へ拡散され拡散層16を形成する。次に等方性ドライ
エッチング技術によりＳｉＮ膜3 を選択的剥離する。後
は、周知の技術によってＤＲＡＭのメモリセルを形成す
る、すなわち、ＳｉＯ2 膜15上にゲート電極17を選択的
に形成し、一方領域が拡散層16と接するソース，ドレイ
ン領域18を形成する。
【００１８】上記実施例方法によれば、ジャンクション
リークの根本となる、ポリシリコン膜14と基板21が拡散
層16によってつながる部分のすぐ下近傍、すなわち、キ
ャパシタ電極となるポリシリコン膜5 の上縁部から拡散
層16に届くまでのＳｉＯ2 膜9 をトレンチ下方に続くＳ
ｉＯ2 膜4 より厚く形成したことにより、その部分でト
レンチの外側に沿う反転層が形成されにくくなる。つま
り、ポリシリコン膜14（または11）に与える電位の影響
でトレンチの外側に沿う反転層が拡散層16から連続して
しまうのを、この厚く形成されたＳｉＯ2 膜4 で防止す
る。しかも、構造的にはＳｉＯ2 膜9 が厚く形成されて
いるだけで、その下方のキャパシタの実質的な面積はほ
とんど変わらない。従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
【００１９】図６〜図９は第２の実施例を示すDRAMにお
けるシースプレート型トレンチキャパシタの製造方法を
工程順に示す断面図である。同様箇所の符号は第１の実
施例に準ずる。図６に示されるように、シリコン基板21
表面から深さ５μｍのトレンチ23を形成する。次に６０
ｎｍのポリシリコン膜5 を、１２ｎｍのＳｉＮ膜6 を、
５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆積さ
せる。次にトレンチ底から３μｍまで埋め込んだレジス
ト8 をマスクにしてバッファＨＦ水溶液によって露出し
たＳｉＯ2 膜7 を剥離する。
【００２０】次に、図７に示されるようにレジストを除
去し、ＳｉＯ2 膜7 をマスクとして、露出したＳｉＮ膜
6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。次にバッファ
ＨＦ水溶液によりＳｉＯ2 膜7 を剥離する。このとき、
ＳｉＯ2 膜7 のあった部分にだけＳｉＮ膜6 が残存して
いる。次に、ＳｉＮ膜6 がない部分で露出しているポリ
シリコン膜5 を高温熱酸化により酸化し、５０ｎｍのＳ
ｉＯ2 膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によ
りＳｉＮ膜6 を剥離する。次に高濃度のリンまたはヒ素
をポリシリコン膜5 にドーピングする。ここでポリシリ
コン膜5 を通して基板にリン又はヒ素が拡散し、拡散層
27を形成する。
【００２１】次に、図８に示されるように、１０ｎｍの
ＳｉＮ膜10をＣＶＤ法により堆積させる。そして高温熱
酸化によりＳｉＮ膜10の表面を薄く酸化する。これによ
り良質の容量絶縁膜を形成できる。あるいは、ＳｉＯ2
膜9 を形成した後ＳｉＮ膜6を剥離せずに、そのまま容
量絶縁膜としてもよい。次に４００ｎｍのポリシリコン
膜11を減圧ＣＶＤ法により被覆する。ここでポリシリコ
ン膜11はトレンチ内を完全に充填した形になる。また、
ポリシリコン膜11へのリン拡散をポリシリコン膜5 と同
様に行なう。次にトレンチ底から基板表面へ４．５μｍ
までポリシリコン膜11が残るように等方性エッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に高温熱酸化で、ポリシリコン膜11の表面を１０
ｎｍ酸化し、ＳｉＯ2 膜12を形成する。
【００２２】その後は第１の実施例と同様のプロセスで
DRAMのメモリセルを形成することができる。図５に対応
した断面構造を図９に示す。すなわち、ポリシリコン膜
14のトレンチ内充填、ポリシリコン膜14の上面の酸化
（ＳｉＯ2 膜15）、ＳｉＯ2 膜2 上にゲート電極19を選
択的に形成し、一方領域が拡散層16と接するソース，ド
レイン領域18を形成する。
【００２３】図１０、図１１は第３の実施例を示すDRAM
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第
１、第２の実施例に準ずる。まず、図１０に示されるよ
うに、シリコン基板21表面から深さ５μｍ、穴径０．５
μｍのトレンチ22を形成する。次に１２ｎｍのＳｉＮ膜
6 、５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆
積させる、次に、トレンチ底から３μｍまで埋め込んだ
レジスト8 をマスクにバッファＨＦ水溶液によりＳｉＯ
2 膜7 を剥離する。
【００２４】次に、図１１に示されるようにレジストを
除去し、図１０に示したＳｉＯ2 膜7 をマスクとし、露
出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離す
る。次にバッファＨＦ水溶液によりＳｉＯ2 膜7 を剥離
する。次に高温熱酸化により、ＳｉＮ膜6 の剥離後に露
出した部分のシリコン基板を酸化し５０ｎｍのＳｉＯ2
膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によりＳｉ
Ｎ膜6 を剥離する。次に高濃度のリンまたはヒ素を基板
にドーピングし、拡散層27を形成する。
【００２５】次に１０ｎｍのＳｉＮ膜10をＣＶＤ法によ
り堆積、高温熱酸化によりＳｉＮ膜10の表面を薄く酸化
し、良質の容量絶縁膜を形成する。その後、前記図９の
ように、実施例１と同様のプロセスによってＤＲＡＭの
メモリセルを形成することができる。
【００２６】図１２、図１３は第４の実施例を示すDRAM
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第１
の実施例に準ずる。まず図１２に示されるように、シリ
コン基板表面から深さ５μｍ、穴径０．５μｍのトレン
チを形成する。次に６０ｎｍのポリシリコン膜5 、１２
ｎｍのＳｉＮ膜6 を順番にＣＶＤ法により堆積させる。
ポリシリコン膜5 は成膜時又は成膜後に高濃度のリンま
たはヒ素をドーピングする。ここで、ドーピングしたリ
ンまたはヒ素は、後の熱工程を経ることで基板中へ拡散
する。次に高温熱酸化によりＳｉＮ膜6 の表面を薄く酸
化する。
【００２７】次に４００ｎｍのポリシリコン膜11をＣＶ
Ｄ法により形成する。次にトレンチ底から３μｍまでポ
リシリコン膜11が残るように等方性ドライエッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に、露出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液に
より剥離する。
【００２８】次に、図１３に示されるようにＳｉＮ膜6
の剥離後に露出した部分のポリシリコン膜5 を高温熱酸
化により完全に酸化し、ＳｉＯ2 膜9 を形成する。この
ポリシリコン膜5 の酸化により基板の一部を酸化しても
よい。ここでポリシリコン膜5 の上面が酸化されＳｉＯ
2 膜12ができる（図示せず）。次に異方性エッチング技
術を用いてＳｉＯ2 膜9 をポリシリコン膜11の上面まで
選択的に剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 と同
時に剥離される。後は実施例２と同様のプロセスでＤＲ
ＡＭのメモリセルを形成することができる。
【００２９】上記第２〜第４の各実施例によれば、第１
の実施例と同様の効果が期待できる。すなわち、トレン
チキャパシタの容量を減少させることなくジャンクショ
ンリーク電流を低減できる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
シースプレート型トレンチキャパシタ構造で、トレンチ
内壁部側のキャパシタ電極の上縁部から転送トランジス
タの導電領域に届く位置までの酸化膜をトレンチ内側に
向かって張り出すように厚く形成し、その部分でトレン
チの外側に沿う反転が起こらないようにしたので、その
下方のキャパシタの実質的な面積はほとんど変えずに、
ジャンクションリーク電流を低減できる半導体装置およ
びその製造方法が提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例方法を工程順に示す第
１の断面図。
【図２】この発明の第１の実施例方法を工程順に示す第
２の断面図。
【図３】この発明の第１の実施例方法を工程順に示す第
３の断面図。
【図４】この発明の第１の実施例方法を工程順に示す第
４の断面図。
【図５】この発明の第１の実施例方法を工程順に示す第
５の断面図。
【図６】この発明の第２の実施例方法を工程順に示す第
１の断面図。
【図７】この発明の第２の実施例方法を工程順に示す第
２の断面図。
【図８】この発明の第２の実施例方法を工程順に示す第
３の断面図。
【図９】この発明の第２の実施例方法を工程順に示す第
４の断面図。
【図１０】この発明の第３の実施例方法を工程順に示す
第１の断面図。
【図１１】この発明の第３の実施例方法を工程順に示す
第２の断面図。
【図１２】この発明の第４の実施例方法を工程順に示す
第１の断面図。
【図１３】この発明の第４の実施例方法を工程順に示す
第２の断面図。
【図１４】従来のシースプレート型トレンチキャパシタ
の構成を示す断面図。
【符号の説明】
1…フィールド酸化膜、 2， 4， 7， 9，12，15…Ｓｉ
Ｏ2 膜、 3， 6，10…ＳｉＮ膜、5 ，11，14…ポリシリ
コン膜、8 ，13…レジスト、16，18…不純物拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基体と、この半導体
    基体表面に形成された第２導電型の導電領域と、この導
    電領域に隣接して前記半導体基体に開孔されるトレンチ
    と、このトレンチの内側に被覆され、その上縁部が前記
    導電領域より下方に位置する第１キャパシタ電極と、少
    なくとも前記第１キャパシタ電極の上縁部から前記導電
    領域に至るまでの部分でトレンチの内径を狭めるように
    内側に張り出し厚く形成された絶縁体層と、前記第１キ
    ャパシタ電極面を覆うキャパシタ絶縁膜と、このキャパ
    シタ絶縁膜に接触し前記トレンチを充填する第２キャパ
    シタ電極とを具備したことを特徴とする半導体装置。
  2. 【請求項２】 半導体基板においてその壁面が可酸化層
    になるトレンチを形成する工程と、 前記トレンチ縁部付近の浅い部分を除いてトレンチの内
    壁を耐酸化性材料で被覆する工程と、 前記トレンチの浅い部分において露出した可酸化層を酸
    化することによって選択的にトレンチ内側に張り出す厚
    い絶縁体層を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
  3. 【請求項３】 半導体基板にトレンチを形成する工程
    と、 前記トレンチの内壁に絶縁膜を形成する工程と、 前記絶縁膜上に第１の導電体層を形成する工程と、 前記第１の導電体層をトレンチ内の浅い部分において選
    択的に酸化することによってトレンチ内側に張り出す厚
    い絶縁体層を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 半導体基板にトレンチを形成する工程
    と、 前記トレンチの内壁に第１の導電体層を形成する工程
    と、 前記第１の導電体層をトレンチ内の浅い部分において選
    択的に酸化することによってトレンチ内側に張り出す厚
    い絶縁体層を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
  5. 【請求項５】 前記絶縁体層の形成時その部分における
    前記トレンチ側壁の半導体基板をも酸化させる工程を含
    むことを特徴とする請求項４記載の半導体装置の製造方
    法。
  6. 【請求項６】 半導体基板にトレンチを形成する工程
    と、 前記トレンチの内壁をトレンチ内の浅い部分において選
    択的に酸化することによってトレンチ内側に張り出す厚
    い絶縁体層を形成する工程と、 前記絶縁体層下方のトレンチ内壁面に不純物を導入する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 前記選択的に酸化させるトレンチ内の浅
    い部分を除くトレンチ内壁面は耐酸化性膜に覆われるこ
    とを特徴とする請求項３、４、６いずれか記載の半導体
    装置の製造方法。
  8. 【請求項８】 前記絶縁体層はトレンチ縁部付近で一部
    が除去されることをを特徴とする請求項３、４、６いず
    れか記載の半導体装置の製造方法。
JP22995693A 1993-09-16 1993-09-16 半導体装置の製造方法 Expired - Lifetime JP3480745B2 (ja)

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