CN117529105A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：提供衬底，所述衬底内包括有源区，所述有源区包括第一掺杂区和第二掺杂区；形成接触结构于所述衬底的顶面上，所述接触结构包括位于所述第一掺杂区上方且与所述第一掺杂区电连接的第一导电接触结构、以及位于所述第二掺杂区上方的第一隔离结构；去除所述第一隔离结构，形成暴露所述第一导电接触结构侧壁的接触槽；于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构；于所述接触槽内形成与所述第二掺杂区电连接的第二导电接触结构。本公开降低了半导体结构的制造难度，简化了半导体结构的制程工艺。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括存取晶体管（accesstransistor）和电容器。所述存取晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制存取晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在DRAM等半导体结构的制造过程中，需要先形成接触孔、然后在接触孔内分别形成与多个存储单元一一电连接的多个接触部、以及用于连接相邻的所述接触部的连接部，由所述接触部和所述连接部共同构成位线等一种导电接触结构。之后，才能进行电容接触结构等另一种导电接触结构的制程工艺。这就导致半导体结构的整个制造工艺较为复杂，降低了半导体结构的制造效率和制造良率。
因此，如何简化半导体结构的制造工艺，提高半导体结构的制造效率和制造良率，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供一种半导体结构及其形成方法，用于简化半导体结构的制造工艺，提高半导体结构的制造效率和制造良率。
根据一些实施例，本公开提供了一种半导体结构的形成方法，包括如下步骤：提供衬底，所述衬底内包括有源区，所述有源区包括第一掺杂区和第二掺杂区；形成接触结构于所述衬底的顶面上，所述接触结构包括位于所述第一掺杂区上方且与所述第一掺杂区电连接的第一导电接触结构、以及位于所述第二掺杂区上方的第一隔离结构；去除所述第一隔离结构，形成暴露所述第一导电接触结构侧壁的接触槽；于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构；于所述接触槽内形成与所述第二掺杂区电连接的第二导电接触结构。
在一些实施例中，形成接触结构于所述衬底的顶面上的具体步骤包括：形成初始接触结构于所述衬底的顶面上，所述初始接触结构中包括位于所述第二掺杂区上方的所述第一隔离结构、以及暴露所述第一掺杂区的第一沟槽；于所述第一沟槽内形成与所述第一掺杂区电连接的所述第一导电接触结构，以形成包括所述第一隔离结构和所述第一导电接触结构的所述接触结构。
在一些实施例中，所述衬底内包括沿第一方向间隔排布的多个所述有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；形成初始接触结构于所述衬底的顶面上的具体步骤包括：形成第一介质层于所述衬底的顶面上，所述第一介质层中具有沿第二方向贯穿所述第一介质层的第一牺牲层，所述第一牺牲层沿所述第一方向延伸且连续与沿所述第一方向间隔排布的多个所述有源区中的所述第二掺杂区、以及相邻所述有源区之间的所述隔离区对准，所述第二方向垂直于所述衬底的顶面；刻蚀所述第一介质层，形成暴露所述第一掺杂区的所述第一沟槽，暴露沿所述第一方向相邻的两个所述有源区中的所述第一掺杂区的两个所述第一沟槽沿第三方向分布于所述第一牺牲层的相对两侧，所述第二掺杂区上方剩余的所述第一牺牲层和所述第一介质层共同构成所述第一隔离结构，所述第三方向平行于所述衬底的顶面，且所述第三方向与所述第一方向相交。
在一些实施例中，所述衬底内具有沿所述第三方向间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向间隔排布的多个所述有源区；形成第一介质层于所述衬底的顶面上的具体步骤包括：形成初始第一牺牲层于所述衬底的顶面上；于所述初始第一牺牲层中形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的第二沟槽，多个所述第二沟槽将所述初始第一牺牲层分隔为多个沿所述第一方向延伸且沿所述第三方向间隔排布的所述第一牺牲层；形成填充满多个所述第二沟槽的所述第一介质层。
在一些实施例中，于所述初始第一牺牲层中形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的第二沟槽的具体步骤包括：采用第一自对准双重图案刻蚀工艺刻蚀所述初始第一牺牲层，形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的所述第二沟槽。
在一些实施例中，形成暴露所述第一掺杂区的所述第一沟槽的具体步骤包括：形成第二牺牲层于所述第一介质层上方，所述第二牺牲层中包括多个分别与所述有源区中的所述第一掺杂区对准的刻蚀窗口；沿所述刻蚀窗口刻蚀所述第一介质层，于所述第一介质层中形成暴露所述第一掺杂区的所述第一沟槽。
在一些实施例中，形成第二牺牲层于所述第一介质层上方的具体步骤包括：形成初始第二牺牲层于所述第一介质层上方；刻蚀所述初始第二牺牲层，形成多个相互独立的所述刻蚀窗口，每个所述刻蚀窗口与所述第一方向间隔排布的两个相邻所述有源区中的所述第一掺杂区交叠，剩余的所述初始第二牺牲层作为所述第二牺牲层。
在一些实施例中，形成多个相互独立的所述刻蚀窗口的具体步骤包括：采用第二自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第一方向间隔排布的第一刻蚀窗口，每个所述第一刻蚀窗口与沿所述第一方向间隔排布的两个所述有源区中的所述第一掺杂区交叠；采用第三自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第一方向间隔排布的第二刻蚀窗口，每个所述第二刻蚀窗口与沿所述第一方向间隔排布的两个所述有源区中的所述第一掺杂区交叠，所述第一刻蚀窗口和所述第二刻蚀窗口沿所述第三方向交替排布，且所述第一刻蚀窗口和所述第二刻蚀窗口共同构成所述刻蚀窗口。
在一些实施例中，所述初始第二牺牲层与所述第一介质层之间还包括第二介质层；于所述第一介质层中形成暴露所述第一掺杂区的所述第一沟槽的具体步骤包括：沿所述刻蚀窗口向下刻蚀所述第二介质层和所述第一介质层，形成多个暴露所述第一掺杂区的所述第一沟槽，所述第一沟槽的侧壁暴露位于所述隔离区上方的所述第一牺牲层，所述第二掺杂区上方剩余的所述第一牺牲层和所述第一介质层共同作为所述第一隔离结构。
在一些实施例中，形成多个暴露所述第一掺杂区的所述第一沟槽之后，还包括如下步骤：沿所述第一沟槽刻蚀所述衬底，延伸所述第一沟槽至所述有源区中的所述第一掺杂区的内部。
在一些实施例中，去除所述第一隔离结构和部分的所述第二掺杂区之前，还包括如下步骤：去除位于所述隔离区上方的所述第一牺牲层，形成位于相邻的所述第一导电接触结构之间的第三沟槽；形成覆盖所述第三沟槽的侧壁的第一隔离层；于所述第三沟槽内形成覆盖于所述第一隔离层的表面的第三导电接触结构。
在一些实施例中，于所述第三沟槽内形成覆盖于所述第一隔离层的表面的第三导电接触结构之后，还包括如下步骤：形成填充满相邻所述第一隔离结构之间的间隙且覆盖所述第一导电接触结构和所述第三导电接触结构的第二隔离层。
在一些实施例中，形成暴露所述第一导电接触结构侧壁的接触槽的具体步骤包括：去除所述第一隔离结构，形成暴露所述有源区中的所述第二掺杂区的顶面和所述第一导电接触结构侧壁的初始接触槽；沿所述初始接触槽刻蚀部分的所述第二掺杂区，形成所述接触槽、并将所述第二掺杂区分隔为位于所述接触槽下方的本体部、以及与所述本体部连接且沿所述第二方向凸出于所述接触槽的底面的凸起部。
在一些实施例中，于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构的具体步骤包括：形成覆盖所述第一导电接触结构的侧壁和所述第二隔离层的侧壁的第三隔离层；形成覆盖所述第三隔离层的侧壁的第四隔离层，所述第四隔离层的介电常数小于所述第三隔离层的介电常数；形成覆盖所述第四隔离层的侧壁的第五隔离层，所述第四隔离层的介电常数小于所述第五隔离层的介电常数，所述第三隔离层、所述第四隔离层和所述第五隔离层共同构成所述第二隔离结构。
在一些实施例中，于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构的具体步骤包括：形成覆盖所述第一导电接触结构的侧壁和所述第二隔离层的侧壁的初始第二隔离结构；去除部分的所述初始第二隔离结构，形成空气隙，所述空气隙和剩余的所述初始第二隔离结构共同构成所述第二隔离结构。
在一些实施例中，所述接触槽与所述第三导电接触结构沿所述第一方向交替排布；于所述接触槽内形成覆盖所述凸起部的第二导电接触结构的具体步骤包括：形成填充满所述接触槽且覆盖所述凸起部的表面的所述第二导电接触结构，所述第二导电接触结构与沿所述第一方向相邻的所述第三导电接触结构电连接。
根据另一些实施例，本公开还提供了一种半导体结构，包括：衬底，所述衬底内包括有源区，所述有源区包括第一掺杂区和第二掺杂区，所述第二掺杂区包括本体部、以及凸出设置在所述本体部上方且与所述本体部连接的凸起部；第一导电接触结构，位于所述衬底的顶面上，所述第一导电接触结构与所述第一掺杂区接触电连接；第二导电接触结构，位于所述衬底的顶面上，所述第二导电接触结构覆盖所述凸起部的表面且与所述凸起部接触电连接；第二隔离结构，位于所述衬底的顶面上，所述第二隔离结构位于所述第一导电接触结构的侧壁与所述第二导电接触结构的侧壁之间。
在一些实施例中，所述衬底内包括沿第一方向间隔排布的多个所述有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；所述半导体结构还包括：第三导电接触结构，位于所述衬底的顶面上，所述第三导电接触结构位于所述隔离区上方，所述第二导电接触结构与所述第三导电接触结构电连接，且所述第二导电接触结构与所述第三导电接触结构沿所述第一方向交替排布。
在一些实施例中，所述第二隔离结构包括：第三隔离层，覆盖于所述第一导电接触结构的侧壁上；第四隔离层，覆盖于所述第三隔离层的侧壁上，且所述第四隔离层的介电常数小于所述第三隔离层的介电常数；第五隔离层，位于所述第四隔离层与所述第二导电接触结构的侧壁之间，且所述第四隔离层的介电常数小于所述第五隔离层的介电常数。
在一些实施例中，所述第二隔离结构包括：绝缘介质层，位于所述第一导电接触结构的侧壁与所述第二导电接触结构的侧壁之间；空气隙，位于所述绝缘介质层的内部，且所述空气隙的顶面位于所述第一导电接触结构的顶面之上。
本公开一些实施例提供的半导体结构及其形成方法，通过形成包括第一导电接触结构和第一隔离结构的所述接触结构之后，去除所述第一隔离结构，然后在所述第一隔离结构的位置填充导电材料形成第二导电接触结构，简化了形成第二导电接触结构与所述第一导电接触结构的步骤，降低了半导体结构的制造难度。而且，本公开一些实施例在形成所述第二导电接触结构之前，形成覆盖所述第一导电接触结构侧壁的第二隔离结构，既避免了外界环境（例如外界环境中的氧）对所述第一导电接触结构的损伤，又实现了所述第一导电接触结构与所述第二导电接触结构的电性隔离，从而进一步简化了所述半导体结构的制程工艺。另外，本公开一些实施例的有源区中的第二掺杂区包括本体部、以及凸出设置在所述本体部上方的凸起部，从而增大了所述第二掺杂区与所述第二导电接触结构的接触面积，降低所述第二掺杂区与所述第二导电接触结构之间的接触电阻，从而改善了半导体结构的电性能，提高了所述半导体结构的制造良率。
附图说明
附图1是本公开具体实施方式中半导体结构的形成方法流程图；
附图2-附图31是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本公开具体实施方式中半导体结构的形成方法流程图，附图2-附图31是本公开具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。如图1-图31所示，所述半导体结构的形成方法，包括如下步骤：
步骤S11，提供衬底20，所述衬底20内包括有源区21，所述有源区21包括第一掺杂区211和第二掺杂区212，如图2和图3所示，其中，图2是所述衬底20的俯视示意图，图3是图2中a-a’位置的截面示意图；
步骤S12，形成接触结构于所述衬底20的顶面上，所述接触结构包括位于所述第一掺杂区211上方且与所述第一掺杂区211电连接的第一导电接触结构170、以及位于所述第二掺杂区212上方的第一隔离结构，如图23所示；
步骤S13，去除所述第一隔离结构，形成暴露所述第一导电接触结构170侧壁的接触槽252，如图25所示；
步骤S14，于所述接触槽25内形成覆盖所述第一导电接触结构170的侧壁的第二隔离结构，如图28所示；
步骤S15，于所述接触槽25内形成与所述第二掺杂区212电连接的第二导电接触结构，如图31所示。
本具体实施方式中所述的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他实施例中，所述衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20用于支撑在其上方的器件结构。所述衬底20内至少包括沿所述第一方向D1间隔排布的多个所述有源区21，且相邻的所述有源区21之间通过所述隔离区30电性隔离。
在一些实施例中，形成接触结构于所述衬底20的顶面上的具体步骤包括：
形成初始接触结构于所述衬底20的顶面上，所述初始接触结构中包括位于所述第二掺杂区212上方的所述第一隔离结构、以及暴露所述第一掺杂区211的第一沟槽150，如图15所示；
于所述第一沟槽150内形成与所述第一掺杂区211电连接的所述第一导电接触结构170，以形成包括所述第一隔离结构和所述第一导电接触结构170的所述接触结构。
在一些实施例中，所述衬底20内包括沿第一方向D1间隔排布的多个所述有源区21、以及位于相邻所述有源区21之间的隔离区30，所述第一方向D1平行于所述衬底20的顶面；形成初始接触结构于所述衬底20的顶面上的具体步骤包括：
形成第一介质层80于所述衬底20的顶面上，所述第一介质层80中具有沿第二方向D2贯穿所述第一介质层80的第一牺牲层61，所述第一牺牲层61沿所述第一方向D1延伸且连续与沿所述第一方向D1间隔排布的多个所述有源区21中的所述第二掺杂区212、以及相邻所述有源区21之间的所述隔离区30对准，所述第二方向D2垂直于所述衬底20的顶面，如图8所示；
刻蚀所述第一介质层80，形成暴露所述第一掺杂区211的所述第一沟槽150，暴露沿所述第一方向D1相邻的两个所述有源区21中的所述第一掺杂区211的两个所述第一沟槽150沿第三方向D3分布于所述第一牺牲层61的相对两侧，所述第二掺杂区212上方剩余的所述第一牺牲层61和所述第一介质层80共同构成所述第一隔离结构，所述第三方向D3平行于所述衬底20的顶面，且所述第三方向D3与所述第一方向D1相交，如图15所示。
在一些实施例中，所述衬底20内具有沿所述第三方向D3间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向D1间隔排布的多个所述有源区21；形成第一介质层80于所述衬底20的顶面上的具体步骤包括：
形成初始第一牺牲层40于所述衬底20的顶面上，如图4所示；
于所述初始第一牺牲层40中形成多个沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的第二沟槽60，多个所述第二沟槽60将所述初始第一牺牲层40分隔为多个沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的所述第一牺牲层61，如图6和图7所示，其中，图7是形成所述第二沟槽60之后的俯视示意图，图6是图7中a-a’位置的截面示意图；
形成填充满多个所述第二沟槽60的所述第一介质层80，如图8所示。
在一些实施例中，于所述初始第一牺牲层40中形成多个沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的第二沟槽60的具体步骤包括：
采用第一自对准双重图案刻蚀工艺刻蚀所述初始第一牺牲层40，形成多个沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的所述第二沟槽60。
为了增大所述半导体结构的存储密度，在一示例中，所述有源区21沿第四方向延伸，每个所述有源区21包括沿所述第四方向间隔排布的两个沟道区、位于两个所述沟道区之间的第二掺杂区212、以及分别位于两个所述沟道区背离所述第二掺杂区212一侧的两个第一掺杂区211，沿所述第一方向D1相邻的两个所述有源区21的所述第一掺杂区211相对且沿所述第三方向D3间隔分布，所述第四方向平行于所述衬底20的顶面，且所述第四方向与所述第一方向D1和所述第三方向D3均倾斜相交。
具体来说，采用第一自对准双重图案刻蚀工艺刻蚀所述初始第一牺牲层40，一方面，能够进一步缩小所述第二沟槽60的特征尺寸（例如所述第二沟槽60沿所述第三方向D3的宽度），从而有助于所述半导体结构尺寸的进一步微缩；另一方面，有助于改善所述第二沟槽60的侧壁形貌，从而进一步改善所述半导体结构的制造良率。
在一示例中，所述衬底20的顶面上还覆盖有衬底隔离层31，如图3所示，所述衬底隔离层31用于保护所述衬底20，避免后续通过刻蚀工艺形成所述第二沟槽60的过程中对所述衬底20造成损伤。在一示例中，所述衬底隔离层31的材料与所述隔离区30的材料相同，例如均为氧化物材料（例如二氧化硅）。
举例来说，采用所述第一自对准双重图案刻蚀工艺刻蚀所述初始第一牺牲层40的步骤包括：于所述衬底20的上依次形成覆盖所述衬底隔离层31的所述初始第一牺牲层40、覆盖所述初始第一牺牲层40的顶面的第一掩膜层41、覆盖所述第一掩膜层41的顶面的第二掩膜层42、覆盖所述第二掩膜层42的顶面的第三掩膜层43、以及覆盖于所述第三掩膜层43的顶面的第一光阻层44，所述第一光阻层44中具有多个暴露所述第三掩膜层43的第一刻蚀槽45，如图4所示。在一示例中，所述初始第一牺牲层40可以为非晶碳层（amorphous carbonlayer，ACL）。所述第一掩膜层41的材料可以为氮氧化物材料（例如氮氧化硅），所述第二掩膜层42的材料可以为旋涂硬掩膜材料（spin on hardmask，SOH），所述第三掩膜层43的材料可以为氮氧化物材料（例如氮氧化硅）。之后，形成连续覆盖多个所述第一刻蚀槽45的内壁（包括侧壁和底壁）、以及所述第一光阻层44的顶面的初始第一侧墙50，如图5所示。接着，去除覆盖于所述第一光阻层44的顶面上的所述初始第一侧墙50和覆盖于所述第一刻蚀槽45的底壁上的所述初始第一侧墙50，残留于所述第一刻蚀槽45的侧壁上的所述初始第一侧墙50作为第一侧墙。去除所述第一光阻层44之后，沿相邻所述第一侧墙50之间的间隙向下刻蚀所述第三掩膜层43、所述第二掩膜层42、所述第一掩膜层41和所述初始第一牺牲层40，形成多个沿所述第二方向D2贯穿所述初始第一牺牲层40的所述第二沟槽60，去除所述第三掩膜层43、所述第二掩膜层42和所述第一掩膜层41之后，得到如图6和图7所示的结构。然后，沉积硬掩膜材料于所述第二沟槽60内，形成至少填充满多个所述第二沟槽60的所述第一介质层80，如图8所示。所述第一介质层80与所述第一牺牲层61之间应具有较高的刻蚀选择比（例如刻蚀选择比大于3），以便于后续对所述第一牺牲层61进行选择性刻蚀。
如图6和图7所示，所述第一牺牲层61沿所述第一方向D1延伸，且多个所述第一牺牲层61沿所述第三方向D3间隔排布。每个所述第一牺牲层61连续与沿所述第一方向D1间隔排布的多个所述有源区21中的所述第二掺杂区212、以及相邻所述有源区21之间的所述隔离区30对准是指，每个所述第一牺牲层61在所述衬底20的顶面上的投影连续覆盖沿所述第一方向D1间隔排布的多个所述有源区21中的所述第二掺杂区212、以及相邻所述有源区21之间的所述隔离区30。通过使得每个所述第一牺牲层61连续与沿所述第一方向D1间隔排布的多个所述有源区21中的所述第二掺杂区212、以及相邻所述有源区21之间的所述隔离区30对准，从而后续在刻蚀形成所述第一沟槽150的过程中，可以通过所述第一牺牲层61直接隔离相邻的两个所述第一沟槽150，进一步简化了所述半导体结构的制造工艺。
在一些实施例中，形成暴露所述第一掺杂区211的所述第一沟槽150的具体步骤包括：
形成第二牺牲层131于所述第一介质层80上方，所述第二牺牲层131中包括多个分别与所述有源区21中的所述第一掺杂区211对准的刻蚀窗口；
沿所述刻蚀窗口刻蚀所述第一介质层80，于所述第一介质层80中形成暴露所述第一掺杂区211的所述第一沟槽150，如图15所示。
在一些实施例中，形成第二牺牲层131于所述第一介质层80上方的具体步骤包括：
形成初始第二牺牲层91于所述第一介质层80上方，如图9所示；
刻蚀所述初始第二牺牲层91，形成多个相互独立的所述刻蚀窗口，每个所述刻蚀窗口与所述第一方向D1间隔排布的两个相邻所述有源区21中的所述第一掺杂区211交叠，剩余的所述初始第二牺牲层91作为所述第二牺牲层131。
在一些实施例中，形成多个相互独立的所述刻蚀窗口的具体步骤包括：
采用第二自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层91，形成多个沿所述第一方向D1间隔排布的第一刻蚀窗口101，每个所述第一刻蚀窗口101与沿所述第一方向D1间隔排布的两个所述有源区21中的所述第一掺杂区211交叠，如图10和图11所示，其中，图11是形成所述第一刻蚀窗口101之后的俯视示意图，图10是图11中b-b’位置的截面示意图；
采用第三自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层91，形成多个沿所述第一方向D2间隔排布的第二刻蚀窗口130，每个所述第二刻蚀窗口130与沿所述第一方向D1间隔排布的两个所述有源区21中的所述第一掺杂区211交叠，所述第一刻蚀窗口101和所述第二刻蚀窗口130沿所述第三方向D3交替排布，且所述第一刻蚀窗口101和所述第二刻蚀窗口130共同构成所述刻蚀窗口，如图13和图14所示，其中，图14是形成所述第二刻蚀窗口130之后的俯视示意图，图13是图14中a-a’位置的截面示意图。
举例来说，采用第二自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层91的具体步骤包括：于所述衬底20上依次形成覆盖所述第一介质层80和所述第一隔离层61的所述初始第二牺牲层91、覆盖所述初始第二牺牲层91的顶面的第四掩膜层92、覆盖所述第四掩膜层92的顶面的第五掩膜层93、以及位于所述第五掩膜层93的顶面上的第二光阻层94，所述第二光阻层94中具有多个沿所述第一方向D1和所述第三方向D3间隔排布、且沿所述第二方向D2贯穿所述第二光阻层94并暴露所述第五掩膜层93的第二刻蚀槽95，如图9所示。在一示例中，所述初始第二牺牲层91的材料可以为氧化物材料（例如二氧化硅），所述第四掩膜层92的材料可以为旋涂硬掩膜材料，所述第五掩膜层93的材料可以为氮氧化物材料（例如氮氧化硅）。之后，形成连续覆盖多个所述第二刻蚀槽95的内壁（包括侧壁和底壁）、以及所述第二光阻层94的顶面的初始第二侧墙。接着，去除覆盖于所述第二光阻层94的顶面上的所述初始第二侧墙和覆盖于所述第二刻蚀槽95的底壁上的所述初始第二侧墙，残留于所述第二刻蚀槽95的侧壁上的所述初始第二侧墙作为第二侧墙。去除所述第二光阻层94之后，沿相邻所述第二侧墙之间的间隙向下刻蚀所述第五掩膜层93、所述第四掩膜层92、以及所述初始第二牺牲层91，形成多个沿所述第二方向D2贯穿所述初始第二牺牲层91的所述第一刻蚀窗口101，去除所述第五掩膜层93、所述第四掩膜层92之后，得到如图10和图11所示的结构。
举例来说，采用第三自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层91的具体步骤包括：回填所述第一刻蚀窗口101，形成填充层。接着，依次形成覆盖所述填充层的顶面和所述初始第二牺牲层91的顶面的第六掩膜层120、覆盖所述第六掩膜层120的顶面的第七掩膜层121、以及位于所述第七掩膜层121的顶面上的第三光阻层122，所述第三光阻层122中具有多个沿所述第一方向D1和所述第三方向D3间隔排布、且沿所述第二方向D2贯穿所述第三光阻层122并暴露所述第七掩膜层121的第三刻蚀槽123，如图12所示。然后，形成连续覆盖多个所述第三刻蚀槽123的内壁（包括侧壁和底壁）、以及所述第三光阻层122的顶面的初始第三侧墙。接着，去除覆盖于所述第三光阻层122的顶面上的所述初始第三侧墙和覆盖于所述第三刻蚀槽123的底壁上的所述初始第三侧墙，残留于所述第三刻蚀槽123的侧壁上的所述初始第三侧墙作为第三侧墙。去除所述第三光阻层122之后，沿相邻所述第三侧墙之间的间隙向下刻蚀所述第七掩膜层121、所述第六掩膜层120和所述初始第二牺牲层91，形成多个沿所述第二方向D2贯穿所述初始第二牺牲层91的所述第二刻蚀窗口130，去除所述第三侧墙、所述第七掩膜层121、所述第六掩膜层120和所述填充层之后，得到如图13和图14所示的结构。
在一些实施例中，所述初始第二牺牲层91与所述第一介质层80之间还包括第二介质层90；于所述第一介质层80中形成暴露所述第一掺杂区211的所述第一沟槽150的具体步骤包括：
沿所述刻蚀窗口向下刻蚀所述第二介质层90和所述第一介质层80，形成多个暴露所述第一掺杂区211的所述第一沟槽150，所述第一沟槽150的侧壁暴露位于所述隔离区30上方的所述第一牺牲层61，所述第二掺杂区212上方剩余的所述第一牺牲层61和所述第一介质层80共同作为所述第一隔离结构。
具体来说，可以采用干法刻蚀工艺沿所述第一刻蚀窗口101和所述第二刻蚀窗口130同时向下刻蚀所述第二介质层90和所述第一介质层80，形成多个沿所述第二方向D2贯穿所述第一介质层80且暴露所述衬底隔离层31的所述第一沟槽150。继续沿所述第一沟槽150刻蚀所述衬底隔离层31，从而暴露所述有源区21中的所述第一掺杂区211，如图15所示。沿每个所述刻蚀窗口（例如所述第一刻蚀窗口101和所述第二刻蚀窗口130）向下刻蚀所述第一介质层80，形成沿所述第三方向D3分布于所述第一牺牲层61的相对两侧的两个所述第一沟槽150，即增大了形成所述第一沟槽150时的工艺窗口，进一步简化了所述半导体结构的制程工艺。
所述第一沟槽150的侧壁暴露位于所述隔离区30上方的所述第一牺牲层61，能够增大所述第一沟槽150的特征尺寸（例如能够增大所述第一沟槽150沿所述第三方向D3的宽度），从而能够充分暴露所述有源区21中的所述第一掺杂区211，以增大后续于所述第一沟槽150内形成的所述第一导电接触结构170与所述第一掺杂区211之间的接触面积，从而降低所述第一导电接触结构170与所述第一掺杂区211之间的接触电阻。刻蚀形成所述第一沟槽150之后，剩余的所述第一介质层80环绕所述第二掺杂区212上方剩余的所述第一牺牲层61的外周分布，一方面，可以增大部分相邻的所述第一沟槽150之间的距离，从而增强相邻所述第一沟槽150之间的电性隔离效果；另一方面，还能够增大后续形成与所述第二掺杂区212电连接的第二导电接触结构的工艺窗口，从而进一步降低所述半导体结构制程工艺的难度。
在一些实施例中，形成多个暴露所述第一掺杂区211的所述第一沟槽150之后，还包括如下步骤：
沿所述第一沟槽150刻蚀所述衬底20，延伸所述第一沟槽150至所述有源区21中的所述第一掺杂区211的内部，以进一步增强后续于所述第一沟槽150内形成的第一导电结构170与后续在所述隔离区30上方形成的第二导电结构之间的电性隔离效果。
在一些实施例中，去除所述第一隔离结构和部分的所述第二掺杂区212之前，还包括如下步骤：
去除位于所述隔离区30上方的所述第一牺牲层61，形成位于相邻的所述第一导电接触结构170之间的第三沟槽171，如图17所示；
形成覆盖所述第三沟槽171的侧壁的第一隔离层190，如图19所示；
于所述第三沟槽171内形成覆盖于所述第一隔离层190的表面的第三导电接触结构，如图22所示。
举例来说，沉积包括掺杂离子的多晶硅等导电材料于所述第一沟槽150内，形成所述第一导电材料层160，如图16所示。之后，回刻蚀掉部分的所述第一导电材料层160，仅保留部分位于所述第一沟槽150内的所述第一导电材料层160，且以保留的所述第一导电材料层160作为所述第一导电接触结构170。通过将所述第一导电接触结构170设置为低于所述第一牺牲层61（即所述第一导电接触结构170的顶面位于所述第一牺牲层61的顶面之下），一方面，能够增大所述隔离区30上方的所述第一牺牲层61的暴露面积，以便于后续能够充分的去除所述隔离区30上方的所述第一牺牲层61；另一方面，还能够简化后续在所述隔离结构的位置形成第二导电接触结构的工艺。
在形成如图17所示的所述第三沟槽171之后，先形成连续覆盖所述第二介质层90的表面、所述第一隔离结构的侧壁、所述第一导电接触结构170的顶面和所述第三沟槽171的内壁的初始第一隔离层180，如图18所示，图18是在图17中的虚线框区域内结构形成所述初始第一隔离层180后的结构示意图。接着，去除覆盖于所述第二介质层90的顶面上、所述第一导电接触结构170的顶面上和所述第三沟槽171的底面上的所述初始第一隔离层180，保留于所述隔离结构的侧壁和所述第三沟槽171的侧壁的所述初始第一隔离层180作为所述第一隔离层190，如图19所示。在一示例中，所述第一隔离层190的材料为氮化物材料（例如氮化硅）。然后，沉积掺杂多晶硅等导电材料于所述衬底20上，形成填充满所述第三沟槽171并覆盖所述第二介质层90的顶面的初始第二导电材料层200，如图20所示。回刻蚀所述初始第二导电材料层200，仅保留部分填充于所述第三沟槽171内的所述初始第二导电材料层200，并以保留的所述初始第二导电材料层200作为所述第二导电材料层210，如图21所示。之后，于所述第三沟槽171内形成覆盖所述第二导电材料210的顶面的第一扩散阻挡层，并于所述第三沟槽171内形成覆盖所述第一扩散阻挡层的顶面的所述第三导电材料层220，如图22所示。所述第二导电材料层210、所述第一扩散阻挡层和所述电导电材料层220共同构成所述第三导电接触结构。在一示例中，所述第三导电材料层220的材料可以为金属钨等导电材料。
为了避免后续工艺对所述第一导电接触结构170和所述第三导电接触结构造成影响，在一些实施例中，于所述第三沟槽171内形成覆盖于所述第一隔离层190的表面的第三导电接触结构之后，还包括如下步骤：
形成填充满相邻所述第一隔离结构之间的间隙且覆盖所述第一导电接触结构170和所述第三导电接触结构的第二隔离层230，如图23所示。在一示例中，所述第二隔离层230的材料为氮化物材料（例如氮化硅）。
在一些实施例中，形成暴露所述第一导电接触结构170侧壁的接触槽252的具体步骤包括：
去除所述第一隔离结构，形成暴露所述有源区21中的所述第二掺杂区212的顶面和所述第一导电接触结构170侧壁的初始接触槽240，如图24所示；
沿所述初始接触槽240刻蚀部分的所述第二掺杂区212，形成所述接触槽252、并将所述第二掺杂区212分隔为位于所述接触槽252下方的本体部250、以及与所述本体部250连接且沿所述第二方向D2凸出于所述接触槽252的底面的凸起部251。在一示例中，所述凸起部251具有弧形的顶面。
本具体实施方式通过所述接触槽252将所述第二掺杂区212分隔为所述本体部250和凸出设置在所述本体部250的顶面上的所述凸起部251，一方面，能够增大所述第二导电接触结构与所述第二掺杂区212之间的接触面积，从而降低所述第二导电接触结构与所述第二掺杂区212之间的接触电阻；另一方面，还能够避免在沉积导电材料形成所述第二导电接触结构的过程中产生空气隙，从而形成实心结构的所述第二导电接触结构，以降低所述第二导电接触结构的内阻，进一步改善所述半导体结构的性能。
在一些实施例中，于所述接触槽252内形成覆盖所述第一导电接触结构170的侧壁的第二隔离结构的具体步骤包括：
形成覆盖所述第一导电接触结构170的侧壁和所述第二隔离层230的侧壁的第三隔离层271，如图27所示；
形成覆盖所述第三隔离层271的侧壁的第四隔离层272，所述第四隔离层272的介电常数小于所述第三隔离层271的介电常数；
形成覆盖所述第四隔离层272的侧壁的第五隔离层273，如图28所示，所述第四隔离层272的介电常数小于所述第五隔离层273的介电常数，所述第三隔离层271、所述第四隔离层272和所述第五隔离层273共同构成所述第二隔离结构。
举例来说，在形成所述接触槽252之后，可以采用化学气相沉积工艺或者原子层沉积工艺沉积氮化物材料（例如氮化硅）于所述衬底20上，形成连续覆盖所述接触槽252的内壁、所述凸起部251的表面、以及所述第二隔离层230的顶面的初始第三隔离层260，如图26所示。之后，沿所述第二方向D2回刻蚀部分的所述初始第三隔离层260，去除覆盖于所述接触槽252的底壁、所述凸起部251的表面和所述第二隔离层230的顶面上的所述初始第三隔离层260，且以保留于所述接触槽252的侧壁和所述第二隔离层230的侧壁的所述初始第三隔离层260作为所述第三隔离层271，如图27所示。接着，沉积氧化物材料（例如二氧化硅）于所述第三隔离层271的侧壁上，形成所述第四隔离层272。沉积氮化物材料（例如氮化硅）于所述第四隔离层272的侧壁上，形成所述第五隔离层273，如图28所示。其中，所述第四隔离层272的介电常数小于所述第三隔离层271的介电常数和所述第五隔离层273的介电常数，从而减小在所述第二隔离结构位置的漏电流。
为了进一步增强所述第二隔离结构的电性隔离效果，且进一步减少在所述第二隔离结构中产生漏电流，在一些实施例中，于所述接触槽252内形成覆盖所述第一导电接触结构170的侧壁的第二隔离结构的具体步骤包括：
形成覆盖所述第一导电接触结构170的侧壁和所述第二隔离层230的侧壁的初始第二隔离结构；
去除部分的所述初始第二隔离结构，形成空气隙，所述空气隙和剩余的所述初始第二隔离结构共同构成所述第二隔离结构。
在形成所述第二隔离结构之后，沉积具有掺杂离子的多晶硅材料于所述接触槽252内，形成填充满所述接触槽252并覆盖所述第二隔离层230的顶面和所述第二隔离结构的侧壁的初始第四导电材料层290，如图29所示。回刻蚀所述初始第四导电材料层290，去除覆盖于所述第二隔离层230顶面上的所述初始第四导电材料层290、并去除所述接触槽252内的部分所述初始第四导电材料层290，残留于所述接触槽252内的所述初始第四导电材料层290作为第四导电材料层300，如图30所示。之后，于所述接触槽252内形成覆盖所述第四导电材料300的顶面的第二扩散阻挡层310，并于所述接触槽252内形成覆盖所述第二扩散阻挡层310的顶面的所述第五导电材料层311，如图31所示。所述第四导电材料层300、所述第二扩散阻挡层310和所述第五导电材料层311共同构成所述第二导电接触结构。在一示例中，所述第五导电材料层311的材料可以为金属钨等导电材料。之后，沉积氮化物材料（例如氮化硅）于所述衬底20上，形成覆盖所述第二导电接触结构、所述第二隔离层230的顶面、以及所述第二隔离结构的顶面的覆盖层312，如图31所示，以避免后续工艺对所述第二导电接触结构造成损伤。
在一些实施例中，所述接触槽252与所述第三导电接触结构沿所述第一方向D1交替排布；于所述接触槽252内形成覆盖所述凸起部251的第二导电接触结构的具体步骤包括：
形成填充满所述接触槽252且覆盖所述凸起部251的表面的所述第二导电接触结构，所述第二导电接触结构与沿所述第一方向D1相邻的所述第三导电接触结构电连接。
以所述第二导电接触结构和所述第三导电接触结构共同构成所述半导体结构内部的位线、所述第一导电接触结构为电容接触结构为例进行说明。所述衬底20内还包括多条字线22（参见图2），所述字线22覆盖所述有源区21中的所述沟道区上。所述字线22沿所述第三方向D3延伸。多条所述位线沿所述第三方向D3间隔排布，每条所述位线沿所述第一方向D1延伸，且与沿所述第一方向D1间隔排布的多个所述有源区21中的所述第二掺杂区212电连接。每条所述位线包括沿所述第一方向D1交替排布且电连接的所述第二导电接触结构和所述第三导电接触结构。本具体实施方式在形成所述位线之前形成所述电容接触结构，不仅能够简化所述半导体结构的制程工艺，而且还能够提高所述半导体结构内部多个所述电容接触结构的形貌均匀性，从而进一步改善所述半导体结构的性能。
本具体实施方式还提供了一种半导体结构。本具体实施方式中的半导体结构可以采用如图1-图31所示的半导体结构的形成方法形成。所述半导体结构的示意图可以参见图31。如图2-图31所示，所述半导体结构，包括：
衬底20，所述衬底内包括有源区21，所述有源区21包括第一掺杂区211和第二掺杂区212，所述第二掺杂区212包括本体部250、以及凸出设置在所述本体部250上方且与所述本体部250连接的凸起部251；
第一导电接触结构170，位于所述衬底20的顶面上，所述第一导电接触结构170与所述第一掺杂区211接触电连接；
第二导电接触结构，位于所述衬底20的顶面上，所述第二导电接触结构覆盖所述凸起部251的表面且与所述凸起部251接触电连接；
第二隔离结构，位于所述衬底20的顶面上，所述第二隔离结构位于所述第一导电接触结构170的侧壁与所述第二导电接触结构的侧壁之间。
在一些实施例中，所述衬底20内包括沿第一方向D1间隔排布的多个所述有源区21、以及位于相邻所述有源区21之间的隔离区30，所述第一方向D1平行于所述衬底20的顶面；所述半导体结构还包括：
第三导电接触结构，位于所述衬底20的顶面上，所述第三导电接触结构位于所述隔离区30上方，所述第二导电接触结构与所述第三导电接触结构电连接，且所述第二导电接触结构与所述第三导电接触结构沿所述第一方向D1交替排布。
在一些实施例中，所述第二隔离结构包括：
第三隔离层271，覆盖于所述第一导电接触结构170的侧壁上；
第四隔离层272，覆盖于所述第三隔离层271的侧壁上，且所述第四隔离层272的介电常数小于所述第三隔离层271的介电常数；
第五隔离层273，位于所述第四隔离层272与所述第二导电接触结构的侧壁之间，且所述第四隔离层272的介电常数小于所述第五隔离层272的介电常数。
在一些实施例中，所述第二隔离结构包括：
绝缘介质层，位于所述第一导电接触结构170的侧壁与所述第二导电接触结构的侧壁之间；
空气隙，位于所述绝缘介质层的内部，且所述空气隙的顶面位于所述第一导电接触结构170的顶面之上，以更好的电性隔离所述第一导电接触结构170与所述第二导电接触结构。
本公开一些实施例提供的半导体结构及其形成方法，通过形成包括第一导电接触结构和第一隔离结构的所述接触结构之后，去除所述第一隔离结构，然后在所述第一隔离结构的位置填充导电材料形成第二导电接触结构，简化了形成第二导电接触结构与所述第一导电接触结构的步骤，降低了半导体结构的制造难度。而且，本公开一些实施例在形成所述第二导电接触结构之前，形成覆盖所述第一导电接触结构侧壁的第二隔离结构，既避免了外界环境（例如外界环境中的氧）对所述第一导电接触结构的损伤，又实现了所述第一导电接触结构与所述第二导电接触结构的电性隔离，从而进一步简化了所述半导体结构的制程工艺。另外，本公开一些实施例的有源区中的第二掺杂区包括本体部、以及凸出设置在所述本体部上方的凸起部，从而增大了所述第二掺杂区与所述第二导电接触结构的接触面积，降低所述第二掺杂区与所述第二导电接触结构之间的接触电阻，从而改善了半导体结构的电性能，提高了所述半导体结构的制造良率。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底，所述衬底内包括有源区，所述有源区包括第一掺杂区和第二掺杂区；
形成接触结构于所述衬底的顶面上，所述接触结构包括位于所述第一掺杂区上方且与所述第一掺杂区电连接的第一导电接触结构、以及位于所述第二掺杂区上方的第一隔离结构；
去除所述第一隔离结构，形成暴露所述第一导电接触结构侧壁的接触槽；
于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构；
于所述接触槽内形成与所述第二掺杂区电连接的第二导电接触结构。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成接触结构于所述衬底的顶面上的具体步骤包括：
形成初始接触结构于所述衬底的顶面上，所述初始接触结构中包括位于所述第二掺杂区上方的所述第一隔离结构、以及暴露所述第一掺杂区的第一沟槽；
于所述第一沟槽内形成与所述第一掺杂区电连接的所述第一导电接触结构，以形成包括所述第一隔离结构和所述第一导电接触结构的所述接触结构。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述衬底内包括沿第一方向间隔排布的多个所述有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；形成初始接触结构于所述衬底的顶面上的具体步骤包括：
形成第一介质层于所述衬底的顶面上，所述第一介质层中具有沿第二方向贯穿所述第一介质层的第一牺牲层，所述第一牺牲层沿所述第一方向延伸且连续与沿所述第一方向间隔排布的多个所述有源区中的所述第二掺杂区、以及相邻所述有源区之间的所述隔离区对准，所述第二方向垂直于所述衬底的顶面；
刻蚀所述第一介质层，形成暴露所述第一掺杂区的所述第一沟槽，暴露沿所述第一方向相邻的两个所述有源区中的所述第一掺杂区的两个所述第一沟槽沿第三方向分布于所述第一牺牲层的相对两侧，所述第二掺杂区上方剩余的所述第一牺牲层和所述第一介质层共同构成所述第一隔离结构，所述第三方向平行于所述衬底的顶面，且所述第三方向与所述第一方向相交。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述衬底内具有沿所述第三方向间隔排布的多个有源列，每个所述有源列中包括沿所述第一方向间隔排布的多个所述有源区；形成第一介质层于所述衬底的顶面上的具体步骤包括：
形成初始第一牺牲层于所述衬底的顶面上；
于所述初始第一牺牲层中形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的第二沟槽，多个所述第二沟槽将所述初始第一牺牲层分隔为多个沿所述第一方向延伸且沿所述第三方向间隔排布的所述第一牺牲层；
形成填充满多个所述第二沟槽的所述第一介质层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，于所述初始第一牺牲层中形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的第二沟槽的具体步骤包括：
采用第一自对准双重图案刻蚀工艺刻蚀所述初始第一牺牲层，形成多个沿所述第一方向延伸且沿所述第三方向间隔排布的所述第二沟槽。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，形成暴露所述第一掺杂区的所述第一沟槽的具体步骤包括：
形成第二牺牲层于所述第一介质层上方，所述第二牺牲层中包括多个分别与所述有源区中的所述第一掺杂区对准的刻蚀窗口；
沿所述刻蚀窗口刻蚀所述第一介质层，于所述第一介质层中形成暴露所述第一掺杂区的所述第一沟槽。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成第二牺牲层于所述第一介质层上方的具体步骤包括：
形成初始第二牺牲层于所述第一介质层上方；
刻蚀所述初始第二牺牲层，形成多个相互独立的所述刻蚀窗口，每个所述刻蚀窗口与所述第一方向间隔排布的两个相邻所述有源区中的所述第一掺杂区交叠，剩余的所述初始第二牺牲层作为所述第二牺牲层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成多个相互独立的所述刻蚀窗口的具体步骤包括：
采用第二自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第一方向间隔排布的第一刻蚀窗口，每个所述第一刻蚀窗口与沿所述第一方向间隔排布的两个所述有源区中的所述第一掺杂区交叠；
采用第三自对准双重图案刻蚀工艺刻蚀所述初始第二牺牲层，形成多个沿所述第一方向间隔排布的第二刻蚀窗口，每个所述第二刻蚀窗口与沿所述第一方向间隔排布的两个所述有源区中的所述第一掺杂区交叠，所述第一刻蚀窗口和所述第二刻蚀窗口沿所述第三方向交替排布，且所述第一刻蚀窗口和所述第二刻蚀窗口共同构成所述刻蚀窗口。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述初始第二牺牲层与所述第一介质层之间还包括第二介质层；于所述第一介质层中形成暴露所述第一掺杂区的所述第一沟槽的具体步骤包括：
沿所述刻蚀窗口向下刻蚀所述第二介质层和所述第一介质层，形成多个暴露所述第一掺杂区的所述第一沟槽，所述第一沟槽的侧壁暴露位于所述隔离区上方的所述第一牺牲层，所述第二掺杂区上方剩余的所述第一牺牲层和所述第一介质层共同作为所述第一隔离结构。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，形成多个暴露所述第一掺杂区的所述第一沟槽之后，还包括如下步骤：
沿所述第一沟槽刻蚀所述衬底，延伸所述第一沟槽至所述有源区中的所述第一掺杂区的内部。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第一隔离结构和部分的所述第二掺杂区之前，还包括如下步骤：
去除位于所述隔离区上方的所述第一牺牲层，形成位于相邻的所述第一导电接触结构之间的第三沟槽；
形成覆盖所述第三沟槽的侧壁的第一隔离层；
于所述第三沟槽内形成覆盖于所述第一隔离层的表面的第三导电接触结构。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，于所述第三沟槽内形成覆盖于所述第一隔离层的表面的第三导电接触结构之后，还包括如下步骤：
形成填充满相邻所述第一隔离结构之间的间隙且覆盖所述第一导电接触结构和所述第三导电接触结构的第二隔离层。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成暴露所述第一导电接触结构侧壁的接触槽的具体步骤包括：
去除所述第一隔离结构，形成暴露所述有源区中的所述第二掺杂区的顶面和所述第一导电接触结构侧壁的初始接触槽；
沿所述初始接触槽刻蚀部分的所述第二掺杂区，形成所述接触槽、并将所述第二掺杂区分隔为位于所述接触槽下方的本体部、以及与所述本体部连接且沿所述第二方向凸出于所述接触槽的底面的凸起部。
14.根据权利要求12所述的半导体结构的形成方法，其特征在于，于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构的具体步骤包括：
形成覆盖所述第一导电接触结构的侧壁和所述第二隔离层的侧壁的第三隔离层；
形成覆盖所述第三隔离层的侧壁的第四隔离层，所述第四隔离层的介电常数小于所述第三隔离层的介电常数；
形成覆盖所述第四隔离层的侧壁的第五隔离层，所述第四隔离层的介电常数小于所述第五隔离层的介电常数，所述第三隔离层、所述第四隔离层和所述第五隔离层共同构成所述第二隔离结构。
15.根据权利要求12所述的半导体结构的形成方法，其特征在于，于所述接触槽内形成覆盖所述第一导电接触结构的侧壁的第二隔离结构的具体步骤包括：
形成覆盖所述第一导电接触结构的侧壁和所述第二隔离层的侧壁的初始第二隔离结构；
去除部分的所述初始第二隔离结构，形成空气隙，所述空气隙和剩余的所述初始第二隔离结构共同构成所述第二隔离结构。
16.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述接触槽与所述第三导电接触结构沿所述第一方向交替排布；于所述接触槽内形成覆盖所述凸起部的第二导电接触结构的具体步骤包括：
形成填充满所述接触槽且覆盖所述凸起部的表面的所述第二导电接触结构，所述第二导电接触结构与沿所述第一方向相邻的所述第三导电接触结构电连接。
17.一种半导体结构，其特征在于，包括：
衬底，所述衬底内包括有源区，所述有源区包括第一掺杂区和第二掺杂区，所述第二掺杂区包括本体部、以及凸出设置在所述本体部上方且与所述本体部连接的凸起部；
第一导电接触结构，位于所述衬底的顶面上，所述第一导电接触结构与所述第一掺杂区接触电连接；
第二导电接触结构，位于所述衬底的顶面上，所述第二导电接触结构覆盖所述凸起部的表面且与所述凸起部接触电连接；
第二隔离结构，位于所述衬底的顶面上，所述第二隔离结构位于所述第一导电接触结构的侧壁与所述第二导电接触结构的侧壁之间。
18.根据权利要求17所述的半导体结构，其特征在于，所述衬底内包括沿第一方向间隔排布的多个所述有源区、以及位于相邻所述有源区之间的隔离区，所述第一方向平行于所述衬底的顶面；所述半导体结构还包括：
第三导电接触结构，位于所述衬底的顶面上，所述第三导电接触结构位于所述隔离区上方，所述第二导电接触结构与所述第三导电接触结构电连接，且所述第二导电接触结构与所述第三导电接触结构沿所述第一方向交替排布。
19.根据权利要求17所述的半导体结构，其特征在于，所述第二隔离结构包括：
第三隔离层，覆盖于所述第一导电接触结构的侧壁上；
第四隔离层，覆盖于所述第三隔离层的侧壁上，且所述第四隔离层的介电常数小于所述第三隔离层的介电常数；
第五隔离层，位于所述第四隔离层与所述第二导电接触结构的侧壁之间，且所述第四隔离层的介电常数小于所述第五隔离层的介电常数。
20.根据权利要求17所述的半导体结构，其特征在于，所述第二隔离结构包括：
绝缘介质层，位于所述第一导电接触结构的侧壁与所述第二导电接触结构的侧壁之间；
空气隙，位于所述绝缘介质层的内部，且所述空气隙的顶面位于所述第一导电接触结构的顶面之上。
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