DE10022664A1

DE10022664A1 - Halbleiterspeichervorrichtung und zugehöriges Herstellungsverfahren

Info

Publication number: DE10022664A1
Application number: DE10022664A
Authority: DE
Inventors: Jiro Matsufusa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-05-12
Filing date: 2000-05-10
Publication date: 2001-01-11
Also published as: US6462369B1; JP2000323677A; US6541337B2; US20010020710A1; TW451424B; KR20010014891A; KR100398851B1

Abstract

Eine Speicherzelle (5, 10a) besitzt eine zylindrische Elektrode (1) mit einem porösen zylindrischen Abschnitt, und Isolierschichten (6, 20) zum weniger Steilmachen der Höhe der zylindrischen Elektrode (1) sind in dem peripheren Schaltungsabschnitt vorgesehen. Auf diese Weise kann eine Halbleiterspeichervorrichtung und ein zugehöriges Herstellungsverfahren vorgesehen werden, in dem die Stufe zwischen dem Speicherzellenfeldbereich und dem peripheren Schaltungsbereich durch eine kleinere Anzahl von Herstellungsschritten weniger steil gemacht werden kann.

Description

Die vorliegende Beziehung bezieht sich auf eine Halbleiterspei chervorrichtung und ein zugehöriges Herstellungsverfahren. Ins besondere bezieht sich die vorliegende Erfindung auf eine Halb leiterspeichervorrichtung mit einem Speicherzellenfeldbereich und einem peripheren Schaltungsbereich und auf ein zugehöriges Herstellungsverfahren.

In letzter Zeit ist wegen der weitverbreiteten Benutzung von In formationsausrüstungen einschließlich Computern die Nachfrage nach Halbleiterspeichervorrichtungen rasch angestiegen. Was die Arbeitsweise betrifft, war eine Speichervorrichtung, die einen Speicherbereich einer großen Größenordnung besitzt und zu einem Hochgeschwindigkeitsbetrieb fähig ist, erforderlich. Demgemäß wurde eine technische Entwicklung ausgeführt, um einen höheren Grad der Integration, ein Hochgeschwindigkeitsreaktion und eine hohe Zuverlässigkeit der Halbleiterspeichervorrichtung zu errei chen.

Ein DRAM (Dynamic Random Access Memory, Dynamischer Speicher mit wahlfreiem Zugriff) ist allgemein bekannt als eine der Halblei terspeichervorrichtungen, welche eine wahlfreie Eingabe/Ausgabe der Speicherinformation ermöglicht. Das DRAM weist ein Speicher feld 51, welches ein Speicherbereich zum Speichern einer großen Anzahl von Teilen von Speicherinformation ist, und eine periphe re Schaltungsanordnung auf, die die Speicherzellen in dem Spei cherzellenfeld 51 für die externe Eingabe/Ausgabe steuert, wie in Fig. 45 gezeigt.

Die periphere Schaltungsanordnung weist hauptsächlich einen Rei hen- und Spalten-Adreßpuffer 52, einen Reihendekoder 53, einen Spaltendekoder 54, einen Leseauffrischverstärker 55, einen Da ten-Ein-Puffer 56, einen Daten-Aus-Puffer 57 und einen Taktgene rator 58 auf.

Auf einem Halbleiterchip des DRAM mit einer derartigen Struktur belegt das Speicherzellenfeld 51 eine große Fläche. Eine Mehr zahl von Speicherzellen jeweils zum Speichern einer Einheit ei ner Speicherinformation sind in einer Matrix angeordnet gebil det. Die Speicherzelle besteht allgemein aus einem MOS(Metalloxidhalbleiter)-Transistor und einem damit verbundenen Kondensator, und ist weit bekannt als eine Ein-Transistor-Ein- Kondensator-Speicherzelle. Die Speicherzelle mit einer derartig einfachen Struktur vereinfacht die Verbesserung des Grades der Integration des Speicherzellenfeldes und deshalb wurde sie weit für DRAMs mit einer großen Kapazität benutzt.

In einem derartigen DRAM ist die Struktur an einem Grenzbereich (Grenzfläche) zwischen dem Speicherzellenfeldbereich und dem pe ripheren Schaltungsbereich zum Beispiel wie in Fig. 46 gezeigt.

Es wird auf Fig. 46 Bezug genommen; ein Kondensator 105, der die Speicherzelle bildet, weist eine zylindrische untere Elektrode (Speicherknoten) 101 und eine obere Elektrode (Zellenplatte) 104 auf, die der unteren Elektrode 101 mit einer dielektrischen Kon densatorschicht 103 dazwischen angeordnet gegenüberliegt.

Die untere Elektrode 101 ist auf einer Isolierschicht 116 gebil det und ist elektrisch mit einem Source/Drainbereich (nicht ge zeigt) des MOS-Transistors durch eine leitende Schicht 102 in einem Kontaktloch 118 verbunden. Weiter ist eine Isolierschicht 106 derart gebildet, daß sie sich sowohl zu dem Speicherzellen feldbereich als auch zu dem peripheren Schaltungsbereich er streckt, wobei sie den Kondensator 105 bedeckt.

In der Struktur der Halbleiterspeichervorrichtung, die in Fig. 46 gezeigt ist, steigt, wenn der Grad der Integration vergrößert wird, eine Stufe oder eine Niveaudifferenz (Höhendifferenz) S₂ zwischen dem Speicherzellenfeldbereich und dem peripheren Schal tungsbereich an, wodurch der Prozeßspielraum nachfolgender Her stellungsschritte verschlechtert wird. Dieses Problem wird im Detail im folgenden beschrieben.

Wenn der höhere Grad der Integration des DRAM gefördert wird, wird die Speicherzellengröße unvermeidlich kleiner gemacht. Da die Speicherzellengröße verringert wird, wird die zweidimensio nale Fläche der Belegung des Substrats demgemäß verringert. Des halb sinkt eine Menge von Ladungen, die in dem Kondensator ge speichert sind (die Menge von Ladungen, die in einem Bit der Speicherzelle gespeichert sind), so daß der Betrieb des DRAM als ein Speicherbereich instabil wird, wodurch die Zuverlässigkeit verringert wird.

Um den instabilen Betrieb des DRAM zu verhindern, ist es nötig, die Kondensatorkapazität innerhalb der begrenzten zweidimensio nalen Fläche der Belegung zu vergrößern. Als Mittel zum Vergrö ßern der Kondensatorkapazität wurden Annäherungen wie beispiels weise [1] Dünnermachen der dielektrischen Kondensatorschicht, [2] Vergrößerung der gegenüberliegenden Fläche des Kondensators und [3] Anstieg in der dielektrischen Konstante der dielektri schen Kondensatorschicht studiert.

Die Annäherung [1], d. h. das Dünnermachen der dielektrischen Kondensatorschicht hat schon die Grenze erreicht, solang eine Siliziumoxidschicht als die dielektrische Kondensatorschicht be nutzt wird. Die Annäherung [3], d. h. der Anstieg in der dielek trischen Konstante der dielektrischen Kondensatorschicht besitzt verschiedene ungelöste Probleme, und es ist nötig, ein Material einer hohen dielektrischen Konstante als die dielektrische Kon densatorschicht zu verwenden. Deshalb wurde die Annäherung [2], d. h. die Vergrößerung der gegenüberliegenden Fläche des Konden sators weit verbreitet als einfachste Methode angenommen.

In der Annäherung [2] kann die Kondensatorkapazität durch Vorse hen eines zylindrischen Abschnitts an der unteren Elektrode 101 und höher Ausbilden des zylindrischen Abschnitts, wie in Fig. 46 gezeigt, vergrößert werden.

Wenn die Höhe des zylindrischen Abschnitts der unteren Elektrode 101 höher ausgebildet wird, wird die Stufe S₂ zwischen dem Spei cherzellenfeldbereich und dem peripheren Schaltungsbereich hö her. Je höher die Stufe S₂ ist, desto mehr Rückstand wird an dem Abschnitt der Stufe S₂ zum Zeitpunkt des Bemusterns der leiten den Schicht auf der Isolierschicht 106 belassen werden, was mög licherweise einen Fehler, wie beispielsweise ein Kurzschluß der leitenden Schicht aufgrund dieses Rückstands zur Folge hat. Da her verringert die größere Stufe S₂ den Prozeßspielraum der nachfolgenden Herstellungsschritte.

Aufgabe der vorliegenden Erfindung ist das Vorsehen einer Halb leiterspeichervorrichtung und des zugehörigen Herstellungsver fahrens, welche die Stufe zwischen dem Speicherzellenfeldbereich und dem peripheren Schaltungsbereich in einer kleinen Anzahl von Herstellungsschritten verringern kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 7.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung, welche einen Speicherzellenfeldbereich mit einer Mehrzahl von Speicher zellen und einen peripheren Schaltungsbereich mit Elementen, die die Speicherzellen steuern, aufweist, weist eine zylindrische Elektrode und eine Isolierschicht auf. Die zylindrische Elektro de ist in der Speicherzelle enthalten und besitzt einen porösen zylindrischen Abschnitt. Die Isolierschicht ist nur in dem peri pheren Schaltungsbereich gebildet, um die Stufe die von der vor gesehenen zylindrischen Elektrode resultiert, weniger steil zu machen bzw. abzuflachen.

In der Halbleiterspeichervorrichtung ist die Isolierschicht nur in dem peripheren Schaltungsbereich vorgesehen, und deswegen kann die Stufe zwischen dem Speicherzellenfeldbereich und dem peripheren Schaltungsbereich weniger steil gemacht werden durch die Dicke der Isolierschicht. Demgemäß kann eine Verschlechte rung des Prozeßspielraums in den nachfolgenden Herstellungs schritten verhindert werden.

In der oben beschriebenen Halbleiterspeichervorrichtung besitzt die Isolierschicht vorzugsweise eine Endoberfläche, die an einem Grenzbereich zwischen dem Speicherzellenfeldbereich und dem pe ripheren Schaltungsbereich angeordnet ist, wobei die Endoberflä che einer äußeren peripheren Oberfläche der zylindrischen Elek trode gegenüberliegend angeordnet ist.

Durch eine derartige Anordnung der Isolierschicht kann die Stu fe, die durch die zylindrische Elektrode erzeugt wird, weniger steil gemacht werden.

In der oben beschriebenen Halbleiterspeichervorrichtung ist wei ter vorzugsweise eine erste Siliziumnitridschicht vorgesehen, die in dem Speicherzellenfeldbereich gebildet ist, um in Kontakt mit einer unteren Oberfläche der zylindrischen Elektrode zu ste hen.

Deshalb wirkt die erste Siliziumnitridschicht als ein Ätzstop per, was die Steuerung des Ätzens erleichtert.

In der oben beschriebenen Halbleiterspeichervorrichtung sind vorzugsweise ein Halbleitersubstrat mit einem leitenden Bereich auf seiner Hauptoberfläche, eine zweite Isolierschicht mit einem Kontaktloch, das auf der Hauptoberfläche gebildet ist und den leitenden Bereich erreicht, und eine zweite Siliziumnitrid schicht, die in Kontakt mit einer Seitenoberfläche des Kontakt lochs gebildet ist, vorgesehen. Die zylindrische Elektrode ist elektrisch mit dem leitenden Bereich durch das Kontaktloch ver bunden.

Demgemäß kann eine gute elektrische Verbindung zwischen der zy lindrischen Elektrode und dem leitenden Bereich ausgebildet wer den.

In der oben beschriebenen Halbleiterspeichervorrichtung ist wei ter vorzugsweise eine andere Elektrode vorgesehen, welche der zylindrischen Elektrode mit einer dielektrischen Schicht dazwi schen angeordnet gegenüberliegt, um einen Kondensator zusammen mit der zylindrischen Elektrode zu bilden.

Auf diese Weise kann ein Kondensator, der eine Speicherzelle bildet, erhalten werden.

In der oben beschriebenen Halbleiterspeichervorrichtung ist der leitende Bereich ein Source/Drainbereich eines Feldeffekttransi stors eines isolierten Gatetyps.

Auf diese Weise kann ein Feldeffekttransistor eines isolierten Gatetyps als ein Speichertransistor, der die Speicherzelle bil det, erhalten werden.

Das Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung dient zum Herstellen einer Halbleitervorrichtung mit einem Speicherzellenfeldbereich, der eine Mehrzahl von Speicherzellen aufweist, und einen peripheren Schaltungsbereich, der Elemente zum Steuern der Speicherzellen aufweist, wobei die folgenden Schritte enthalten sind.

Zuerst wird eine Isolierschicht mit einer Öffnung in dem Spei cherzellenfeldbereich sowohl in dem Speicherzellenfeldbereich als auch in dem peripheren Schaltungsbereich gebildet. Eine lei tende Schicht mit einem porösen zylindrischen Abschnitt entlang einer inneren Wandoberfläche der Öffnung wird gebildet. Ein Ätz mittel wird durch die Poren der leitenden Schicht von dem inne ren peripheren Bereich zu dem äußeren peripheren Bereich des zy lindrischen Abschnitts eingeleitet, so daß eine Isolierschicht, die auf einer äußeren peripheren Seite des zylindrischen Ab schnitts angeordnet ist, durch Ätzen entfernt wird.

In dem Verfahren zum Herstellen einer Halbleiterspeichervorrich tung gemäß der vorliegenden Erfindung wird das Ätzmittel von dem inneren peripheren Bereich zu dem äußeren peripheren Bereich des zylindrischen Abschnitts eingeleitet, wodurch die Isolierschicht auf der Seite der äußeren Peripherie des zylindrischen Ab schnitts entfernt wird. In anderen Worten wird die Isolier schicht auf der Seite der äußeren Peripherie des zylindrischen Abschnitts durch Ätzen in der seitlichen Richtung von der inne ren zu der äußeren peripheren Seite entfernt. Deshalb ist das was nötig ist, das Ätzen nur der erwünschten Breite der Isolier schicht auf der Seite der äußeren Peripherie des zylindrischen Abschnitts, und das Ätzen durch die senkrechte Höhe des zylin drischen Abschnitts ist nicht nötig. Deshalb kann die Verringe rung in der Schichtdicke in der senkrechten Richtung, die von dem Ätzen resultiert, verringert werden. Deshalb ist es unnötig, eine Maske auf dem peripheren Schaltungsabschnitt zu dem Zeit punkt des Ätzens vorzusehen, und ein Ätzen in einer selbstaus richtenden Weise ist möglich.

In dem oben beschriebenen Herstellungsverfahren wird das Entfer nen durch Ätzen vorzugsweise durch isotropes Ätzen bewirkt.

Demgemäß ist es möglich, das Ätzmittel von dem inneren periphe ren Bereich zu dem äußeren peripheren Bereich des zylindrischen Abschnitts einzuleiten.

In dem oben beschriebenen Herstellungsverfahren ist vorzugsweise weiter ein Schritt vorgesehen, in dem eine andere Elektrode ge bildet wird, um sowohl der inneren als auch der äußeren periphe ren Oberfläche des zylindrischen Abschnitts mit der dazwischen angeordneten dielektrischen Schicht gegenüberzuliegen.

Auf diese Weise kann ein Kondensator, der eine Speicherzelle bildet, hergestellt werden.

In dem oben beschriebenen Herstellungsverfahren weist der Schritt des Bildens der leitenden Schicht mit einem porösen zy lindrischen Abschnitt die Schritte des Bildens einer porösen leitenden Schicht auf einer inneren Wandoberfläche der Öffnung und auf einer äußeren Oberfläche der Isolierschicht, das Bilden eines Resists nur an dem unteren Abschnitt der Öffnung und das Entfernen der leitenden Schicht auf der oberen Oberfläche der Isolierschicht durch anisotropes Ätzen der leitenden Schicht mit dem belassenen Resist und Belassen der leitenden Schicht in der Öffnung auf.

Auf diese Weise kann eine leitende Schicht mit einem porösen zy lindrischen Abschnitt gebildet werden.

In dem oben beschriebenen Herstellungsverfahren weist vorzugs weise der Schritt des Bildens des Resists nur an dem unteren Ab schnitt der Öffnung die Schritte auf: Aufbringen eines positiven Resists auf der gesamten Oberfläche, Belichten eines relativ oberflächlichen Abschnitts in einem derartigen Ausmaß, daß eine Entfernung durch Entwicklung von einer oberen Oberfläche des Re sists ermöglicht wird und Belichten eines relativ tiefen Ab schnitts in einem derartigen Ausmaß, daß die Entfernung durch Entwicklung nicht ermöglicht wird, und Entwickeln des belichte ten Resists.

Auf diese Weise kann der Resist nur an dem unteren Abschnitt der Öffnung belassen werden, unter Verwenden eines positiven Re sists.

In dem oben beschriebenen Herstellungsverfahren weist vorzugs weise der Schritt des Bildens des Resists nur an dem unteren Ab schnitt der Öffnung den Schritt auf: Aufbringen des Resists auf einer gesamten Oberfläche und Entwickeln des Resists zum Entfer nen nur eines relativen oberflächlichen Abschnitts und zum Be lassen eines relativen tiefen Abschnittes, von einer oberen Oberfläche des Resists.

Auf diese Weise wird es möglich, das Resist nur auf dem unteren Abschnitt der Öffnung zu belassen, unter Verwenden entweder ei nes negativen oder eines positiven Resists.

In dem oben beschriebenen Herstellungsverfahren weist der Schritt des Bildens einer porösen leitenden Schicht vorzugswei se, nachdem die leitende Schicht gebildet ist, den Schritt des Ausführens einer Wärmebehandlung oder das Porös- und Rauhmachen der Schicht unter der Bedingung einer Temperatur von 600°C bis 620°C für 1 bis 5 Minuten auf.

Auf diese Weise kann eine Elektrode mit einem porösen zylindri schen Abschnitt gebildet werden.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der fol genden Beschreibung von Ausführungsformen der Erfindung anhand der beiliegenden Figuren. Von diesen zeigen:

Fig. 1 eine schematische Draufsicht, die eine Struk tur eines Speicherzellenfeldbereichs in der Halbleiterspeichervorrichtung gemäß einer er sten Ausführungsform der vorliegenden Erfin dung darstellt,

Fig. 2 einen schematischen Querschnitt entlang der Linie A-A der Fig. 1,

Fig. 3 einen schematischen Querschnitt entlang der Linie B-B der Fig. 1,

Fig. 4 eine perspektivische Ansicht, die eine Struk tur einer unteren Elektrode der Halbleiter speichervorrichtung gemäß einer Ausführungs form schematisch zeigt,

Fig. 5 ein schematischer Querschnitt eines peripheren Schaltungsbereichs der Halbleiterspeichervor richtung gemäß einer Ausführungsform,

Fig. 6 ein schematischer Querschnitt, der einen Grenzbereich (Grenzfläche) zwischen einem Speicherzellenfeldbereich und einem peripheren Schaltungsbereich der Halbleiterspeichervor richtung gemäß einer Ausführungsform dar stellt,

Fig. 7-16 schematische Querschnitte entlang der Linie A-A der Fig. 1, die in der Reihenfolge die Schritte des Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß einer Aus führungsform zeigen,

Fig. 17-26 schematische Querschnittsansichten entlang der Linie B-B der Fig. 1, die in der Reihenfolge die Schritte des Verfahrens zum Herstellen ei ner Halbleiterspeichervorrichtung gemäß einer Ausführungsform zeigen,

Fig. 27-36 schematische Schnittansichten des peripheren Schaltungsbereichs, der in der Reihenfolge die Schritte des Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß einer Aus führungsform zeigen,

Fig. 37 eine Darstellung eines Lichtstrahls, wenn eine Iris eines optischen Systems groß gemacht wird,

Fig. 38 eine Darstellung eines Lichtstrahls, wenn eine Iris des optischen Systems klein gemacht wird,

Fig. 39 eine Darstellung, die die Weise zeigt, wie ein Ätzmittel von einer Pore, die in der unteren Elektrode vorgesehen ist, durchdringt bzw. eindringt,

Fig. 40 eine Darstellung einer Anordnung der Poren, die die gesamte Entfernung der Isolierschicht auf der äußeren peripheren Seite der unteren Elektrode ermöglicht,

Fig. 41 ein planares Layout (Anordnung) einer Mehrzahl von unteren Elektroden,

Fig. 42 eine Darstellung der Höhe der unteren Elektro de,

Fig. 43A-43D Darstellungen, die zeigen, wie ein Oberflä chenaufrauhen voranschreitet,

Fig. 44 eine Darstellung einer Beziehung zwischen ei ner Wärmebehandlungsbedingung und der Oberflä chenaufrauhungsrate,

Fig. 45 eine Blockdarstellung eines DRAM,

Fig. 46 ein schematischer Querschnitt, der eine Struk tur einer bei der Anmelderin vorhandenen Halb leiterspeichervorrichtung zeigt.

Zuerst wird die Struktur in einem Speicherzellenfeldbereich be schrieben.

Zuerst wird auf Fig. 1 Bezug genommen; in dem Speicherzellen feldbereich sind eine Mehrzahl von Wortleitungen 9a und eine Mehrzahl von Bitleitungen 15a, die die Wortleitungen 9a orthogo nal kreuzen, angeordnet, und an jeder Kreuzungsstelle zwischen den Wortleitungen 9a und den Bitleitungen 15a ist eine Speicher zelle vorgesehen.

Es wird auf Fig. 2 und 3 Bezug genommen; die Speicherzelle ist vom Ein-Transistor-Ein-Kondensator-Typ, der einen MOS-Transistor 10a und einen Kondensator 5 aufweist.

Der MOS-Transistor 10a ist auf einer Oberfläche gebildet, die durch eine Grabentrennung bzw. Grabentrennschicht 12 des Silizi umsubstrats 11 getrennt ist. Der MOS-Transistor 10a weist ein Paar von Source/Drainbereichen 7a, eine Gateisolierschicht 8a und eine Gateelektrodenschicht (Wortleitung) 9a auf. Das Paar von Source/Drainbereichen 7a ist an der Oberfläche des Silizium substrats 11 gebildet und die Gateelektrodenschicht 9a ist auf einem Bereich zwischen dem Paar von Source/Drainbereichen 7a mit einer dazwischen angeordneten Gateisolierschicht 8a gebildet.

Eine Siliziumnitridschicht 13 und eine Zwischenschicht- Isolierschicht 14, welche beispielsweise aus einer Siliziumoxid schicht gebildet ist, sind zum Bedecken des MOS-Transistors 10a gebildet. Auf der Zwischenschicht-Isolierschicht 14 ist eine Bitleitung 15a gebildet, welche Bitleitung 15a elektrisch mit dem Source/Drainbereich 7a des MOS-Transistors 10a verbunden ist. Eine Zwischenschicht-Isolierschicht 16, die zum Beispiel aus einer Siliziumoxidschicht gebildet ist, und eine Siliziumni tridschicht 17 sind zum Bedecken der Bitleitung 15a gebildet.

In den Zwischenschicht-Isolierschichten 14 und 16 und den Sili ziumnitridschichten 13 und 17 ist ein Kontaktloch 19 gebildet, und auf einer inneren Wandoberfläche des Kontaktlochs 19 ist ei ne Seitenwand-Isolierschicht 18 einer Siliziumnitridschicht ge bildet. Das Kontaktloch 19 ist mit einer Stopfenschicht 2 ge füllt. Die Siliziumnitridschicht 18 und die Stopfenschicht 2 stehen von der oberen Oberfläche der Siliziumnitridschicht 17 nach oben hervor.

Ein Kondensator 5 ist auf der Siliziumnitridschicht 17 gebildet. Der Kondensator 5 besitzt eine untere Elektrode 1, eine dielek trische Kondensatorschicht 3 und eine obere Elektrode 4. Die un tere Elektrode 1 weist eine Mehrzahl von Poren 1a und eine auf gerauhte Oberfläche auf, wie in Fig. 4 gezeigt ist. Weiter ist die untere Elektrode 1 elektrisch mit den Source/Drainbereich 7a des MOS-Transistors 10a durch die Stopfenschicht 2 verbunden und steht in Kontakt mit einer oberen Oberfläche der Siliziumnitrid schicht 17. Die obere Elektrode 4 liegt der unteren Elektrode 1 mit der dazwischen angeordneten dielektrischen Kondensator schicht 3 gegenüber.

Eine Zwischenschicht-Isolierschicht 21 zum Beispiel einer Sili ziumoxidschicht ist zum Bedecken des Kondensators 5 gebildet. Eine Verbindungsschicht 22 ist auf der Zwischenschicht- Isolierschicht 21 gebildet, und eine Zwischenschicht- Isolierschicht 23 zum Beispiel einer Siliziumoxidschicht ist zum Bedecken der Verbindungsschicht 22 gebildet.

In Fig. 1 bis 3 betragen die Abmessungen L₁, L₂ einer unteren Elektrode 1 0,86 µm und 0,36 µm und die Höhe H beträgt 0,2 µm, als Beispiele. Abmessungen L₃ und L₄ zwischen angrenzenden bzw. benachbarten unteren Elektroden 1 betragen 0,1 µm, als Beispiel.

Die Struktur des peripheren Schaltungsbereichs wird im folgenden beschrieben.

Es wird auf Fig. 5 Bezug genommen; in dem peripheren Schaltungs bereich sind Elemente zum Steuern der Speicherzellen und der gleichen gebildet, welche Elemente zum Beispiel einen MOS- Transistor 10b aufweisen.

Der MOS-Transistor 10b ist an einer Oberfläche gebildet, die durch die Grabentrennung 12 des Siliziumsubstrats 11 getrennt ist. Der MOS-Transistor 10b besitzt ein Paar von Sour ce/Drainbereichen 7b und eine Gateelektrodenschicht 9b, die auf einem Bereich zwischen dem Paar von Source/Drainbereichen 7b mit einer dazwischen angeordneten Gateisolierschicht 8b gebildet ist. Eine Zwischenschicht-Isolierschicht 14 ist zum Bedecken des MOS-Transistors 10b gebildet, und eine Verbindungsschicht 15b ist auf der Zwischenschicht-Isolierschicht 14 gebildet, und eine Zwischenschicht-Isolierschicht 16 ist zum Bedecken der Verbin dungsschicht 15b gebildet.

Auf der Zwischenschicht-Isolierschicht 16 sind Isolierschichten 20 und 6 zum Beispiel einer Siliziumoxidschicht nur in dem peri pheren Schaltungsabschnitt gestapelt gebildet, um die Stufe, die von der unteren Elektrode resultiert, weniger steil zu machen. Auf der Isolierschicht 6 ist eine Zwischenschicht-Isolierschicht 21 gebildet. Auf der Zwischenschicht-Isolierschicht 21 ist eine Verbindungsschicht 22 gebildet, und eine Zwischenschicht- Isolierschicht 23 ist zum Bedecken der Verbindungsschicht 22 ge bildet.

Die Struktur des Grenzbereichs (Grenzfläche) zwischen dem Spei cherzellenfeldbereich und dem peripheren Schaltungsbereich wird im folgenden beschrieben.

Es wird auf Fig. 6 Bezug genommen, wie oben beschrieben sind der MOS-Transistor 10a und der Kondensator 5, die eine Speicherzelle bilden, in dem Speicherzellenfeldbereich gebildet, und der MOS- Transistor 10b zum Beispiel zum Steuern der Speicherzelle ist in dem peripheren Schaltungsabschnitt gebildet.

Die Zwischenschicht-Isolierschichten 14 und 16, die die MOS- Transistoren 10a und 10b bedecken, erstrecken sich beide über den Speicherzellenfeldbereich und den peripheren Schaltungsbe reich. Die Siliziumnitridschichten 13 und 17 sind jedoch im we sentlichen nur in dem Speicherzellenfeldbereich gebildet.

Die Isolierschichten 20 und 6 sind nur in dem peripheren Schal tungsbereich gebildet und besitzen Endoberflächen, die an dem Grenzbereich zwischen den Speicherzellenfeldbereich und dem pe ripheren Schaltungsbereich angeordnet sind, wobei die Endober flächen gegenüber der äußeren peripheren Oberfläche der unteren Elektrode 1 angeordnet sind. Die Endoberflächen der Isolier schicht 20 und 6 erstrecken sich entlang des Grenzbereichab schnitts.

Die dielektrische Kondensatorschicht 3 und die obere Elektrode 4 ruhen teilweise auf der oberen Oberfläche der Isolierschicht 6. An einem Abschnitt in dem Speicherzellenfeldbereich nahe dem Grenzbereich zwischen dem Speicherzellenfeldbereich und dem pe ripheren Schaltungsbereich ist ein Dummy-Muster 1d der unteren Elektrode angeordnet.

Die Zwischenschicht-Isolierschichten 21 und 23 erstrecken sich sowohl über den Speicherzellenfeldbereich als auch den periphe ren Schaltungsbereich.

Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wird im folgen den beschrieben.

Fig. 7 bis 16, 17 bis 26 und 27 bis 36 sind Querschnittsansich ten, die den Fig. 2, 3 bzw. 5 entsprechen und in der Reihenfolge die Schritte des Verfahrens zum Herstellen der Halbleiterspei chervorrichtung gemäß einer Ausführungsform zeigen.

Zuerst wird auf Fig. 7, 17 und 27 Bezug genommen; die Grabeniso lation 12 wird in dem Siliziumsubstrat 11 gebildet, und danach wird der MOS-Transistor 10a in dem Speicherzellenfeldbereich ge bildet, während der MOS-Transistor 10b in dem peripheren Schal tungsbereich gebildet wird. Die Siliziumnitridschicht 13 wird zum Bedecken des MOS-Transistors 10a gebildet, und danach wird die Zwischenschicht-Isolierschicht 14 sowohl in dem Speicherzel lenfeldbereich als auch in dem peripheren Schaltungsbereich ge bildet, und die Bitleitung 15a und die Verbindungsschicht 15b werden darauf gebildet. Weiter wird die Zwischenschicht- Isolierschicht 16 gebildet, die Siliziumnitridschicht 17 wird in dem Speicherzellenfeldbereich gebildet, und die Isolierschicht 20 wird weiter darauf gebildet.

Danach wird das Kontaktloch 19, das den Source/Drainbereich 7a von einer oberen Oberfläche der Isolierschicht 20 erreicht, ge öffnet, und eine Seitenwandisolierschicht 16 aus einer Silizium nitridschicht wird entlang einer inneren Wandoberfläche des Kon taktlochs 19 gebildet. Um das Kontaktloch 19 zu füllen, wird die leitenden Schicht 2, die aus amorphem Silizium gebildet wird, mit einem eingebauten Dotierstoff (im folgenden als dotiertes amorphes Silizium bezeichnet) auf der Isolierschicht 20 gebil det. Die leitende Schicht 2 wird zurückgeätzt unter Verwenden eines Gases, das Cl₂ und SF₆ enthält.

Es wird auf Fig. 8, 18 und 28 Bezug genommen; durch das Rückät zen wird die leitende Schicht 2 zum Füllen des Kontaktlochs 19 belassen, um eine Stopfenschicht zu sein.

Es wird auf Fig. 9, 19 und 29 Bezug genommen; die Isolierschicht 6 zum Beispiel einer Siliziumoxidschicht wird zum Bedecken der gesamten Oberfläche gebildet. Die Dicke der Isolierschicht 6 wird durch die Kondensatorkapazität bestimmt.

Es wird auf Fig. 10, 20 und 30 Bezug genommen; die Isolier schichten 6 und 20 werden durch allgemeine Photolithographie- und Ätztechniken bemustert. Das Ätzen wird ausgeführt unter Ver wenden eines Gases, das C₄F₈ oder CH₂F₂ beispielsweise enthält, in einer derartigen Weise, daß die Siliziumnitridschicht 17 und 18 als Ätzstopper wirken. Auf diese Weise wird eine Öffnung 6a für die untere Elektrode in den Isolierschichten 6 und 20 gebil det, und ein Abschnitt der Oberfläche der unteren Siliziumni tridschicht 17 und einer oberen Oberfläche der Stopfenschicht 2 werden freigelegt. Da die Siliziumnitridschicht 17 und 18 als Ätzstopper in dem Ätzprozeß wirken, erreicht die Öffnung 6a für die untere Elektrode nicht die Bitleitung 15a.

Es wird auf Fig. 11, 21 und 31 Bezug genommen; die leitende Schicht 1 aus zum Beispiel dotiertem amorphem Silizium ist bis zu der Dicke von 100 bis 1000 × 10^-1 m gebildet, um in Kontakt mit einer oberen Oberfläche der Isolierschicht 6 und mit einer inne ren Wandoberfläche der Öffnung 6a für die untere Elektrode zu stehen. Die leitenden Schicht 1 kann durch direktes Wachstum von dotiertem amorphem Silizium gebildet werden, oder kann gebildet werden durch zuerst Bilden eines amorphen Siliziums ohne jeden enthaltenen Dotierstoff (nicht dotiertes amorphes Silizium) und danach Einbauen eines Dotierstoffs, um das dotierte amorphe Si lizium vorzusehen.

Es wird auf Fig. 12, 22 und 32 Bezug genommen; eine Wärmebehand lung zum Porös- und Rauhmachen der leitenden Schicht wird mit dem Druck von 1 × 10^-4 Torr (0,01333 Pa) bei einer Prozeßtemperatur von 600°C bis 620°C für die Zeitdauer von 1 Minute bis 5 Minuten ausgeführt. Auf diese Weise wird die leitende Schicht 1 porös und rauh gemacht, eine Anzahl von Poren 1a werden darin gebildet und Vorsprünge und Ausnehmungen werden auf der Oberfläche gebil det.

Es wird auf Fig. 13, 23 und 33 Bezug genommen; ein Photoresist 30 wird auf die gesamte Oberfläche aufgebracht. Danach wird, falls der Photoresist 30 eines positiven Typs ist, die Belich tung ausgeführt, gefolgt von einer Entwicklung, und falls das Photoresist eines negativen Typs ist, wird die Entwicklung ohne Belichtung ausgeführt.

Es wird auf Fig. 14, 24 und 34 Bezug genommen; durch die Ent wicklung wird das Photoresist 30 nur an dem unteren Abschnitt bzw. Bodenabschnitt der Öffnung 6a für die untere Elektrode be lassen, und die obere Oberfläche der leitenden Schicht 1 wird freigelegt. Insbesondere wird das Photoresist 30 in der folgen den Weise belassen.

Wenn das Photoresist 30 ein positives Photoresist ist, wird nur der Abschnitt geschmolzen, der bis zu einem bestimmten Ausmaß freigelegt wird, und durch eine Entwicklung entfernt. Zu dem Zeitpunkt der Belichtung wird, wenn die Iris des optischen Sy stems groß ist, das Photoresist 30 durch einen Lichtstrahl 1a, der senkrecht auf die Oberfläche des Photoresists auftrifft, wie auch durch die Lichtstrahlen 2A, 3A und 4A, die schräg auf die Oberfläche des Photoresists auftreffen, belichtet, wie in Fig. 37 gezeigt ist. Falls die schräg auftreffenden Lichtstrahlen 2A, 3A und 4A ein großes Ausmaß bzw. einen großen Abschnitt belegen, kann ein Bereich, der relativ flach bzw. oberflächlich von der Oberfläche des Photoresist 30 ist, in einem derartigen Ausmaß belichtet werden, daß das Schmelzen und die Entfernung durch die Entwicklung ermöglicht wird. Jedoch kann ein relativ tiefer Be reich in einem derartigen Ausmaß nicht belichtet werden. Wenn das Photoresist 30 in einem derartigen Zustand entwickelt wird, wird das Photoresist 30 nur an dem Bodenabschnitt der Öffnung 6a für die untere Elektrode belassen.

Wenn die Iris des optischen Systems klein gemacht wird, steigt das Verhältnis des Lichtstrahls 1A, der senkrecht auf die Ober fläche des Photoresist 30 auftrifft, wie in Fig. 38 gezeigt an. Deshalb können nicht nur Abschnitte nahe der Oberfläche des Pho toresists 30, sondern auch tiefe Abschnitte in einem derartigen Ausmaß belichtet werden, daß das Schmelzen und die Entfernung durch die Entwicklung ermöglicht wird. In diesem Fall kann des halb das ganze Photoresist 30 geschmolzen und durch Entwicklung entfernt werden.

Weiter kann das Photoresist 30 ohne Belichtung geschmolzen und durch Entwicklung entfernt werden. Deshalb ist es durch Steuern des Ausmaßes des Schmelzens zum Zeitpunkt der Entwicklung mög lich, daß das Photoresist 30 nur an dem Bodenabschnitt der Öff nung 6a für die untere Elektrode verbleibt. In diesem Fall kann das Photoresist 30 positiv oder negativ sein.

Durch ein derartiges Verfahren wird es möglich, das Photoresist 30 nur an dem unteren Abschnitt der Öffnung 6a für die untere Elektrode zu belassen, ohne eine Maske zu benutzen.

Mit dem in der oben beschriebenen Weise belassenen Photoresist 30 wird die leitende Schicht 1 einem anisotropen Ätzen unter Verwenden eines Gases, das Cl₂ und SF₆ enthält, unterzogen. Auf diese Weise wird nur die leitende Schicht 1, die an der oberen Oberfläche der Isolierschicht 6 positioniert ist, entfernt, wäh rend die leitende Schicht in der Öffnung 6a für die untere Elek trode belassen wird, so daß die untere Elektrode 1 mit einem zy lindrischen Abschnitt gebildet wird. Weiter wird die obere Ober fläche der Isolierschicht 6 sowohl in dem Speicherzellenfeldbe reich als auch in dem peripheren Schaltungsbereich belichtet. Danach wird das Photoresist 30, das an dem Bodenabschnitt der Öffnung 6a für die untere Elektrode belassen wird, durch Ablösen (Veraschen) entfernt.

Danach wird, um die Isolierschichten 20 und 6 zu entfernen, ein isotropes Ätzen (z. B. ein Naßätzen) auf der gesamten Oberfläche ausgeführt. Zu dem Zeitpunkt dieses Ätzens reicht das Ätzmittel, das in die Öffnung 6a für die untere Elektrode eintritt, durch die Poren 1a der unteren Elektrode 1 zu der äußeren peripheren Seite der unteren Elektrode 1, so daß die Isolierschichten 20 und 6 durch Ätzen in der seitlichen Richtung in der Figur ent fernt werden. Deshalb ist es möglich, durch die Stärke des Ät zens von 0,5mal bis 2mal der Breite (Abmessungen L₃, L₄ zwischen zwei benachbarten unteren Elektroden 1) der Isolierschichten 20 und 6, die Isolierschichten 20 und 6 zwischen den unteren Elek troden 1 vollständig zu entfernen. In anderen Worten kann die Stärke des Ätzens beträchtlich verringert werden im Vergleich zu dem Fall, in dem die Isolierschichten 20 und 6 in der senkrech ten Richtung in der Figur entfernt werden.

In diesem Ätzen dienen die Siliziumnitridschichten 17 und 18 als Barrieren für das Ätzen, und deshalb kann das Entfernen der Zwi schenschicht-Isolierschicht 6 durch das Ätzen verhindert werden.

Es wird auf Fig. 15, 25 und 35 Bezug genommen; durch dieses Ät zen werden die Isolierschichten 20 und 6 zwischen benachbarten unteren Elektroden 1 vollständig in dem Speicherzellenfeldbe reich entfernt, während eine obere Oberfläche der Isolierschicht 6 bis zu einem gewissen Ausmaß in dem peripheren Schaltungsbe reich entfernt wird. Insbesondere ist es durch dieses Ätzen mög lich, die Verringerung in der Dicke in der senkrechten Richtung zu unterdrücken, und deshalb ist eine Maske zum Schützen der Isolierschicht 6 in dem peripheren Schaltungsabschnitt unnötig.

Es wird auf Fig. 16, 26 und 36 Bezug genommen; nachdem die die lektrische Kondensatorschicht 3 gebildet ist, wird eine obere Elektrode 4 aus Silizium zum Beispiel mit einem eingebauten Do tierstoff gebildet, wodurch der Kondensator 5 vervollständigt wird. Das meiste der dielektrischen Kondensatorschicht 3 und der oberen Elektrode 4, die in dem peripheren Schaltungsabschnitt gebildet werden, werden durch Ätzen entfernt.

Danach werden die Zwischenschicht-Isolierschicht 21, die Verbin dungsschicht 22, die Zwischenschicht-Isolierschicht 23 und so weiter gebildet, und die in Fig. 1 bis 6 gezeigte Halbleiter speichervorrichtung wird vervollständigt.

Die Verteilung der Poren 1a der unteren Elektrode 1 wird in dem folgenden beschrieben.

Es wird auf Fig. 39 Bezug genommen; wenn die Abmessung zwischen angrenzenden bzw. benachbarten unteren Elektroden 1 zum Beispiel 0,1 µm beträgt, wird das Ätzen derart ausgeführt, daß das Ätzmit tel isotrop um 0,1 µm von der Pore 1a, die in der unteren Elek trode 1 vorgesehen ist, eindringt. In diesem Fall ist es nötig, um die Isolierschicht auf der äußeren peripheren Seite der unte ren Elektrode 1 vollständig zu entfernen, eine Pore 1a pro 0,1 × √2 µm = 0,141 µm, wie in Fig. 40 gezeigt zu bilden.

Es wird auf Fig. 41 Bezug genommen, wenn die länglichen und seitlichen Abmessungen der unteren Elektrode 1 0,86 µm und 0,36 µm betragen, beträgt die äußere periphere Länge der unteren Elektrode 1 (0,86 + 0,63) × 2 = 2,44 µm. Da eine Pore 1a pro 0,141 µm nötig ist, d. h. wenn es 17(= 2,44/0,141) Poren 1a entlang der äu ßeren Peripherie der unteren Elektrode 1 vorhanden sind, ist es möglich, die Isolierschicht zwischen benachbarten unteren Elek troden 1 vollständig zu entfernen.

Es wird auf Fig. 42 Bezug genommen; wenn die Höhe der unteren Elektrode 1 1,2 µm beträgt, da eine Pore 1a nötig ist pro 0,141 µm, falls 8,5(= 1,2/0,141) Poren 1a in der Höhenrichtung vorhanden sind, ist es möglich die Isolierschicht zwischen be nachbarten unteren Elektroden 1 vollständig zu entfernen.

Von dem vorangegangenen gilt das folgende.

Wenn wir die Abmessungen zwischen benachbarten unteren Elektro den 1a durch L_A, die äußere periphere Länge der unteren Elektro de 1 durch L_B und die Höhe der unteren Elektrodenschicht 1 durch H wieder darstellen, ist es möglich, die Isolierschicht zwischen benachbarten unteren Elektroden 1 vollständig zu entfernen, wenn mindestens L_B/√2 × L_A) Poren 1a entlang der äußeren Peripherie der unteren Elektrode 1 und mindestens H/(√2xL_A) Poren 1a ent lang der Höhe der unteren Elektrode 1 vorhanden sind. Insbeson dere sind mindestens (L_B × H)/(√2 × L_A)² Poren 1a in der gesamten un teren Elektrode 1 vorhanden.

Die Bedingung für die Wärmebehandlung, um eine poröse untere Elektrodenschicht 1 vorzusehen, wird in dem folgenden disku tiert.

Es wird auf Fig. 43A bis 43D Bezug genommen; wenn die Wärmebe handlung ausgeführt wird, werden Keime (Kerne) le auf einer Oberfläche der leitenden Schicht 1, die aus dotiertem amorphem Silizium (Fig. 43A) gebildet sind, gebildet, und da die Keime 1e wachsen, wird die Oberfläche der leitenden Schicht 1 rauh ge macht (Fig. 43B). Wenn die Keime 1e weiter wachsen, werden in der leitenden Schicht 1 Poren 1a gebildet (Fig. 43C). Wenn die Keime 1e stark wachsen, werden die Keime 1e miteinander verbun den, wodurch die Poren eliminiert werden (Fig. 43D).

Die Beziehung zwischen dem Voranschreiten des Aufrauhens der Oberfläche und der Bedingung der Wärmebehandlung wurde studiert, das Ergebnis wird in Fig. 44 gezeigt. Insbesondere wurden, wenn die Temperatur der Wärmebehandlung 600°C bis 620°C und die Zeit der Wärmebehandlung 1 Minute bis 5 Minuten betrug, Poren 1a er folgreich wie in Fig. 43C mit der Rate der Oberflächenrauhheit von mindestens 2,0 gebildet. Im Gegensatz dazu war, wenn die Temperatur der Wärmebehandlung niedriger als 600°C oder der Zeitpunkt der Wärmebehandlung kürzer als eine Minute betrug, das Voranschreiten der Oberflächenaufrauhung nicht ausreichend, wie in Fig. 43B gezeigt, und Poren wurden noch nicht gebildet. Wenn die Wärmebehandlungstemperatur höher als 620°C war oder die Zeit der Wärmebehandlung 5 Minuten überschritt, war das Keimwachstum stark bzw. übermäßig, so daß die Poren eliminiert wurden, wie in Fig. 43D gezeigt ist.

Deshalb ist die vorzuziehende Bedingung der Wärmebehandlung, um die Schicht porös und rauh zu machen, die Wärmebehandlungstempe ratur von 600°C bis 620°C und die Zeit von 1 Minute bis 5 Minu ten.

In der vorliegenden Ausführungsform werden Isolierschichten 6 und 20 zum weniger Steilmachen bzw. Ausgleichen der Stufe in dem peripheren Schaltungsabschnitt gebildet, und deshalb kann die Stufe 51 zwischen dem Speicherzellenfeldbereich und dem periphe ren Schaltungsbereich weniger steil gemacht werden. Insbesondere entspricht die Stufe 51 ungefähr der Summe der Dicken der unte ren Elektrode 4 und der dielektrischen Kondensatorschicht 3. Da die Stufe 51 zwischen dem Speicherzellenfeldbereich und dem pe ripheren Schaltungsbereich im Vergleich zu der in der Beschrei bungseinleitung beschriebenen Vorrichtung weniger steil ausge bildet werden kann, wird ein Rückstand weniger wahrscheinlich an der Stufe belassen, wenn die leitende Schicht 22 auf der Iso lierschicht 21 bemustert wird, und deshalb kann die Verschlech terung in dem Prozeßspielraum nachfolgender Herstellungsschritte unterdrückt werden.

Weiter erreicht durch den Prozeßschritt der Fig. 14 (Fig. 24) bis 15 (Fig. 25) das Ätzmittel, das in die Öffnung 6a für die untere Elektrode eintritt, die äußere periphere Seite durch die Poren 1a der unteren Elektrode 1, wodurch die Isolierschichten 20 und 6 auf der äußeren peripheren Seite der unteren Elektrode 1 durch Ätzen entfernt werden kann. Insbesondere werden die Iso lierschichten 20 und 6 auf der äußeren peripheren Seite der un teren Elektrode 1 durch seitliches Ätzen von der inneren peri pheren Seite zu der äußeren peripheren Seite entfernt. Deshalb ist das Ätzen nur der erwünschten Breite, die entfernt werden soll, der Isolierschichten 20 und 6 auf der äußeren peripheren Seite der unteren Elektrode 1 nötig, um das Ätzen durch bzw. in der senkrechten Höhe der unteren Elektrode 1 ist unnötig. Des halb kann eine Verringerung in der Filmdicke in der senkrechten Richtung durch das Ätzen unterdrückt werden, und deshalb ist es zu dem Zeitpunkt dieses Ätzens unnötig, irgendeine Maske auf der Isolierschicht 6 in dem peripheren Schaltungsbereich vorzusehen. Deshalb wird es möglich, die Isolierschichten 20 und 6 zwischen benachbarten bzw. angrenzenden unteren Elektroden 1 durch das Ätzen in selbstausgerichteter Weise zu entfernen.

Weiter kann, da die Isolierschichten 20 und 6 auf der äußeren peripheren Seite der unteren Elektrode 1 entfernt werden können, die äußere periphere Seite der unteren Elektrode 1 auch als ein Kondensator nutzbar gemacht werden, und deshalb wird die Kapazi tät vergrößert.

Obwohl ein DRAM oben beschrieben wurde, ist die vorliegende Er findung ähnlich auf eine Halbleitervorrichtung anwendbar, die sowohl ein DRAM als auch eine Logik (Schaltungslogik), wie bei spielsweise ein eRAM (eingebettetes DRAM) enthält. Weiter ist die vorliegende Erfindung auch auf einer Halbleitervorrichtung anwendbar, die ein DRAM enthält.

Weiter ist, obwohl die vorliegende Erfindung auf eine COB(Capacitor over Bitline, Kondensatorüberbitleitung)-Struktur einer Zelle des gestapelten Typs in dem vorhergehenden angewen det wurde, die vorliegende Erfindung nicht darauf beschränkt.

Weiter können die Isolierschichten 6 und 20 aus verschiedenen Materialien gebildet sein.

Claims

1. Halbleiterspeichervorrichtung mit einem Speicherfeldbe reich, der eine Mehrzahl von Speicherzellen (5, 10a) aufweist, und einem peripheren Schaltungsbereich, der ein Element (10b) zum Steuern der Speicherzellen (5, 10a) aufweist, mit einer zylindrischen Elektrode (1) mit einem porösen zylindri schen Abschnitt, die in der Speicherzelle (5, 10a) enthalten ist, und einer Isolierschicht (6, 20), die nur in dem peripheren Schal tungsabschnitt gebildet ist, um eine Stufe, die von der zylin drischen Elektrode (1) erzeugt ist, weniger steil zu machen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Isolierschicht (6, 20) eine Endoberfläche besitzt, die sich an einem Grenzflächenabschnitt zwischen dem Speicherzellenfeldbe reich und dem peripheren Schaltungsbereich befindet, wobei die Endoberfläche gegenüber einer äußeren peripheren Oberfläche der zylindrischen Elektrode (1) angeordnet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wei ter mit einer Siliziumnitridschicht (17), die in dem Speicher zellenfeldbereich gebildet ist, um in Kontakt mit einer unteren Oberfläche der zylindrischen Elektrode (1) zu stehen.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, weiter mit:
einem Halbleitersubstrat (11) mit einem leitenden Bereich (7a) auf einer Hauptoberfläche,
einer zweiten Isolierschicht (13, 14, 16), die auf der Haupto berfläche gebildet ist und ein Kontaktloch (19) aufweist, das den leitenden Bereich erreicht, und
einer zweiten Siliziumnitridschicht (18), die in Kontakt mit ei ner Wandoberfläche des Kontaktlochs (19) gebildet ist, wobei die zylindrische Elektrode (1) elektrisch mit dem leitenden Be reich (7a) durch das Kontaktloch (19) verbunden ist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, weiter mit einer anderen Elektrode (4), die der zylindri schen Elektrode (1) mit einer dazwischen angeordneten dielektri schen Schicht (3) gegenüberliegt, um zusammen mit der zylindri schen Elektrode (1) einen Kondensator (5) zu bilden.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 4 oder 5, bei der der leitende Bereich (7a) ein Sour ce/Drainbereich eines Feldeffekttransistors eines isolierten Typs (10a) ist.

7. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung mit einem Speicherzellenfeldbereich, der eine Mehrzahl von Speicherzellen (5, 10a) aufweist, und einem peripheren Schal tungsbereich, der ein Element zum Steuern der Speicherzellen aufweist, mit den Schritten:
Bilden einer Isolierschicht (6, 20) sowohl in dem Speicherzel lenfeldbereich als auch in dem peripheren Schaltungsbereich, die eine Öffnung (6a) in dem Speicherzellenfeldbereich aufweist, Bilden einer leitenden Schicht (1) mit einem porösen zylindri schen Abschnitt entlang einer inneren Wandoberfläche der Öffnung (6a), und
Entfernen der Isolierschicht (6, 20), die auf einer äußeren pe ripheren Seite des zylindrischen Abschnitts durch Ätzen angeord net ist, durch Einleiten eines Ätzmittels von einem inneren pe ripheren Bereich zu einem äußeren peripheren Bereich des zylin drischen Abschnitts durch Poren (1a) in der leitenden Schicht (1).

8. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach Anspruch 7, bei der die Entfernung durch Ätzen durch isotropes Ätzen bewirkt wird.

9. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach Anspruch 7 oder 8, weiter mit dem Schritt des Bildens einer anderen Elektrode (4), die sowohl der inneren peripheren Oberfläche als auch der äußeren peripheren Oberfläche des zylin drischen Abschnitts mit einer dielektrischen Schicht (3) dazwi schen angeordnet gegenüberliegt.

10. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach einem der Ansprüche 7 bis 9, bei der der Schritt des Bildens einer leitenden Schicht (1) mit einem porösen zylindrischen Abschnitt die Schritte aufweist
Bilden der porösen leitenden Schicht (1) auf einer oberen Ober fläche der Isolierschicht (6, 20) und auf der inneren Wandober fläche der Öffnung (6a),
Bilden eines Resists (30) nur auf einem unteren Abschnitt der Öffnung (6a) und
Entfernen der leitenden Schicht auf der oberen Oberfläche der Isolierschicht (6, 20) durch anisotropes Ätzen der leitenden Schicht (1) mit dem belassenen Resist (30) und Belassen der lei tenden Schicht in der Öffnung (6a).

11. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach Anspruch 10, bei dem
der Schritt des Bildens eines Resists (30) nur an dem unteren Abschnitt der Öffnung (6a) die Schritte aufweist
Aufbringen des Resists (30) eines positiven Typs auf einer ge samten Oberfläche,
Belichten eines relativ oberflächlichen Abschnitts von einer oberen Oberfläche des Resists (30) in einem derartigen Ausmaß, daß die Entfernung durch Entwicklung ermöglicht wird, und Be lichten eines relativ tiefen Abschnitts in einem derartigen Aus maß, daß die Entfernung durch Entwicklung nicht ermöglicht wird, und
Entwickeln des belichteten Resists (30).

12. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach Anspruch 10 oder 11, bei dem der Schritt des Bildens des Resists (30) nur an dem unteren Ab schnitt der Öffnung (6a) die Schritte aufweist Aufbringen des Resists (30) auf einer gesamten Oberfläche, und Entwickeln des Resists (30) derart, daß nur ein relativ ober flächlicher Abschnitt von einer oberen Oberfläche des Resists (30) entfernt wird und ein relativ tiefer Abschnitt belassen wird.

13. Verfahren zum Herstellen einer Halbleiterspeichervorrich tung nach einem der Ansprüche 7 bis 12, bei dem der Schritt des Bildens einer porösen leitenden Schicht nachdem die leitende Schicht (1) gebildet ist den Schritt des Ausführens einer Wärmebehandlung zum Porösmachen der leitenden Schicht (1) und Oberflächenaufrauhen unter der Bedingung einer Temperatur von 600°C bis 620°C für eine Zeitdauer von 1 Minute bis 5 Minu ten.