JPH10163441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163441A JPH10163441A JP8316302A JP31630296A JPH10163441A JP H10163441 A JPH10163441 A JP H10163441A JP 8316302 A JP8316302 A JP 8316302A JP 31630296 A JP31630296 A JP 31630296A JP H10163441 A JPH10163441 A JP H10163441A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのセル形成プロセスにおいて、工程
数の増加なしに容量を増大させる。 【解決手段】 容量蓄積部に第１の多結晶シリコン７を
堆積し、酸化膜８をパターニングした後、第２の多結晶
シリコン11を堆積する。この第２の多結晶シリコン11を
エッチバックする際に、側壁保護性の強い条件でエッチ
ングすることにより、一重円筒セルと同じ工程数で二重
円筒セル14を形成することができる。
数の増加なしに容量を増大させる。 【解決手段】 容量蓄積部に第１の多結晶シリコン７を
堆積し、酸化膜８をパターニングした後、第２の多結晶
シリコン11を堆積する。この第２の多結晶シリコン11を
エッチバックする際に、側壁保護性の強い条件でエッチ
ングすることにより、一重円筒セルと同じ工程数で二重
円筒セル14を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＤＲＡＭにおいて工程数の増加なく容
量を増大させることを目的とする半導体装置の製造方法
に関するものである。
法に関し、特に、ＤＲＡＭにおいて工程数の増加なく容
量を増大させることを目的とする半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】図４は従来のスタック型ＤＲＡＭの二重
円筒セルの製造方法を示す模式断面図である。図４(a)
に示すように、ｐ型シリコン基板１上にワード線２を形
成し、層間絶縁膜３を堆積した後、ビット線４を形成す
る。次に、層間絶縁膜５および窒化硅素膜６を堆積した
後、蓄積容量コンタクト10を形成する。次に、第１の多
結晶シリコン７を堆積した後、酸化膜８を堆積し、レジ
ストパターン９を形成する。次に、図４(b)に示すよう
に、レジストパターン９をマスクとして酸化膜８をエッ
チングし、第２の多結晶シリコン11を堆積する。次に、
図４(c)に示すように、第２の多結晶シリコン11をエッ
チバックし、酸化膜12を堆積する。次に、図４(d)に示
すように、酸化膜12をエッチバックし、さらに第１の多
結晶シリコン７をエッチングした後、第３の多結晶シリ
コン13を堆積する。次に、図４(e)に示すように、第３
の多結晶シリコン13をエッチバックし、ウエットエッチ
により、酸化膜８および酸化膜12を除去することによっ
て第２および第３の多結晶シリコン11および13よりなる
二重円筒セル14を形成する。
円筒セルの製造方法を示す模式断面図である。図４(a)
に示すように、ｐ型シリコン基板１上にワード線２を形
成し、層間絶縁膜３を堆積した後、ビット線４を形成す
る。次に、層間絶縁膜５および窒化硅素膜６を堆積した
後、蓄積容量コンタクト10を形成する。次に、第１の多
結晶シリコン７を堆積した後、酸化膜８を堆積し、レジ
ストパターン９を形成する。次に、図４(b)に示すよう
に、レジストパターン９をマスクとして酸化膜８をエッ
チングし、第２の多結晶シリコン11を堆積する。次に、
図４(c)に示すように、第２の多結晶シリコン11をエッ
チバックし、酸化膜12を堆積する。次に、図４(d)に示
すように、酸化膜12をエッチバックし、さらに第１の多
結晶シリコン７をエッチングした後、第３の多結晶シリ
コン13を堆積する。次に、図４(e)に示すように、第３
の多結晶シリコン13をエッチバックし、ウエットエッチ
により、酸化膜８および酸化膜12を除去することによっ
て第２および第３の多結晶シリコン11および13よりなる
二重円筒セル14を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、二重の円筒セルを個別に形成するため、
工程数が増大するという課題を有していた。本発明は、
一重円筒セルと同じ工程数で二重円筒セルを形成するこ
とを目的とする。
製造方法では、二重の円筒セルを個別に形成するため、
工程数が増大するという課題を有していた。本発明は、
一重円筒セルと同じ工程数で二重円筒セルを形成するこ
とを目的とする。
【０００４】
【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置の製造方法は、第２の多結晶シリ
コンのエッチバックを側壁保護性の強いエッチング条件
で行う。これにより、一重円筒セルと同じ工程数で二重
円筒セルを形成することができる。
に本発明の半導体装置の製造方法は、第２の多結晶シリ
コンのエッチバックを側壁保護性の強いエッチング条件
で行う。これにより、一重円筒セルと同じ工程数で二重
円筒セルを形成することができる。
【０００５】
【発明の実施の形態】本発明の請求項１記載の発明は、
蓄積容量部の酸化膜をパターニングし、第２の多結晶シ
リコンを堆積した後、側壁保護性の強い条件でエッチバ
ックするとしたものである。これにより、酸化膜および
第２の多結晶シリコンの側壁に側壁保護膜(ＳｉＢｒxＯ
y)が形成される。この側壁保護膜は酸化膜であるため、
多結晶シリコンのエッチング条件ではエッチングされな
い。したがって、この側壁保護膜をマスクとしてその真
下にある第１および第２の多結晶シリコンはエッチング
されず、さらに、側壁保護膜性の強いエッチング条件の
ため順テーパー状にエッチングされる。これは、酸化膜
側壁の側壁保護膜の下と第２の多結晶シリコン側壁の側
壁保護膜の下とに形成されるため二重の円筒セルに形成
されるという作用を有する。
蓄積容量部の酸化膜をパターニングし、第２の多結晶シ
リコンを堆積した後、側壁保護性の強い条件でエッチバ
ックするとしたものである。これにより、酸化膜および
第２の多結晶シリコンの側壁に側壁保護膜(ＳｉＢｒxＯ
y)が形成される。この側壁保護膜は酸化膜であるため、
多結晶シリコンのエッチング条件ではエッチングされな
い。したがって、この側壁保護膜をマスクとしてその真
下にある第１および第２の多結晶シリコンはエッチング
されず、さらに、側壁保護膜性の強いエッチング条件の
ため順テーパー状にエッチングされる。これは、酸化膜
側壁の側壁保護膜の下と第２の多結晶シリコン側壁の側
壁保護膜の下とに形成されるため二重の円筒セルに形成
されるという作用を有する。
【０００６】本発明の請求項２記載の発明は、蓄積容量
部の酸化膜をパターニングし、第１の多結晶シリコンを
エッチングする。次に、第２の多結晶シリコンを堆積し
た後、側壁保護性の強い条件でエッチバックするもので
ある。これにより、二重の円筒セルが形成されるのは請
求項１記載の発明と同様であるが、外側へは第２の多結
晶シリコンのみが順テーパーにエッチングされるため、
微細な蓄積容量部を形成できるという作用を有する。
部の酸化膜をパターニングし、第１の多結晶シリコンを
エッチングする。次に、第２の多結晶シリコンを堆積し
た後、側壁保護性の強い条件でエッチバックするもので
ある。これにより、二重の円筒セルが形成されるのは請
求項１記載の発明と同様であるが、外側へは第２の多結
晶シリコンのみが順テーパーにエッチングされるため、
微細な蓄積容量部を形成できるという作用を有する。
【０００７】本発明の請求項３記載の発明は、蓄積容量
部の酸化膜をパターニングし、レジストパターンを除
去，洗浄した後、酸化膜をマスクとして第１の多結晶シ
リコンをエッチングする。次に、第２の多結晶シリコン
を堆積した後、側壁保護性の強い条件でエッチバックす
るものである。これにより、酸化膜をマスクとして第１
の多結晶シリコンをエッチングする際、酸化膜側壁のデ
ポ物が洗浄により除去されているため、微細な加工が可
能となる。さらに、二重の円筒セルが形成されるのは請
求項１記載の発明と同様であるが、外側へは第２の多結
晶シリコンのみが順テーパー状にエッチングされている
ので、より微細な蓄積容量部を形成できるという作用を
有する。
部の酸化膜をパターニングし、レジストパターンを除
去，洗浄した後、酸化膜をマスクとして第１の多結晶シ
リコンをエッチングする。次に、第２の多結晶シリコン
を堆積した後、側壁保護性の強い条件でエッチバックす
るものである。これにより、酸化膜をマスクとして第１
の多結晶シリコンをエッチングする際、酸化膜側壁のデ
ポ物が洗浄により除去されているため、微細な加工が可
能となる。さらに、二重の円筒セルが形成されるのは請
求項１記載の発明と同様であるが、外側へは第２の多結
晶シリコンのみが順テーパー状にエッチングされている
ので、より微細な蓄積容量部を形成できるという作用を
有する。
【０００８】以下本発明の各実施の形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【０００９】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の製造方法を示す模式断面図
である。図１(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
形態１における半導体装置の製造方法を示す模式断面図
である。図１(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
【００１０】次に、図１(b)に示すように、レジストパ
ターン９をマスクとして酸化膜８をエッチングし、第２
の多結晶シリコン11を堆積する。次に、図１(c)に示す
ように、前記酸化膜８上に第２の多結晶シリコン11をエ
ッチバックする際に、ＨＣｌ／ＨＢr／Ｏ2＝２０／６０
／１sccm，180mＴorr，300Ｗという側壁保護性の強い条
件でエッチバックする。次に、図１(d)に示すように、
Ｈ2Ｏ：ＨＦ＝５：１のウエットエッチより、酸化膜８
を除去することによって二重円筒セル14を形成する。
ターン９をマスクとして酸化膜８をエッチングし、第２
の多結晶シリコン11を堆積する。次に、図１(c)に示す
ように、前記酸化膜８上に第２の多結晶シリコン11をエ
ッチバックする際に、ＨＣｌ／ＨＢr／Ｏ2＝２０／６０
／１sccm，180mＴorr，300Ｗという側壁保護性の強い条
件でエッチバックする。次に、図１(d)に示すように、
Ｈ2Ｏ：ＨＦ＝５：１のウエットエッチより、酸化膜８
を除去することによって二重円筒セル14を形成する。
【００１１】以上のように本実施の形態によれば、第２
の多結晶シリコン11のエッチバックを側壁保護性の強い
条件で行うことにより、一重円筒セルと同じ工程数で二
重円筒セルを形成することができる。
の多結晶シリコン11のエッチバックを側壁保護性の強い
条件で行うことにより、一重円筒セルと同じ工程数で二
重円筒セルを形成することができる。
【００１２】（実施の形態２）図２は、本発明の実施の
形態２における半導体装置の製造方法を示す模式断面図
である。図２(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
形態２における半導体装置の製造方法を示す模式断面図
である。図２(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
【００１３】次に、図２(b)に示すように、レジストパ
ターン９をマスクとして酸化膜８および第１の多結晶シ
リコン７をエッチングし、図２(c)に示すように前記酸
化膜８上に第２の多結晶シリコン11を堆積する。次に、
図２(c)に示すように、第２の多結晶シリコン11をエッ
チバックする際に、ＨＣｌ／ＨＢr／Ｏ2＝２０／６０／
１sccm，180mＴorr，300Ｗという側壁保護性の強い条件
でエッチバックする。次に、図２(e)に示すように、Ｈ2
Ｏ：ＨＦ＝５：１のウエットエッチにより、酸化膜８を
除去することによって二重円筒セル14を形成する。
ターン９をマスクとして酸化膜８および第１の多結晶シ
リコン７をエッチングし、図２(c)に示すように前記酸
化膜８上に第２の多結晶シリコン11を堆積する。次に、
図２(c)に示すように、第２の多結晶シリコン11をエッ
チバックする際に、ＨＣｌ／ＨＢr／Ｏ2＝２０／６０／
１sccm，180mＴorr，300Ｗという側壁保護性の強い条件
でエッチバックする。次に、図２(e)に示すように、Ｈ2
Ｏ：ＨＦ＝５：１のウエットエッチにより、酸化膜８を
除去することによって二重円筒セル14を形成する。
【００１４】以上のように本実施の形態によれば、蓄積
容量部の酸化膜をエッチング後、その下の多結晶シリコ
ンもエッチングするため、第２の多結晶シリコンのエッ
チバック時に、外側に順テーパーになる量が少なくなる
ため、微細な蓄積容量の形成ができる。
容量部の酸化膜をエッチング後、その下の多結晶シリコ
ンもエッチングするため、第２の多結晶シリコンのエッ
チバック時に、外側に順テーパーになる量が少なくなる
ため、微細な蓄積容量の形成ができる。
【００１５】（実施の形態３）図３は、本発明の実施の
形態３における半導体装置の製造方法を示す模式断面図
である。図３(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
形態３における半導体装置の製造方法を示す模式断面図
である。図３(a)に示すように、ｐ型シリコン基板１上
にワード線２を形成し、層間絶縁膜３を堆積した後、ビ
ット線４を形成する。次に、層間絶縁膜５および窒化硅
素膜６を堆積した後、蓄積容量コンタクト10を形成す
る。次に、第１の多結晶シリコン７を堆積した後、酸化
膜８を堆積し、レジストパターン９を形成する。
【００１６】次に、図３(b)に示すように、レジストパ
ターン９をマスクとして酸化膜８をエッチングし、レジ
ストパターン９を除去し、洗浄した後、第１の多結晶シ
リコン７をエッチングする。次に、図３(c)に示すよう
に、酸化膜８上に第２の多結晶シリコン11を堆積する。
次に、図３(d)に示すように、第２の多結晶シリコン11
をエッチバックする際、ＨＣｌ／ＨＢr／Ｏ2＝２０／６
０／１sccm，180mＴorr，300Ｗという側壁保護性の強い
条件でエッチバックする。次に、図３(e)に示すよう
に、Ｈ2Ｏ：ＨＦ＝５：１のウエットエッチにより、酸
化膜８を除去することによって二重円筒セル14を形成す
る。
ターン９をマスクとして酸化膜８をエッチングし、レジ
ストパターン９を除去し、洗浄した後、第１の多結晶シ
リコン７をエッチングする。次に、図３(c)に示すよう
に、酸化膜８上に第２の多結晶シリコン11を堆積する。
次に、図３(d)に示すように、第２の多結晶シリコン11
をエッチバックする際、ＨＣｌ／ＨＢr／Ｏ2＝２０／６
０／１sccm，180mＴorr，300Ｗという側壁保護性の強い
条件でエッチバックする。次に、図３(e)に示すよう
に、Ｈ2Ｏ：ＨＦ＝５：１のウエットエッチにより、酸
化膜８を除去することによって二重円筒セル14を形成す
る。
【００１７】以上のように本実施の形態によれば、蓄積
容量部の酸化膜をエッチング後、レジストを除去，洗浄
後その下の第１の多結晶シリコンをエッチングするた
め、酸化膜側壁のデポ物による寸法シフトがないため、
より微細な蓄積容量の形成ができる。
容量部の酸化膜をエッチング後、レジストを除去，洗浄
後その下の第１の多結晶シリコンをエッチングするた
め、酸化膜側壁のデポ物による寸法シフトがないため、
より微細な蓄積容量の形成ができる。
【００１８】
【発明の効果】以上説明したように本発明は第２の多結
晶シリコンのエッチバックを側壁保護性の強いエッチン
グ条件で行うことにより、工程数の増加なしに容量を増
大することができる優れた半導体装置を実現できるもの
である。
晶シリコンのエッチバックを側壁保護性の強いエッチン
グ条件で行うことにより、工程数の増加なしに容量を増
大することができる優れた半導体装置を実現できるもの
である。
【図１】本発明の実施の形態１における半導体措置の製
造方法を示す模式断面図である。
造方法を示す模式断面図である。
【図２】本発明の実施の形態２における半導体措置の製
造方法を示す模式断面図である。
造方法を示す模式断面図である。
【図３】本発明の実施の形態３における半導体措置の製
造方法を示す模式断面図である。
造方法を示す模式断面図である。
【図４】従来の半導体装置の製造方法を示す模式断面図
である。
である。
１…ｐ型シリコン基板、 ２…ワード線、 ３，５…層
間絶縁膜、 ４…ビット線、 ６…窒化硅素膜、 ７…
第１の多結晶シリコン、 ８，12…酸化膜、 ９…レジ
ストパターン、 10…蓄積容量コンタクト、 11…第２
の多結晶シリコン、 13…第３の多結晶シリコン、 14
…二重円筒セル。
間絶縁膜、 ４…ビット線、 ６…窒化硅素膜、 ７…
第１の多結晶シリコン、 ８，12…酸化膜、 ９…レジ
ストパターン、 10…蓄積容量コンタクト、 11…第２
の多結晶シリコン、 13…第３の多結晶シリコン、 14
…二重円筒セル。
Claims (3)
- 【請求項１】 第１の多結晶シリコンを堆積する工程
と、前記第１の多結晶シリコン上に酸化膜を堆積する工
程と、前記酸化膜上にレジストパターンを形成し、前記
酸化膜をエッチングする工程と、前記酸化膜上に第２の
多結晶シリコンを堆積する工程と、前記第２の多結晶シ
リコンを側壁保護性の強い条件でエッチバックする工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 第１の多結晶シリコンを堆積する工程
と、前記第１の多結晶シリコン上に酸化膜を堆積する工
程と、前記酸化膜上にレジストパターンを形成し、前記
酸化膜および前記第１の多結晶シリコンをエッチングす
る工程と、前記酸化膜上に第２の多結晶シリコンを堆積
する工程と、前記第２の多結晶シリコンを側壁保護性の
強い条件でエッチバックする工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】 第１の多結晶シリコンを堆積する工程
と、前記第１の多結晶シリコン上に酸化膜を堆積する工
程と、前記酸化膜上にレジストパターンを形成し、前記
酸化膜をエッチングする工程と、前記レジストパターン
を除去し洗浄した後に、前記第１の多結晶シリコンをエ
ッチングする工程と、前記酸化膜上に第２の多結晶シリ
コンを堆積する工程と、前記第２の多結晶シリコンを側
壁保護性の強い条件でエッチバックする工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316302A JPH10163441A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8316302A JPH10163441A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163441A true JPH10163441A (ja) | 1998-06-19 |
Family
ID=18075618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8316302A Pending JPH10163441A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462369B1 (en) | 1999-05-12 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell with porous cylindrical electrode |
-
1996
- 1996-11-27 JP JP8316302A patent/JPH10163441A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462369B1 (en) | 1999-05-12 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell with porous cylindrical electrode |
| US6541337B2 (en) | 1999-05-12 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and manufacturing method thereof |
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