KR20010014891A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

메모리 셀은, 다공질의 통부분을 갖는 통형 전극(1)을 갖고, 주변 회로 영역 내에는, 상기 통형 전극(1)의 높이를 완화하기 위한 절연막(6, 20)이 설치되어 있다. 이에 따라, 적은 공정수로 메모리 셀 어레이 영역과 주변 회로 영역과의 차이를 작게 할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 메모리셀 어레이 영역과 주변 회로 영역을 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 컴퓨터등의 정보 기기의 눈부신 보급에 따라, 반도체 기억 장치의 수요가 급속히 확대되고 있다. 또한 기능적으로는, 대규모의 기억 영역을 지니고, 또한 고속 동작이 가능한 것이 요구되고 있다. 이에 따라, 반도체 기억 장치의 고집적화 및 고속 응답성 혹은 고신뢰성에 관한 기술 개발이 진행되고 있다.
반도체 기억 장치 중에서 기억 정보의 랜덤 입출력이 가능한 것으로 함으로써 DRAM(Dynamic Random Access Memory)이 일반적으로 알려져 있다. 이 DRAM은, 도 45에 도시된 바와 같이 다수의 기억 정보를 축적하는 기억 영역인 메모리셀 어레이(51)와, 외부와의 입출력을 위해 메모리셀 어레이(51) 내의 메모리셀을 제어하는 주변 회로로 구성되어 있다.
여기서 주변 회로는, 로우 앤드 컬럼 어드레스 버퍼(52)와, 로우 디코더(53)와, 컬럼 디코더(54)와, 감지 리프레시 증폭기(55)와, 데이터 인버퍼(56)와, 데이터 아웃버퍼(57)와, 클럭 제너레이터(58)를 주로 구비하고 있다.
이와 같이 구성되는 DRAM의 반도체 칩 상에 있어서, 메모리셀 어레이(51)는 큰 면적을 차지하고 있다. 또한, 이 메모리셀 어레이(51)에는, 단위 기억 정보를 축적하기 위한 메모리셀이 매트릭스형으로 여러개 배열되어 형성되고 있다. 이 메모리셀은, 통상 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터와, 이것에 접속된 1개의 캐패시터로 구성되어 있고, 1 트랜지스터 1 캐패시터형의 메모리셀로서 널리 알려져 있다. 이러한 구성을 갖는 메모리셀은, 그 구조가 간단하기 때문에 메모리셀 어레이의 집적도를 향상시키는 것은 용이하여, 대용량의 DRAM에 널리 이용되고 있다.
이러한 DRAM에서, 메모리셀 어레이 영역과 주변 회로 영역과의 경계부에서의 종래의 구성은, 예를 들면 도 46에 도시된 바와 같았다.
도 46을 참조하여, 메모리셀을 구성하는 캐패시터(105)는, 원통 형상을 이루는 하부 전극(스토리지 노드 : 101)과, 이 하부 전극(101)에 캐패시터 유전체막(103)을 개재하여 대향하는 상부 전극(셀 플레이트 : 104)을 갖고 있다.
또, 하부 전극(101)은, 절연층(116) 상에 형성되어 있고, 또한 컨택트홀(118) 내의 도전층(102)을 통해 MOS 트랜지스터의 소스/드레인 영역(도시하지 않음)에 전기적으로 접속되어 있다. 또한 캐패시터(105)를 피복하도록 메모리셀 어레이 영역 및 주변 회로 영역의 쌍방에 연장하도록 절연층(106)이 형성되어 있다.
도 46에 도시된 종래의 반도체 기억 장치의 구성에서는, 고집적화를 추진한 경우, 메모리셀 어레이 영역과 주변 회로 영역과의 단차 S2가 커지고, 그에 따라 후속 공정의 프로세스 마진이 저하한다는 문제점이 있었다. 이하, 그에 대해 상세히 설명하겠다.
DRAM의 고집적화를 추진한 경우, 메모리셀 사이즈의 축소가 부득이하다. 이 메모리셀 사이즈의 축소에 따라, 기판의 평면적인 점유 면적도 동시에 축소된다. 그 때문에, 캐패시터에 축적되는 전하량(1 비트의 메모리셀에 축적되는 전하량)은 저하하게 되고, 기억 영역으로서의 DRAM의 동작이 불안정해지고, 신뢰성이 저하된다.
이러한 DRAM의 동작이 불안정화를 방지하기 위해, 한정된 평면 점유 면적내에서 캐패시터의 용량을 증가시킬 필요가 있다. 캐패시터 용량을 증가시키는 수단으로서, ① 캐패시터 유전체막의 박막화, ② 캐패시터의 대향 면적의 확대, ③ 캐패시터 유전체막의 고유전율화, 등이 검토되어 왔다.
①에 도시된 캐패시터 유전체막의 박막화는, 통상 캐패시터 유전체막으로서 실리콘 산화막을 사용하는한 한계에 달하고 있다. 또한, ③에 도시된 캐패시터 유전체막의 고유전율화는, 소위 고유전율 재료를 캐패시터 유전체막에 채용할 필요에서 여러 문제를 남기고 있다. 그렇기 때문에, 가장 간편한 수단으로서 ②에 도시된 캐패시터 대향 면적을 확대하는 수법이 많이 취해진다.
이 ②의 수법으로는, 도 46에 도시된 바와 같이 하부 전극(101)에 원통 부분을 설치하고, 그 통형 부분을 높임으로써 캐패시터 용량의 증가를 달성할 수 있다.
그러나, 하부 전극(101)의 통형 부분의 높이를 높게 할수록, 메모리셀 어레이 영역과 주변 회로 영역과의 단차 S2가 커져 버린다. 단차 S2가 커지면, 절연층(106) 상에서 도전층을 패터닝하려고 한 경우, 이 단차 S2부분에 패터닝시의 잔사가 생기고, 이 잔사에 따라 도전층이 쇼트하는 등의 문제점이 생긴다. 이와 같이, 단차 S2가 커짐에 따라, 후속 공정의 프로세스 마진의 저하가 생겨 버린다.
그렇기 때문에, 본 발명의 목적은, 적은 공정수로 메모리셀 어레이 영역과 주변 회로 영역과의 단차를 작게 할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 기억 장치는, 복수의 메모리셀을 포함하는 메모리셀 어레이 영역과, 메모리셀을 제어하는 소자를 포함하는 주변 회로 영역을 갖는 반도체 기억 장치로서, 통형 전극과, 절연층을 구비하고 있다. 통형 전극은, 메모리셀에 포함되고, 또한 다공질의 통부분을 갖고 있다. 절연층은, 통형 전극에 의한 단차를 완화하기 위해 주변 회로 영역내에만 형성되어 있다.
본 발명의 반도체 기억 장치에서는, 절연층을 주변 회로 영역에만 설치했기 때문에, 절연층의 두께만큼, 메모리셀 어레이 영역과 주변 회로 영역과의 단차를 완화할 수 있다. 이 때문에, 후속 공정의 프로세스 마진의 저하를 방지할 수 있다.
상기된 반도체 기억 장치에 있어서 바람직하게는, 절연층은 메모리셀 어레이 영역과 주변 회로 영역과의 경계부에 위치하는 단부면을 지니고, 또한 단부면이 통형 전극의 외주면과 대면하도록 배치되어 있다.
이와 같이 절연층을 배치함으로써, 통형 전극에 의한 단차를 완화하는 것이 가능해진다.
상기된 반도체 기억 장치에 있어서 바람직하게는, 통형 전극의 하면에 접하도록 메모리셀 어레이 영역에 형성된 제1 실리콘 질화막이 더욱 구비되어 있다.
이에 따라, 제1 실리콘 질화막이 에칭 스토퍼로서 기능하기 때문에, 에칭의 제어가 용이해진다.
상기된 반도체 기억 장치에 있어서 바람직하게는, 주표면에 도전 영역을 갖는 반도체 기판과, 주표면 상에 형성되고, 또한 도전 영역에 달하는 컨택트홀을 갖는 제2 절연층과, 컨택트홀의 벽면에 접하여 형성된 제2 실리콘 질화막이 더욱 구비되어 있다. 이 통형 전극이 컨택트홀을 통해 도전 영역과 전기적으로 접속되어 있다.
이에 따라, 통형 전극을 도전 영역에 양호하게 전기적으로 접속시킬 수 있다.
상기된 반도체 기억 장치에 있어서 바람직하게는, 유전체막을 개재하여 통형 전극에 대향시킴으로써 통형 전극과 함께 캐패시터를 구성하는 다른 전극이 더욱 구비되어 있다.
이에 따라, 메모리셀을 구성하는 캐패시터를 얻을 수 있다.
상기된 반도체 기억 장치에 있어서 바람직하게는, 도전 영역은 절연 게이트형 전계 효과 트랜지스터의 소스/드레인 영역이다.
이에 따라, 메모리셀을 구성하는 메모리 트랜지스터로서의 절연 게이트형 전계 효과 트랜지스터를 얻을 수 있다.
본 발명의 반도체 기억 장치의 제조 방법은, 복수의 메모리셀을 포함하는 메모리셀 어레이 영역과, 메모리셀을 제어하는 소자를 포함하는 주변 회로 영역을 갖는 반도체 기억 장치의 제조 방법으로서, 이하의 공정을 구비하고 있다.
우선 메모리셀 어레이 영역과 주변 회로 영역과의 쌍방에 형성되고, 또한 메모리셀 어레이 영역에 개구를 갖는 절연층이 형성된다. 그리고 개구의 내벽면에 따른 다공질의 통 부분을 갖는 도전층이 형성된다. 그리고 통 부분의 내주 영역으로부터 외주 영역으로 도전층의 홀을 통해 에칭액을 통과시킴으로써, 통 부분의 외주측에 위치하는 절연층이 에칭 제거된다.
본 발명의 반도체 기억 장치의 제조 방법으로는, 통 부분의 내주 영역으로부터 외주 영역으로 에칭액을 통과시킴에 따라 통 부분의 외주측의 절연층이 제거된다. 즉, 통 부분의 외주측의 절연층은 내주측으로부터 외주측으로의 가로방향의 에칭에 의해 제거된다. 이 때문에, 통 부분의 외주측의 절연층의 제거하고싶은 폭만큼 에칭을 하면 되고, 통 부분의 세로 방향의 높이 분의 에칭을 실시할 필요는 없다. 따라서, 에칭에 의한 세로 방향의 막 감소를 적게 할 수 있기 때문에, 에칭시에 주변 회로 영역 상에 마스크를 설치할 필요가 없어, 자기 정합적인 에칭이 가능해진다.
상기된 제조 방법으로서 바람직하게는, 에칭 제거는 등방성 에칭에 의해 행해진다.
이에 따라, 에칭액을 통 부분의 내주 영역으로부터 외주 영역으로 통과시킬 수 있다.
상기된 제조 방법에 있어서 바람직하게는, 유전체막을 통해 통 부분의 내주면 및 외주면의 쌍방에 대향하도록 다른 전극을 형성하는 공정이 더욱 구비되어 있다.
이에 따라, 메모리셀을 구성하는 캐패시터를 제조할 수 있다.
상기된 제조 방법에 있어서 바람직하게는, 다공질의 통 부분을 갖는 도전층을 형성하는 공정은, 개구의 내벽면 상 및 절연층의 상면 상에 다공질의 도전층을 형성하는 공정과, 개구의 바닥부에만 레지스트를 형성하는 공정과, 레지스트를 남긴 상태에서 도전층을 이방적으로 에칭함으로써, 절연층의 상면 상의 도전층을 제거함과 함께 개구 내의 도전층을 남기는 공정을 갖고 있다.
이에 따라, 다공질의 통 부분을 갖는 도전층을 형성할 수 있다.
상기된 제조 방법에 있어서 바람직하게는, 개구의 바닥부에만 레지스트를 형성하는 공정은, 전면에 포지티브형의 레지스트를 도포하는 공정과, 레지스트의 상면으로부터 비교적 얕은 부분을 현상에 의해 제거 가능할 정도로 감광시킴과 함께, 비교적 깊은 부분을 현상에 의해 제거 불가능할 정도로 감광시키는 공정과, 감광된 레지스트를 현상하는 공정을 갖고 있다.
이에 따라, 포지티브형의 레지스트를 이용하여 개구의 바닥부에만 레지스트를 남길 수 있다.
상기된 제조 방법에 있어서 바람직하게는, 개구의 바닥부에만 레지스트를 형성하는 공정은, 전면에 레지스트를 도포하는 공정과, 레지스트의 상면으로부터 비교적 얕은 부분만을 제거하고, 또한 비교적 깊은 부분을 남기도록 레지스트를 현상하는 공정을 갖고 있다.
이에 따라, 네가티브형, 포지티브형 중 어느 한 레지스트를 이용하여, 개구의 바닥부에만 레지스트를 남길 수 있다.
상기된 제조 방법에서 바람직하게는, 다공질의 도전층을 형성하는 공정은, 도전층을 형성한 후에, 600℃이상 620℃이하의 온도에서 1분이상 5분이하의 조건으로 다공질화·조면화를 위한 열처리를 실시하는 공정을 갖고 있다.
이에 따라, 다공질의 통 부분을 갖는 전극을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 있어서의 반도체 기억 장치에 있어서의 메모리셀 어레이 영역의 구성을 나타내는 개략 평면도.
도 2는 도 1의 A-A 선에 따르는 개략 단면도.
도 3은 도 1의 B-B 선에 따르는 개략 단면도.
도 4는 본 발명의 일 실시예에서의 반도체 기억 장치의 하부 전극의 구성을 개략적으로 나타내는 사시도.
도 5는 본 발명의 일 실시예에서의 반도체 기억 장치의 주변 회로 영역에서의 개략 단면도.
도 6은 본 발명의 일 실시예에서의 반도체 기억 장치의 메모리셀 어레이 영역과 주변 회로 영역과의 경계 부분을 나타내는 개략 단면도.
도 7∼도 16은 본 발명의 일 실시예에서의 반도체 기억 장치의 제조 방법을 공정 순서대로 나타내는 도 1의 A-A선을 따르는 개략 단면도.
도 17∼도 26은 본 발명의 일 실시예에서의 반도체 기억 장치의 제조 방법을 공정 순서대로 나타내는 도 1의 B-B선을 따르는 개략 단면도.
도 27∼도 36은 본 발명의 일 실시예에서의 반도체 기억 장치의 제조 방법을 공정 순서대로 나타내는 주변 회로 영역의 개략 단면도.
도 37은 광학계의 조리개를 크게 하는 경우의 빛의 모습을 나타낸 도면.
도 38은 광학계의 조리개를 작게 하는 경우의 빛의 모습을 나타낸 도면.
도 39는 하부 전극에 설치한 홀로부터 에칭액이 스며드는 모습을 나타낸 도면.
도 40은 하부 전극의 외주측의 절연층을 전부 제거하기 위한 홀의 배치를 설명하기 위한 도면.
도 41은 여러개의 하부 전극의 평면 레이아웃을 나타낸 도면.
도 42는 하부 전극의 높이를 설명하기 위한 도면.
도 43 a 내지 43d는 조면화의 진행의 모습을 설명하기 위한 도면.
도 44는 열 처리 조건과 조면화율과의 관계를 나타낸 도면.
도 45는 일반적인 DRAM의 블록도.
도 46은 종래의 반도체 기억 장치의 구성을 개략적으로 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 하부 전극
2 : 플러그층
3 : 캐패시터 유전체막
4 : 상부 전극
5 : 캐패시터
6, 20 : 절연층
이하, 본 발명의 실시의 형태에 대해 도면에 기초하여 설명한다.
우선 메모리셀 어레이 영역내의 구성에 대해 설명한다.
우선 도 1을 참조하여, 메모리셀 어레이 영역 내에서는, 복수의 워드선(9a)과, 이 워드선(9a)과 직교하도록 복수의 비트선(15a)이 배치되어 있고, 이들 워드선(9a)과 비트선(15a)의 교차부 부근에 메모리셀이 설치되어 있다.
이어서 도 2와 도 3을 참조하여, 메모리셀은, MOS 트랜지스터(10a)와 캐패시터(5)로 이루어지는 1 트랜지스터 1 캐패시터형을 갖고 있다.
MOS 트랜지스터(10a)는, 실리콘 기판(11)의 트렌치 분리(12)에 의해 분리된 표면에 형성되어 있다. 이 MOS 트랜지스터(10a)는, 한쌍의 소스/드레인 영역(7a)과, 게이트 절연층(8a)과, 게이트 전극층(워드선 : 9a)을 갖고 있다. 한쌍의 소스/드레인 영역(7a)은, 실리콘 기판(11)의 표면에 형성되어 있고, 게이트 전극층(9a)은, 한쌍의 소스/드레인 영역(7a)에 끼워진 영역 상에 게이트 절연층(8a)을 개재하여 형성하고 있다.
이 MOS 트랜지스터(10a)를 피복하도록 실리콘 질화막(13)과, 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(14)이 형성되어 있다. 층간 절연층(14) 상에는, 비트선(15a)이 형성되어 있고, 이 비트선(15a)은, MOS 트랜지스터(10a)의 소스/드레인 영역(7a)에 전기적으로 접속되어 있다. 이 비트선(15a)을 덮도록 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(16)과, 실리콘 질화막(17)이 형성되어 있다.
이 층간 절연층(14, 16)과 실리콘 질화막(13, 17)에는 컨택트홀(19)이 형성되어 있고, 컨택트홀(19)의 내벽면에는 실리콘 질화막으로 이루어지는 측벽 절연층(18)이 형성되어 있다. 또한 컨택트홀(19) 내에는 플러그층(2)에 의해 매립되어 있다. 또, 이 실리콘 질화막(18)과 플러그층(2)은, 실리콘 질화막(17)의 상면보다도 위쪽으로 돌출하고 있다.
실리콘 질화막(17) 상에는 캐패시터(5)가 형성되어 있다. 캐패시터(5)는, 하부 전극(1)과, 캐패시터 유전체막(3)과, 상부 전극(4)을 갖고 있다. 하부 전극(1)은, 도 4에 도시된 바와 같이 복수의 홀(1a)을 가짐과 동시에, 조면화된 표면을 갖고 있다. 또한 하부 전극(1)은 플러그층(2)을 개재하여 MOS 트랜지스터(10a)의 소스/드레인 영역(7a)에 전기적으로 접속되어 있고, 또한 실리콘 질화막(17)의 상면에 접하고 있다. 상부 전극(4)은, 캐패시터 유전체막(3)을 개재하여 하부 전극(1)과 대향하고 있다.
캐패시터(5)를 덮도록, 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(21)이 형성되어 있다. 이 층간 절연층(21) 상에는, 배선층(22)이 형성되어 있고, 또한 이 배선층(22)을 덮도록, 예를 들면 실리콘 산화막으로 이루어지는 층간 절연층(23)이 형성되어 있다.
또, 도 1∼도 3에서 1개의 하부 전극(1)의 치수 L1, L2는 예를 들면 0.86㎛, 0.36㎛이고, 높이 H는 1.2㎛ 이다. 또한 인접하는 하부 전극(1)사이의 치수 L3, L4의 쌍방은 예를 들면 0.1㎛ 이다.
이어서 주변 회로 영역의 구성에 대해 설명한다.
도 5를 참조하여, 주변 회로 영역내에는, 메모리셀을 제어하는 소자등이 형성되어 있고, 그 소자에는, 예를 들면 MOS 트랜지스터(10b)가 포함되어 있다.
MOS 트랜지스터(10b)는, 실리콘 기판(11)의 트렌치 분리(12)에 의해 분리된 표면에 형성되어 있다. 이 MOS 트랜지스터(10b)는, 한쌍의 소스/드레인 영역(7b)과, 그 한쌍의 소스/드레인 영역(7b) 사이에 끼워지는 영역 상에 게이트 절연층(8b)을 개재하여 형성된 게이트 전극층(9b)을 갖고 있다. 이 MOS 트랜지스터(10b)를 피복하도록 층간 절연층(14)이 형성되어 있고, 이 층간 절연층(14) 상에는 배선층(15b)이 형성되어 있고, 이 배선층(15b)을 덮도록 층간 절연층(16)이 형성되어 있다.
층간 절연층(16) 상에는, 주변 회로 영역에만 형성되고, 또한 상술된 하부 전극(1)에 의한 단차를 완화하기 위한, 예를 들면 실리콘 산화막으로 이루어지는 절연층(20, 6)이 적층되어 형성되고 있다. 이 절연층(6) 상에는, 층간 절연층(21)이 형성되어 있다. 이 층간 절연층(21) 상에는, 배선층(22)이 형성되고, 이 배선층(22)을 덮도록 층간 절연층(23)이 형성되어 있다.
이어서, 메모리셀 어레이 영역과 주변 회로 영역과의 경계부의 구성에 대해 설명한다.
도 6을 참조하여, 상술된 바와 같이 메모리셀 어레이 영역에는 메모리셀을 구성하는 MOS 트랜지스터(10a)와 캐패시터(5)가 형성되어 있고, 주변 회로 영역에는 이 메모리셀을 제어하기 위한 예를 들면 MOS 트랜지스터(10b)가 형성되어 있다.
이들 MOS 트랜지스터(10a, 10b)를 피복하는 층간 절연층(14, 16)은 메모리셀 어레이 영역과 주변 회로 영역과의 쌍방으로 연장하고 있지만, 실리콘 질화막(13, 17)은 실질적으로 메모리셀 어레이 영역에만 형성되어 있다.
또한 절연층(20, 6)은 주변 회로 영역에만 형성되고, 또한 메모리셀 어레이 영역과 주변 회로 영역과의 경계부에 위치하는 단부면을 지니고, 그 단부면은 하부 전극(1)의 외주면과 대면하도록 배치되어 있다. 또, 절연층(20, 6)의 단부면은 경계부에 따라 연장되고 있다.
또한 캐패시터 유전체막(3)과 상부 전극층(4)은, 절연층(6)의 상면에 일부 탑재되어 있다. 또, 메모리셀 어레이 영역 내에서, 메모리셀 어레이 영역과 주변 회로 영역의 경계부 근방에는 하부 전극의 더미 패턴(1d)이 배치되어 있다.
또한 층간 절연층(21, 23)은 메모리셀 어레이 영역과 주변 회로 영역과의 쌍방으로 연장하고 있다.
이어서, 본 발명의 일 실시예에서의 반도체 기억 장치의 제조 방법에 대해 설명한다.
도 7∼도 16, 도 17∼도 26 및 도 27∼도 36은, 본 발명의 일 실시예에서의 반도체 기억 장치의 제조 방법을 공정순으로 나타낸 도 2, 도 3 및 도 5의 각각에 대응하는 단면도이다.
우선 도 7, 도 17 및 도 27을 참조하여, 실리콘 기판(11)에 트렌치 분리(12)가 형성된 후, 메모리셀 어레이 영역에서는 MOS 트랜지스터(10a)가, 주변 회로 영역에서는 MOS 트랜지스터(10b)가 각각 형성된다. MOS 트랜지스터(10a)를 피복하도록 실리콘 질화막(13)이 형성된 후, 메모리셀 어레이 영역과 주변 회로 영역과의 쌍방에 층간 절연층(14)이 형성되고, 또한 비트선(15a) 및 배선층(15b)이 형성된다. 또한 층간 절연층(16)이 형성된 후, 메모리셀 어레이 영역에 실리콘 질화막(17)이 형성되고, 또한 절연층(20)이 형성된다.
그 후, 절연층(20)의 상면으로부터 소스/드레인 영역(7a)에 달하는 컨택트홀(19)이 개구된 후, 컨택트홀(19)의 내벽면에 따르는 실리콘 질화막으로 이루어지는 측벽 절연층(18)이 형성된다. 그리고, 컨택트홀(19) 내를 매립하도록, 절연층(20) 상에 예를 들면 불순물이 도입된 비정질 실리콘(이하, 도핑된 비정질 실리콘이라고 칭함)으로 이루어지는 도전층(2)이 형성된다. 이 도전층(2)에 C12, SF6을 포함하는 가스로 에치백이 실시된다.
도 8, 도 18 및 도 28을 참조하여, 이 에치백에 의해, 도전층(2)은 컨택트홀(19) 내를 매립하도록 잔존시켜, 플러그층이 된다.
도 9, 도 19 및 도 29을 참조하여, 표면 전면을 피복하도록 예를 들면 실리콘 산화막으로 이루어지는 절연층(6)이 형성된다. 이 절연층(6)의 막 두께는, 캐패시터 용량에 의해 결정된다.
도 10, 도 20 및 도 30을 참조하여, 절연층(6, 20)은, 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝된다. 이 에칭은, 예를 들면 C4F8이나 CH2F2를 포함하는 가스에 의해 행해지고, 또한 실리콘 질화막(17, 18)을 에칭 스토퍼로서 기능하도록 행해진다. 이에 따라, 절연층(6, 20)에는 하부 전극용 개구(6a)가 형성되고, 하층의 실리콘 질화막(17)의 일부 표면 및 플러그층(2) 상면이 노출한다. 이 에칭으로는, 실리콘 질화막(17, 18)이 에칭 스토퍼로서 기능하기 때문에, 하부 전극용 개구(6a)가 비트선(15a)에 도달하는 일은 없다.
도 11, 도 21 및 도 31을 참조하여, 절연층(6)의 상면 및 하부 전극용 개구(6a)의 내벽면에 접하도록, 예를 들면 도핑된 비정질 실리콘으로 이루어지는 도전층(1)이 100∼1000Å의 막 두께로 형성된다. 이 도전층(1)은, 도핑된 비정질 실리콘을 직접 성막함으로써 형성해도 좋고, 또한 불순물이 포함되지 않은 비정질 실리콘(난도핑된 비정질 실리콘)을 형성한 후에 불순물을 주입하여 도핑된 비정질 실리콘으로 함으로써 형성해도 좋다.
도 12, 도 22 및 도 32를 참조하여, 예를 들면 압력을 1×10-4Torr, 처리 온도를 600℃이상 620℃이하, 처리 시간을 1분이상 5분이하로 하여 다공질화·조면화를 위한 열 처리가 실시된다. 이에 따라, 도전층(1)은 다공질화·조면화되어, 다수의 홀(1a)이 형성됨과 함께 표면에 요철이 형성된다.
도 13, 도 23 및 도 33을 참조하여, 표면 전면에 포토레지스트(30)가 도포된다. 이 후, 이 포토레지스트(30)가 포지티브형의 경우에는 노광한 후에 현상이 행해지고, 네가티브형의 경우에는 노광하지 않고 현상이 행해진다.
도 14, 도 24 및 도 34를 참조하여, 이 현상에 의해, 하부 전극용 개구(6a)의 바닥부에만 포토레지스트(30)가 잔존되고, 도전층(1) 상면이 노출한다. 이와 같이 포토레지스트(30)를 남기는 방법은, 구체적으로는 이하와 같이 행할 수 있다.
포토레지스트(30)가 포지티브형인 경우, 어느 정도로 감광된 부분만이 현상에 의해 용해 제거된다. 노광시에, 광학계의 조리개가 큰 상태에서 사용하면, 도 37에 도시된 바와 같이 포토레지스트의 표면에 대해 수직으로 입사하는 빛(1A)과 비스듬히 입사하는 빛(2A, 3A, 4A)으로부터 포토레지스트(30)가 감광되게 된다. 이와 같이 비스듬히 입사하는 빛(2A, 3A, 4A)의 비율이 크면, 포토레지스트(30)의 표면으로부터 비교적 얕은 영역은 현상에 의해 용해 제거 가능할 정도로 감광시킬 수 있지만, 비교적 깊은 영역은 그 정도까지 감광되지 않는다. 이러한 상태에서, 포토레지스트(30)를 현상하면, 하부 전극용 개구(6a)의 바닥부에만 포토레지스트(30)가 잔존되게 된다.
또, 광학계의 조리개를 작게 하면, 도 38에 도시된 바와 같이, 포토레지스트(30)의 표면에 대해 수직으로 입사하는 빛(1A)의 비율이 커진다. 이 때문에, 포토레지스트(30)의 표면 근방뿐만 아니라, 깊은 부분까지도, 현상에 의해 용해 제거 가능한 정도까지 포토레지스트(30)를 감광시킬 수 있다. 따라서, 이 경우에는, 현상에 의해 모든 포토레지스트(30)를 용해 제거할 수 있다.
또한, 노광하지 않아도 현상에 의해 포토레지스트(30)를 용해 제거할 수 있다. 이 때문에, 그 현상 시의 용해량을 제어함으로써, 하부 전극용 개구(6a)의 바닥부에만 포토레지스트(30)를 잔존시킬 수 있다. 이 경우, 포토레지스트(30)는, 포지티브형, 네가티브형 모두 좋다.
이러한 방법을 취함으로써, 마스크를 이용하지 않고, 하부 전극용 개구(6a)의 바닥부에만 포토레지스트(30)를 잔존시킬 수 있다.
상기된 바와 같이 포토레지스트(30)를 잔존시킨 상태에서, 도전층(1)이, C12, SF6을 포함하는 가스에 의해 이방성 에칭된다. 이에 따라, 절연층(6)의 상면에 위치하는 도전층(1)만이 제거됨과 함께 하부 전극용 개구(6a) 내의 도전층(1)은 잔존되어, 통 부분을 갖는 하부 전극(1)이 형성된다. 또한, 메모리셀 어레이 영역 및 주변 회로 영역의 쌍방에서 절연층(6) 상면이 노출된다. 이 후, 하부 전극용 개구(6a)의 바닥부에 잔존된 포토레지스트(30)가 애싱에 의해 제거된다.
이 후, 절연층(20, 6)을 제거하기 위해, 표면 전면에 등방성 에칭(예를 들면 웨트 에칭)이 실시된다. 이 에칭시에는, 하부 전극용 개구(6a) 내에 들어간 에칭액이 하부 전극(1)의 홀(1a)을 통해 하부 전극(1)의 외주측으로 도달함으로써, 절연층(20, 6)이 도면 중 가로 방향으로부터 에칭 제거되게 된다. 이 때문에, 절연층(20, 6)의 폭(인접하는 하부 전극(1) 사이의 치수 L3, L4)의 0.5배이상 2배이하정도의 에칭량에 의해, 하부 전극(1)사이의 절연층(20, 6)을 완전히 제거할 수 있다. 즉, 도면 중 세로 방향으로 절연층(20, 6)을 제거하는 경우보다도 에칭량을 각별히 작게 할 수 있다.
이 에칭시에는, 실리콘 질화막(17, 18)이 에칭의 배리어가 되기 때문에, 이 에칭에 의해 층간 절연층(16)이 제거되는 일은 방지된다.
도 15, 도 25 및 도 35를 참조하여, 이 에칭에 의해, 메모리셀 어레이 영역 내에서는 인접하는 하부 전극(1) 사이의 절연층(20, 6)이 완전히 제거되고, 주변 회로 영역 내에서는 절연층(6)의 상면이 약간 제거된다. 즉, 이 에칭에서는 세로 방향의 막감소를 작게 할 수 있기 때문에, 주변 회로 영역 내에서 절연층(6)을 보호하는 마스크는 불필요해진다.
도 16, 도 26 및 도 36을 참조하여, 캐패시터 유전체막(3)이 형성된 후, 예를 들면 불순물이 도입된 실리콘으로 이루어지는 상부 전극(4)이 형성되고, 캐패시터(5)가 완성된다. 또, 주변 회로 영역에 형성된 캐패시터 유전체막(3)과 상부 전극(4)과의 대부분은, 에칭에 의해 제거된다.
이 후, 층간 절연층(21), 배선층(22), 층간 절연층(23)등이 형성되어 도 1∼도 6에 도시된 반도체 기억 장치가 완성된다.
이어서, 하부 전극(1)의 홀(1a)의 분포 상태에 대해 설명한다.
도 39에 도시된 바와 같이 인접하는 하부 전극(1)사이의 치수가 예를 들면 0. 1㎛의 경우에는, 하부 전극(1)에 설치된 홀(1a)로부터 에칭액이 등방적으로 0.1㎛ 스며드는 정도의 에칭이 행해진다. 이 경우, 하부 전극(1)의 외주측의 절연층을 전부 제거하기 위해서는, 도 40에 도시된 바와 같이 0. 1×√2㎛=0. 141㎛ 마다 하나의 홀(1a)이 있으면 되는 것이다.
또한 도 41에 도시된 바와 같이 하부 전극(1)의 세로·가로의 치수가 0. 86㎛, 0. 36㎛인 경우, 하부 전극(1)의 외주 길이는 (0. 86+0. 36)×2=2. 44㎛ 이다. 0. 141㎛ 마다 1개의 홀(1a)이 필요하기 때문에, 하부 전극(1)의 외주에 따라 17(=2. 44÷0. 141)개의 홀(1a)이 있으면, 인접하는 하부 전극(1)사이의 절연층을 전부 제거할 수 있다.
또한 도 42에 도시된 바와 같이 하부 전극(1)의 높이가 1. 2㎛인 경우, 0. 141㎛ 마다 하나의 홀(1a)이 필요하기 때문에, 높이 방향으로 8. 5(=1. 2÷0. 141)개의 홀(1a)이 있으면, 인접하는 하부 전극(1)사이의 절연층을 전부 제거할 수 있다.
이상으로부터, 다음의 것을 도출할 수 있다.
인접하는 하부 전극(1)사이의 치수를 LA, 하부 전극(1)의 외주 길이를 LB, 하부 전극층(1)의 높이를 H로 하면, LB/(√2×LA)개 이상의 홀(1a)이 하부 전극(1)의 외주를 따라, 또한 H/(√2×LA)개 이상의 홀(1a)이 하부 전극(1)의 높이 방향을 따라, 인접하는 하부 전극(1)사이의 절연층을 전부 제거하는 것이 가능해진다. 즉, 하부 전극(1)의 전체에, (LB×H)/(√2×LA) 2개이상의 홀(1a)이 있으면 된다.
이어서, 다공질의 하부 전극층(1)을 만들기 위한 열 처리 조건에 대해 고찰한다.
도 43a∼d를 참조하여, 열처리를 실시하면 도핑된 비정질 실리콘으로 이루어지는 도전층(1)의 표면에 핵(1e)이 형성되고(도 43a), 이 핵(1e)이 성장함과 함께 도전층(1)의 조면화가 진행된다(도 43b). 또한 핵(1e)의 성장이 진행되면 도전층(1)에 홀(1a)이 생기지만(도 43c), 핵(1e)이 너무 성장하면 핵(1e)끼리 달라붙어, 홀이 없어진다(도 43d).
이러한 조면화의 진행과 열 처리 조건과의 관계를 조사한 바, 도 44에 나타낸 결과가 되었다. 즉, 열 처리 온도가 600℃이상 620℃이하이고, 또한 열 처리 시간이 1분이상 5분이하인 경우에는, 도 43c에 도시된 바와 같이 양호하게 홀(1a)이 형성됨과 함께, 조면화율이 2. 0이상이 되었다. 이에 대해, 열 처리 온도가 600℃보다 작고 또는 열 처리 시간이 1분보다 짧은 경우에는, 도 43b에 도시된 바와 같이, 조면화의 진행이 충분하지 않아, 아직 홀이 형성되지 않은 상태였다. 또한 열 처리 온도가 620℃보다 높은 또는 열 처리 시간이 5분보다 긴 경우에는, 도 43d에 도시된 바와 같이 핵이 너무 성장함으로써 홀이 없어진다.
따라서, 다공질화·조면화를 위한 바람직한 열 처리 조건은, 열 처리 온도가 600℃이상 620℃이하이고, 또한 열 처리 시간이 1분이상 5분이하인 것을 알았다.
본 실시예에서는, 도 6에 도시된 바와 같이, 주변 회로 영역에 단차를 완화하기 위한 절연층(6, 20)을 설치함으로써, 메모리셀 어레이 영역과 주변 회로 영역과의 단차 S1이 완화된다. 구체적으로는, 이 단차 S1은 상부 전극(4)과 캐패시터 유전체막(3)과의 두께의 합 정도가 된다. 이와 같이, 종래예에 비교하여 메모리셀 어레이 영역과 주변 회로 영역과의 단차 S1을 저감시킬 수 있기 때문에, 이 절연층(21) 상에서 도전층(22)의 패터닝을 행해도 단차에 잔사가 생기기 어려워지는 등, 후속 공정의 프로세스 마진의 저하를 억제할 수 있다.
또한 도 14(도 24)로부터 도 15(도 25)의 프로세스에서, 하부 전극용 개구(6a) 내에 들어간 에칭액이 하부 전극(1)의 홀(1a)로부터 외주측으로 도달하고, 그에 따라 하부 전극(1)의 외주측의 절연층(20, 6)을 에칭 제거할 수 있다. 즉, 하부 전극(1)의 외주측의 절연층(20, 6)은 내주측으로부터 외주측으로의 가로 방향에의 에칭에 의해 제거된다. 이 때문에, 하부 전극(1)의 외주측의 절연층(20, 6)의 제거하고 싶은 폭만큼 에칭을 하면 되고, 하부 전극(1)의 세로 방향의 높이 분의 에칭을 실시할 필요는 없다. 따라서, 이 에칭에서의 세로 방향의 막감소를 적게 할 수 있기 때문에, 이 에칭시에는, 도 34와 도 35에 도시된 바와 같이 주변 회로 영역의 절연층(6) 상에는 마스크를 설치할 필요는 없다. 따라서, 자기 정합적인 에칭에 의해, 인접하는 하부 전극(1) 사이의 절연층(20, 6)을 제거하는 것이 가능해진다.
또한 하부 전극(1)의 외주측의 절연층(20, 6)을 제거할 수 있기 때문에, 하부 전극(1)의 외주측도 캐패시터로서 이용할 수 있어, 용량의 증가를 도모할 수 있다.
또, 본 실시예에서는, DRAM에 대해 설명했지만, 이것에 한정되지 않고, 본 발명을 예를 들면 eRAM(embedded DRAM)과 같이 DRAM과 Logic이 혼재된 반도체 장치에 적용하는 것도 가능하고, 또한 이것에 한정되지 않고 DRAM을 탑재한 반도체 장치이면 어떠한 것에도 적용할 수 있다.
또한, 본 실시예에서는, 적층형 셀에서 COB(Capacitor over Bitline) 구조에 본 발명을 적용한 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것은 아니다.
또한, 절연층(6과 20)과는 다른 재질로 이루어져도 좋다.
본 발명의 반도체 기억 장치 및 그 제조 방법에 따르면, 적은 공정수로 메모리셀 어레이 영역과 주변 회로 영역과의 단차를 작게 할 수 있는 효과가 있다.
이번 개시된 실시예는 모든 점에서 예시라도 제한적인 것이 아니라고 생각되어야한다. 본 발명의 범위는 상기된 설명이 아니라 특허 청구의 범위에 따라 나타내고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 복수의 메모리셀(5, 10a)을 포함하는 메모리셀 어레이 영역과, 상기 메모리셀(5, 10a)을 제어하는 소자(10b)를 포함하는 주변 회로 영역을 갖는 반도체 기억 장치에 있어서,
    상기 메모리셀(5, 10a)에 포함되고, 또한 다공질의 통 부분을 갖는 통형 전극(1)과,
    상기 통형 전극(1)에 의한 단차를 완화하기 위해 상기 주변 회로 영역에만 형성된 절연층(6, 20)을 구비하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 절연층(6, 20)은
    상기 메모리셀 어레이 영역과 상기 주변 회로 영역과의 경계부에 위치하는 단부면을 지니고, 또한 상기 단부면이 상기 통형 전극(1)의 외주면과 대면하도록 배치되어 있는 반도체 기억 장치.
  3. 복수의 메모리셀(5, 10a)을 포함하는 메모리셀 어레이 영역과, 상기 메모리셀(5, 10a)을 제어하는 소자를 포함하는 주변 회로 영역을 갖는 반도체 기억 장치의 제조 방법에 있어서,
    상기 메모리셀 어레이 영역과 상기 주변 회로 영역과의 쌍방에 형성되고, 또한 상기 메모리셀 어레이 영역에 개구(16a)를 갖는 절연층(6, 20)을 형성하는 공정과,
    상기 개구(6a)의 내벽면을 따라 다공질의 통 부분을 갖는 도전층(1)을 형성하는 공정과,
    상기 통부분의 내주 영역으로부터 외주 영역으로 상기 도전층(1)의 홀(1a)을 통해 에칭액을 통과시킴으로써, 상기 통 부분의 외주측에 위치하는 상기 절연층(6, 20)을 에칭 제거하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
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