TW201505102A - 半導體裝置的製造方法 - Google Patents

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Kentaro Hyodo
Shigeo Ishikawa
Noriyuki Asami
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Ps4 Luxco Sarl
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Abstract

本發明是在於提供一種可抑制鄰接的下部電極間的短路的發生之半導體裝置的製造方法。製造方法是包含：形成第1層間絕緣膜(161)之工程，及在第1層間絕緣膜(161)中形成圓柱孔(165)之工程，及在圓柱孔(165)形成包含下部電極的電容器之工程。形成第1層間絕緣膜(161)的工程是包含依序使第1絕緣膜(76)，濕蝕刻速率比第1絕緣膜(76)更慢的第2絕緣膜(78)，濕蝕刻速率與第2絕緣膜(78)大致相當且收縮率比第2絕緣膜(78)更小的第3絕緣膜(79)，及蝕刻速率比第3絕緣膜(79)更慢的第4絕緣膜(83)層疊的工程。

Description

半導體裝置的製造方法
本發明是有關半導體裝置的製造方法。
近年隨半導體裝置的微細化的進展，被鄰接配置的圓柱型(Cylinder)電容器的間隔非常窄。並且，由擴大圓柱型電容器的電容的觀點來看，形成有圓柱型電容器的層間絕緣膜的厚度有變厚的傾向。
一般，圓柱型電容器是經由以下的工程所形成。首先，藉由光微影技術及乾蝕刻技術在層間絕緣膜形成圓柱孔。其次，在圓柱孔的內面(換言之，圓柱孔的底面及側面露出的層間絕緣膜的面)形成下部電極。接著，除去位於下部電極間的層間絕緣膜。然後，依序形成覆蓋下部電極的表面的電容絕緣膜，及覆蓋電容絕緣膜的表面的上部電極。
日本特開2002-43437號公報(專利文獻1)，特開2008-198713號公報(專利文獻2)及特開2008-159988號公報(專利文獻3)是揭示：在使蝕刻速率不同的2層的絕緣膜層疊下，形成形成有圓柱孔的層間 絕緣膜。
具體而言，上述的文獻是揭示：使用蝕刻速率比構成層間絕緣膜的上層的第2絕緣膜更快的絕緣膜，作為構成層間絕緣膜的下層的第1絕緣膜。
上述層間絕緣膜是例如可藉由使P-SiO2膜(第2絕緣膜)層疊於BPSG膜(第1絕緣膜)上而形成。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2002-43437號公報
[專利文獻2]日本特開2008-198713號公報
[專利文獻3]日本特開2008-159988號公報
圖21~圖24是用以說明本發明者所發現的課題的剖面圖。圖21~圖24是用以說明形成圓柱孔的工程的課題，及，在形成有階差的圓柱孔的內面形成下部電極時的課題之剖面圖。
圖21是用以說明在電路元件層上形成阻止膜的工程，在阻止膜上使BPSG膜及電漿氧化膜依序層疊而形成層間絕緣膜的工程，及形成貫通層間絕緣膜的圓柱孔 的工程之剖面圖。
圖22是用以說明在圓柱孔的內面形成下部電極的工程之剖面圖。圖23是用以說明除去層間絕緣膜的工程之剖面圖。圖24是模式性地顯示除去層間絕緣膜之後，因熱處理而下部電極倒塌的狀態之剖面圖。
本發明者經深入檢討的結果，在形成圓柱孔的工程及形成下部電極的工程中發現新的課題。
參照圖21~圖24來說明在電路元件層202上形成圓柱孔213，及王冠型(王冠形狀)的複數的下部電極221之方法，且說明本發明者所發現的課題。
首先，在圖21所示的工程中，藉由周知的手法，在形成於半導體基板201的電路元件層202(包含電晶體或接觸柱塞203等)上依序形成：與接觸柱塞203的上面接觸的電容接觸墊205，及覆蓋電容接觸墊205的阻止膜206。
其次，藉由周知的手法，在阻止膜206上依序形成BPSG膜208及電漿氧化膜209，藉此形成由被層疊的BPSG膜208及電漿氧化膜209所構成的層間絕緣膜210。BPSG膜208是濕蝕刻速率比電漿氧化膜209更快的絕緣膜。
其次，藉由周知的手法，在電漿氧化膜209上形成支援膜211。支援膜211是作為在層間絕緣膜210形成圓柱孔213時的蝕刻遮罩之機能，且具有連結複數的下部電極221(參照圖22)之機能。
其次，經由支援膜211來乾蝕刻層間絕緣膜210，藉此貫通層間絕緣膜210，形成複數個露出電容接觸墊205的上面之貫通孔212。貫通孔212是成為圓柱孔213的一部分的孔。
貫通孔212是被加工成隨著從貫通孔212的上端往下端而開口徑變小的形狀。
其次，由使Cs(記憶格電容)提升(增加)的觀點來看，藉由濕蝕刻，主要蝕刻複數的貫通孔212所露出的BPSG膜208，藉此形成複數的圓柱孔213。
此時，為了使形成於BPSG膜208的圓柱孔213的第1部分214的徑比形成於電漿氧化膜209的圓柱孔213的第2部分215的徑更擴大，而在位於BPSG膜208與電漿氧化膜209的境界之圓柱孔213形成階差217。
其次，在圖22所示的工程中，藉由周知的手法，形成覆蓋具有階差217的複數的圓柱孔213的內面之導電膜(未圖示)，藉此形成複數個由該導電膜所構成的下部電極221。
此時，難以在對應於階差217的圓柱孔213的內面形成覆蓋範圍佳的導電膜，在階差217中形成有該導電膜的厚度(換言之，下部電極221的厚度)薄的部分。
其次，在圖23所示的工程中，藉由濕蝕刻，除去被配置於複數的下部電極221的周圍之層間絕緣膜 210。藉此，位於複數的下部電極221的外周面，及下部電極221間的阻止膜206的上面會露出。
在此階段，複數的下部電極221是只以和支援膜211的連接部分，及和電容接觸墊205的上面的連接部分所支撐。
然後，在圖24所示的工程中，將圖23所示的構造體熱處理(具體而言是例如將未圖示的電容絕緣膜或上部電極成膜的處理)，一旦熱應力被施加於下部電極221，則以下部電極221的厚度薄的部分(形成於圖22所示的階差217的下部電極221)作為基點，下部電極221會偏倚(換言之，倒塌)，鄰接的下部電極221會接觸，藉此在下部電極221間發生短路。
另外，形成於階差217的下部電極221的厚度非常薄時(換言之，形成於階差217的下部電極221的強度非常弱時)，在除去配置於下部電極221的周圍之層間絕緣膜210時，下部電極221會倒塌，恐有在鄰接的下部電極221間發生短路之虞。
並且，上述下部電極221間的短路不是限於BPSG膜與P-SiO2膜的組合之問題，而是在構成層間絕緣膜210的第1絕緣膜(下層的絕緣膜)比第2絕緣膜(上層的絕緣膜)更快蝕刻速率時發生。
若根據本發明之一觀點，則可提供一種半導 體裝置的製造方法。半導體裝置的製造方法是包含：在半導體基板上形成層間絕緣膜之工程，及在前述層間絕緣膜中形成圓柱孔之工程，及在前述圓柱孔形成電容器之工程。形成前述層間絕緣膜的工程是包含：在前述半導體基板上形成第1絕緣膜之工程，及在前述第1絕緣膜上形成蝕刻速率比該第1絕緣膜更慢的第2絕緣膜之工程，及在前述第2絕緣膜上形成蝕刻速率與該第2絕緣膜大致相同且收縮率比前述第2絕緣膜更小的第3絕緣膜之工程，及在前述第3絕緣膜上形成蝕刻速率比該第3絕緣膜更慢的第4絕緣膜之工程。
若根據本發明的半導體裝置的製造方法，則在半導體基板上依序使第1絕緣膜，蝕刻速率比第1絕緣膜更慢的第2絕緣膜，蝕刻速率與第2絕緣膜大致相同且收縮率比第2絕緣膜小的第3絕緣膜，及蝕刻速率比第3絕緣膜慢的第4絕緣膜層疊而形成層間絕緣膜。例如，在依序進行各向異性蝕刻及各向同性蝕刻之下，在層間絕緣膜形成圓柱孔時，可抑制在位於第1~第4絕緣膜的境界之圓柱孔的內面形成階差。
藉此，在圓柱孔形成成為構成電容器的下部電極的母材之導電膜時，可在位於第1~第4絕緣膜的境界之圓柱孔的內面以良好的覆蓋範圍(coverage)來形成該導電膜，因此在圓柱的深度方向，可形成大致均一的厚 度之下部電極。
因此，在形成複數的下部電極後除去位於複數的下部電極的周圍之層間絕緣膜的工程，及在層間絕緣膜除去後進行的熱處理工程中，可抑制下部電極倒塌，所以可抑制鄰接的下部電極間之短路的發生。
並且，可抑制在圓柱孔的內面形成階差，藉此可使圓柱孔的形狀比以往更形成直線形狀。藉此，可比以往更擴大圓柱孔的底部的開口徑，而增大電容器的表面積，因此可使Cs增加。
10，135，150，160‧‧‧半導體裝置
10-1，135-1，150-1，160-1‧‧‧記憶格部
11‧‧‧半導體基板
11a‧‧‧主面
12‧‧‧元件分離領域
12a，14a，27a，28a，31a，33a，34a，39a，59a，65a，68a，72a‧‧‧上面
14‧‧‧帶狀活性領域
17‧‧‧元件分離用溝
18‧‧‧元件分離用絕緣膜
21‧‧‧第1溝
22‧‧‧第2溝
24‧‧‧活性領域
26‧‧‧埋入型閘極絕緣膜
27‧‧‧埋入型閘極電極
28‧‧‧虛擬閘極電極
31‧‧‧埋入絕緣膜
33‧‧‧第1雜質活性領域
34‧‧‧第2雜質活性領域
37‧‧‧單元電晶體
39‧‧‧位元接點用層間絕緣膜
39A‧‧‧位元接點開口部
42，99，111‧‧‧導電膜
44‧‧‧矽氮化膜
45‧‧‧蓋絕緣膜
47‧‧‧位元接點
49‧‧‧位元線
57‧‧‧側壁
59‧‧‧電容接觸用層間絕緣膜
62‧‧‧電容接觸孔
65‧‧‧電容接觸柱塞
68‧‧‧電容接觸墊
72‧‧‧阻止膜
74，137，151，161‧‧‧第1層間絕緣膜
76‧‧‧第1絕緣膜
77‧‧‧第1斜坡膜
78‧‧‧第2絕緣膜
79‧‧‧第3絕緣膜
82‧‧‧第2斜坡膜
83‧‧‧第4絕緣膜
84‧‧‧第3斜坡膜
85‧‧‧第5絕緣膜
87‧‧‧矽氮化膜
88‧‧‧支援膜
92‧‧‧開口部
95，139，153，163‧‧‧貫通孔
97，142，155，165‧‧‧圓柱孔
101‧‧‧罩膜
103‧‧‧開口部
105‧‧‧下部電極
107‧‧‧電容絕緣膜
109‧‧‧上部電極
111‧‧‧電容器
113‧‧‧充填膜
114‧‧‧接著層
115‧‧‧板電極
117‧‧‧第2層間絕緣膜
119‧‧‧接觸孔
123‧‧‧接觸柱塞
126‧‧‧配線
128‧‧‧遮罩膜
131‧‧‧第3層間絕緣膜
C‧‧‧記憶格領域
M1，M2，M3，M4，M5，M6，M7，M8‧‧‧厚度
圖1A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其1)，形成有第1實施形態的半導體裝置的半導體基板的平面圖。
圖1B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其1)，圖1A所示的構造體的A-A線方向的剖面圖。
圖1C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其1)，圖1A所示的構造體的B-B線方向的剖面圖。
圖2A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其2)，製造途中的半導體裝置的平面圖。
圖2B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其2)，圖2A所示的構造體的A-A線方向的剖面圖。
圖2C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其2)，圖2A所示的構造體的B-B線方向的剖面圖。
圖3A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其3)，製造途中的半導體裝置的平面圖。
圖3B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其3)，圖3A所示的構造體的A-A線方向的剖面圖。
圖3C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其3)，圖3A所示的構造體的B-B線方向的剖面圖。
圖4A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其4)，製造途中的半導體裝置的平面圖。
圖4B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其4)，圖4A所示的構造體的A-A線方向的剖面圖。
圖4C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其4)，圖4A所示的構造體的B-B線方向的剖面圖。
圖5A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其5)，製造途中的半導體裝置的平面圖。
圖5B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其5)，圖5A所示的構造體的A-A線方向的剖面圖。
圖5C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其5)，圖5A所示的構造體的B-B線方向的剖面圖。
圖6A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其6)，製造途中的半導體裝置的平面圖。
圖6B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其6)，圖6A所示的構造體的A-A線方向的剖面圖。
圖6C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其6)，圖6A所示的構造體的B-B線方向的剖面圖。
圖7A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其7)，製造途中的半導體裝置的平面圖。
圖7B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其7)，圖7A所示的構造體的A-A線方向的剖面圖。
圖7C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其7)，圖7A所示的構造體的B-B線方向的剖面圖。
圖8A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其8)，製造途中的半導體裝置的平面圖。
圖8B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其8)，圖8A所示的構造體的A-A線方向的剖面圖。
圖8C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其8)，圖8A所示的構造體的B-B線方向的剖面圖。
圖9A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其9)，製造途中的半導體裝置的平面圖。
圖9B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其9)，圖9A所示的構造體的A-A線方向的剖面圖。
圖9C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其9)，圖9A所示的構造體的B-B線方向的剖面圖。
圖10A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其10)，製造途中的半導體裝置的平面圖。
圖10B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其10)，圖10A所示的構造體的A-A線方向的剖面圖。
圖10C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其10)，圖10A所示的構造體的B-B線方向的剖面圖。
圖11A是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其11)，製造途中的半導體裝置的平面圖。
圖11B是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其11)，圖11A所示的構造體的A-A線方向的剖面圖。
圖11C是表示本發明的第1實施形態的半導體裝置的製造工程的圖(其11)，圖11A所示的構造體的B-B線方向的剖面圖。
圖12A是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其1)，製造途中的半導體裝置的平面圖。
圖12B是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其1)，圖12A所示的構造體的A-A線方向的剖面圖。
圖12C是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其1)，圖12A所示的構造體的B-B線方向的剖面圖。
圖13A是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其2)，製造途中的半導體裝置的平面圖。
圖13B是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其2)，圖13A所示的構造體的A-A線方向的剖面圖。
圖13C是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其2)，圖13A所示的構造體的B-B線方向的剖面圖。
圖14A是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其3)，製造途中的半導體裝置的平面圖。
圖14B是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其3)，圖14A所示的構造體的A-A線方向的剖面圖。
圖14C是表示本發明的第2實施形態的半導體裝置的製造工程的圖(其3)，圖14A所示的構造體的B-B線方向的剖面圖。
圖15A是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其1)，製造途中的半導體裝置的平面圖。
圖15B是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其1)，圖15A所示的構造體的A-A線方向的剖面圖。
圖15C是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其1)，圖15A所示的構造體的B-B線方向的剖面圖。
圖16A是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其2)，製造途中的半導體裝置的平面圖。
圖16B是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其2)，圖16A所示的構造體的A-A線方向的剖面圖。
圖16C是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其2)，圖16A所示的構造體的B-B線方向的剖面圖。
圖17A是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其3)，製造途中的半導體裝置的平面圖。
圖17B是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其3)，圖17A所示的構造體的A-A線方向的剖面圖。
圖17C是表示本發明的第3實施形態的半導體裝置的製造工程的圖(其3)，圖17A所示的構造體的B-B線方向的剖面圖。
圖18A是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其1)，製造途中的半導體裝置的平面圖。
圖18B是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其1)，圖18A所示的構造體的A-A線方向的剖面圖。
圖18C是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其1)，圖18A所示的構造體的B-B線方向的剖面圖。
圖19A是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其2)，製造途中的半導體裝置的平面圖。
圖19B是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其2)，圖19A所示的構造體的A-A線方向的剖面圖。
圖19C是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其2)，圖19A所示的構造體的B-B線方向的剖面圖。
圖20A是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其3)，製造途中的半導體裝置的平面圖。
圖20B是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其3)，圖20A所示的構造體的A-A線方向的剖面圖。
圖20C是表示本發明的第4實施形態的半導體裝置的製造工程的圖(其3)，圖20A所示的構造體的B-B線方向的剖面圖。
圖21是用以說明本發明者所發現形成圓柱孔的工程的課題，及在形成有階差的圓柱孔的內面形成下部電極時的課題之剖面圖(其1)，用以說明在電路元件層上形成阻止膜的工程，在阻止膜上依序使BPSG膜及電漿氧化膜層疊而形成層間絕緣膜的工程，及形成貫通層間絕緣膜的圓柱孔的工程之剖面圖。
圖22是用以說明本發明者所發現形成圓柱孔的工程的課題，及在形成有階差的圓柱孔的內面形成下部電極時的課題之剖面圖(其2)，用以說明在圓柱孔的內面形成下部電極的工程之剖面圖。
圖23是用以說明本發明者所發現形成圓柱孔的工程的課題，及在形成有階差的圓柱孔的內面形成下部電極時的課題之剖面圖(其3)，用以說明除去層間絕緣膜的工程之剖面圖。
圖24是用以說明本發明者所發現形成圓柱孔的工程的課題，及在形成有階差的圓柱孔的內面形成下部電極時的課題之剖面圖(其4)，模式性地顯示除去層間絕緣膜後，下部電極因為熱處理而倒塌的狀態之剖面圖。
以下，參照圖面詳細說明有關適用本發明的實施形態。在以下的說明使用的圖面是用以說明本發明的實施形態的構成者，被圖示的各部的大小或厚度或尺寸等是有時與實際的半導體裝置的尺寸關係不同。
(第1實施形態)
圖1~圖11是表示本發明的第1實施形態的半導體裝置的製造工程的圖。圖1A是第1實施形態的半導體裝置10所製造的半導體基板11的平面圖。圖2A，圖3A，圖4A，圖5A，圖6A，圖7A，圖8A，圖9A，及圖10A是製造途中的第1實施形態的半導體裝置10的平面圖。圖11A是所被完成的第1實施形態的半導體裝置10的平面圖。
在圖1A，圖2A，圖3A，圖4A，圖5A，圖6A，圖7A，圖8A，圖9A，圖10A，及圖11A中，X方向是表示位元線49的延伸方向，Y方向是表示埋入型閘極電極27及虛擬閘極電極28的延伸方向。Y方向是與X方向交叉。
圖1B是圖1A所示的半導體基板11的A-A線方向的剖面圖。圖2B，圖3B，圖4B，圖5B，圖6B，圖7B，圖8B，圖9B，及圖10B是製造途中的第1實施形態的半導體裝置10的A-A線方向的剖面圖。圖11B是被完成的第1實施形態的半導體裝置10的A-A線方向的剖面圖。
圖1C是圖1A所示的半導體基板11的B-B線方向的剖面圖。圖2C，圖3C，圖4C，圖5C，圖6C，圖7C，圖8C，圖9C，及圖10C是製造途中的第1實施形態的半導體裝置10的B-B線方向的剖面圖。圖11C是 所被完成的第1實施形態的半導體裝置10的B-B線方向的剖面圖。
另外，在圖5B，圖5C，圖6B，圖6C，圖7B，圖7C，圖8B，圖8C，圖9B，圖9C，圖10B，圖10C，圖11B，及圖11C所示的構造體中，基於說明的方便起見，圖示第1~第3斜坡膜77，82，84的境界線。但，在實際的第1層間絕緣膜74示不存在如此的明確的境界線。
參照圖1~圖11來說明有關第1實施形態的半導體裝置10(參照圖11A，圖11B，及圖11C)的製造方法。
首先，在圖1A，圖1B，及圖1C所示的工程中，準備具有記憶格領域C，及包圍記憶格領域C的周邊電路領域(未圖示)之半導體基板11(例如，p型單結晶矽基板)。半導體基板11是具有平坦的主面11a。
第1實施形態的半導體裝置10是具有：形成於記憶格領域C的記憶格部10-1(顯示於圖11A，圖11B，及圖11C)，及形成於周邊電路領域(未圖示)的周邊電路部(未圖示)。以下，主要詳細說明記憶格部10-1的製造方法，作為第1實施形態的半導體裝置10的製造方法。周邊電路部(未圖示)的製造方法的說明是省略。
其次，在圖2A，圖2B，及圖2C所示的工程中，在記憶格領域C的位置，藉由周知的手法來將元件分 離領域12形成於半導體基板11。元件分離領域12是被區劃成複數的帶狀活性領域14，該複數的帶狀活性領域14是延伸於對X方向傾斜預定的角度的方向。
元件分離領域12是例如經由其次的工程來形成。首先，藉由光微影技術及乾蝕刻技術，在半導體基板11形成元件分離用溝17。其次，藉由元件分離用絕緣膜18來埋入元件分離用溝17。元件分離用絕緣膜18是矽氮化膜(SiN膜)或矽氧化膜(SiO2膜)等的絕緣膜。元件分離用絕緣膜18是單層的絕緣膜，或使層疊的絕緣膜。
元件分離領域12是形成其上面12a對於半導體基板11的主面11a(換言之，帶狀活性領域14的上面14a)為面一致。
其次，在圖3A，圖3B，及圖3C所示的工程中，在記憶格領域C的位置，於半導體基板11一起形成第1及第2溝21，22。第1及第2溝21，22是延伸於Y方向。如上述般，在記憶格領域C的位置，於半導體基板11形成有元件分離領域12。
第1及第2溝21，22是形成將圖2A所示的元件分離領域12及帶狀活性領域14分割。並且，第2溝22是形成夾入2個的第1溝21。
在形成上述第2溝22之下，圖2A所示之帶狀的活性領域14是被分割成複數的活性領域24。
其次，藉由周知的手法來形成覆蓋第1及第2溝21，22的內面之埋入型閘極絕緣膜26。
具體而言，埋入型閘極絕緣膜26是例如藉由熱氧化法來使構成第1及第2溝21，22的內面之半導體基板11氧化而形成。此情況，形成矽氧化膜(SiO2膜)，作為埋入型閘極絕緣膜26。
其次，藉由周知的手法，一起形成埋入型閘極電極27及虛擬閘極電極28。埋入型閘極電極27是配置成隔著埋入型閘極絕緣膜26來埋入第1溝21的下部。虛擬閘極電極28是配置成隔著埋入型閘極絕緣膜26來埋入第2溝22的下部。
具體而言，例如以埋入第1及第2溝21，22的方式，依序形成成為埋入型閘極電極27及虛擬閘極電極28的母材之氮化鈦膜(TiN膜)及鎢膜(W膜)。然後，藉由回蝕，只在第1及第2溝21，22的下部使氮化鈦膜(TiN膜)及鎢膜(W膜)殘存。藉由如此的手法，形成埋入型閘極電極27及虛擬閘極電極28。
其次，藉由周知的手法，形成埋入絕緣膜31。埋入絕緣膜31是埋入第1及第2溝21，22的上部，且其上面31a對於半導體基板11的主面11a為面一致。
藉此，埋入型閘極電極27的上面27a及虛擬閘極電極28的上面28a是以埋入絕緣膜31所覆蓋。可例如使用矽氮化膜(SiN膜)作為埋入絕緣膜31的母材。
其次，藉由光微影技術及離子注入技術，一起形成第1及第2雜質擴散領域33，34。第1及第2雜質擴散領域33，34是配置於記憶格領域C的活性領域 24。
例如，半導體基板11為p型單結晶矽基板時，上述離子注入是在半導體基板11的主面11a(具體而言是活性領域24的上面)摻雜n型雜質，藉此形成第1及第2雜質擴散領域33，34。
藉此，在1個的活性領域24中形成有2個單元電晶體37(選擇電晶體)，該單元電晶體37是具有第1雜質擴散領域33，第2雜質擴散領域34，埋入型閘極絕緣膜26，及埋入型閘極電極27。
第1雜質擴散領域33是形成於位在第1溝21間的活性領域24。第2雜質擴散領域34是形成於位在第1溝21與第2溝22之間的活性領域24。
又，第1及第2雜質擴散領域33，34的上面33a，34a對於半導體基板11的主面11a是形成面一致。
另外，在第1實施形態中，舉形成具有埋入型閘極電極27的電晶體(埋入型電晶體)的情況為例進行說明，作為單元電晶體37的一例。但，亦可取代埋入型電晶體，形成平面型電晶體。
其次，在圖4A，圖4B，及圖4C所示的工程中，藉由周知的手法來形成覆蓋圖3A，圖3B，及圖3C所示的構造體的上面之位元接點用層間絕緣膜39。
具體而言，位元接點用層間絕緣膜39是例如藉由形成矽氧化膜(SiO2膜)來形成。位元接點用層間絕緣膜39是形成有位元接點開口部39A的絕緣膜。
其次，藉由光微影技術及乾蝕刻技術，在位元接點用層間絕緣膜39形成位元接點開口部39A。阻劑膜是在形成位元接點開口部39A之後除去。位元接點開口部39A是使第1雜質擴散領域33的上面33a露出。
其次，以能夠成為埋入位元接點開口部39A的厚度之方式，形成導電膜42。導電膜42是覆蓋位元接點用層間絕緣膜39的上面39a。導電膜42是成為位元接點47，位元線49，及周邊電路用電晶體55的閘極電極53的母材。導電膜42是例如依序層疊多晶矽膜及鎢膜的層疊膜。
其次，形成覆蓋導電膜42的上面之矽氮化膜44。其次，藉由光微影技術及乾蝕刻技術來使矽氮化膜44圖案化。藉此，在記憶格領域C形成由矽氮化膜44所構成的蓋絕緣膜45。
其次，藉由以蓋絕緣膜45作為遮罩的各向異性乾蝕刻，至位元接點用層間絕緣膜39露出為止，使導電膜42圖案化。藉此，形成位元接點47及位元線49。
位元接點47是形成埋入位元接點開口部39A，且下端會與第1雜質擴散領域33的上面33a接觸。
位元線49是形成延伸於X方向，且與位元接點47的上端成為一體。
其次，藉由周知的手法，形成覆蓋位元線49的側面，及蓋絕緣膜45的側面之側壁57。側壁57是由矽氮化膜(SiN膜)所構成。
其次，藉由周知的手法，形成電容接觸用層間絕緣膜59。電容接觸用層間絕緣膜59是覆蓋配置於周邊電路領域D的元件分離領域12的上面12a，位元接點用層間絕緣膜39的上面39a，蓋絕緣膜45，及側壁57。電容接觸用層間絕緣膜59是具有比蓋絕緣膜45更配置於上方之平坦的上面59a。
具體而言，電容接觸用層間絕緣膜59是例如經由以下的工程形成。首先，藉由CVD法，形成成為電容接觸用層間絕緣膜59的母材之矽氧化膜(SiO2膜)。然後，藉由CMP法，將矽氧化膜(SiO2膜)的上面59a平坦化。
其次，利用光微影技術及乾蝕刻技術來形成電容接觸孔62。電容接觸孔62是貫通位於第2雜質活性領域34上的位元接點用層間絕緣膜39，及電容接觸用層間絕緣膜59。
電容接觸孔62是形成使第2雜質活性領域34的上面34a露出。
其次，藉由周知的手法來形成埋入電容接觸孔62的電容接觸柱塞65。
此時，電容接觸柱塞65是形成其上面65a對於電容接觸用層間絕緣膜59的上面59a為面一致。
其次，藉由周知的手法，在電容接觸用層間絕緣膜59的上面59a形成電容接觸墊68。電容接觸墊68是被連接至電容接觸柱塞65的上面65a。
藉此，電容接觸墊68是經由電容接觸柱塞65來與第2雜質擴散領域34電性連接。
另外，亦可利用雙鑲嵌法來形成電容接觸墊68。
其次，在圖5A，圖5B，及圖5C所示的工程中，藉由周知的手法，在電容接觸用層間絕緣膜59的上面59a形成阻止膜72。阻止膜72是覆蓋電容接觸墊68。
具體而言，例如，藉由形成矽氮化膜(SiN膜)來形成阻止膜72。
其次，在阻止膜72上形成第1層間絕緣膜74(形成層間絕緣膜的工程)。在第1層間絕緣膜74中形成有圓柱孔97(參照圖6B及圖6C)。
第1層間絕緣膜74是在阻止膜72上依序使第1絕緣膜76，第1斜坡膜77，第2絕緣膜78(相當於請求項16記載的第1絕緣膜之絕緣膜)，第3絕緣膜79(相當於請求項16記載的第2絕緣膜之絕緣膜)，第2斜坡膜82，第4絕緣膜83，第3斜坡膜84，及第5絕緣膜85層疊而形成。
具體而言，第1層間絕緣膜74是利用以下說明的方法來形成。
首先，形成覆蓋阻止膜72的上面72a之第1絕緣膜76。具體而言，例如，藉由CVD法，在B(硼)及P(磷)成為高濃度的條件下，形成BPSG膜，藉此形成第1絕緣膜76。
此時的成膜條件是例如可使用B(硼)為10.0mol%(conc)，P(磷)為4.8mol%(conc)，TEB(三甲氧硼)的流量為0.465g/min，TEPO(三乙氧基磷化氫氧化物)的流量為0.225g/min，TEOS的流量為2200scccm，成膜腔室內的壓力為200Pa，成膜溫度為480℃的條件。
利用上述成膜條件，形成成為第1絕緣膜76的高濃度BPSG膜時，第1絕緣膜76的厚度M1是例如可設為400nm。
使用上述條件下成膜的高濃度BPSG膜作為第1絕緣膜76時，在第1絕緣膜76中形成圓柱孔97(參照圖6B及圖6C)，使用稀釋氟酸的DHF液作為濕蝕刻液，將圓柱孔97內濕蝕刻(各向同性蝕刻)時的第1絕緣膜76的濕蝕刻速率是成為1.68nm/min程度。
並且，使用上述條件下成膜的高濃度BPSG膜作為第1絕緣膜76時，以630℃的溫度，將第1絕緣膜76加熱30分鐘時的收縮率是成為3.5%。
另外，形成高濃度的BPSG膜作為第1絕緣膜76時，B(硼)及P(磷)的濃度範圍是例如B(硼)可設為9.2~11.0mol%(conc)，P(磷)可設為4.4~5.2mol%(conc)。
特別是B(硼)為10.0mol%(conc)，P(磷)為4.8mol%(conc)的條件為理想。
其次，在形成第1絕緣膜76(例如，高濃度BPSG 膜)的工程與形成第2絕緣膜78(例如，B及P的濃度比成為第1絕緣膜76的BPSG膜更低濃度的BPSG膜)的工程之間形成第1斜坡膜77(例如，BPSG膜)(第1斜坡工程)。第1斜坡膜77是使氣體流量從形成第1絕緣膜76時的氣體流量變化至形成第2絕緣膜78時的氣體流量來形成。
具體而言，使用TEB(三甲氧硼)的流量為0.465g/min，TEPO(三乙氧基磷化氫氧化物)的流量為0.225g/min的條件，作為第1絕緣膜76的成膜條件。使用TEB(三甲氧硼)的流量為0.238g/min，TEPO(三乙氧基磷化氫氧化物)的流量為0.087g/min的條件，作為第2絕緣膜78的成膜條件。此情況，在第1斜坡工程中，使TEB(三甲氧硼)的流量以每秒0.047g/min的速度減少，且使TEPO(三乙氧基磷化氫氧化物)的流量以每秒0.029g/min的速度減少，使成膜條件接近第2絕緣膜78的成膜條件。藉此形成由BPSG膜所構成的第1斜坡膜77。
如此，在形成由BPSG膜所構成的第1絕緣膜76的工程與形成由B及P的濃度比成為第1絕緣膜76的BPSG膜更低濃度的BPSG膜所構成的第2絕緣膜78的工程之間，使從形成第1絕緣膜76的氣體流量變化成形成第2絕緣膜78的氣體流量，而形成由BPSG膜所構成的第1斜坡膜77。藉此，藉由各向異性蝕刻及各向同性蝕刻，在第1層間絕緣膜74形成圓柱孔97(參照圖6B 及圖6C)時，可將圓柱孔97所露出的第1斜坡膜77與第1及第2絕緣膜76，78的境界加工成平滑的面。
藉此，在位於第1斜坡膜77與第1及第2絕緣膜76，78的境界之圓柱孔97(參照圖6B及圖6C)的內面可形成大致均一的厚度之下部電極105(換言之，成為圖7B及圖7C所示的下部電極105的母材之導電膜99)。
因此，在圓柱孔97內形成下部電極105(參照圖7B及圖7C)之後，在除去第1層間絕緣膜74的工程，及除去第1層間絕緣膜74後的熱處理工程(具體而言是形成圖9所示的電容絕緣膜107的工程或形成上部電極109(圖9B及圖9C)的工程等)中，以形成於第1斜坡膜77與第1及第2絕緣膜76，78的境界之下部電極105作為基點，可抑制下部電極105倒塌。因此，可抑制鄰接的下部電極105間之短路的發生。
另外，所謂第1實施形態的斜坡膜是意指在斜坡處理時形成的絕緣膜。
其次，在第1斜坡膜77上形成蝕刻速率比第1絕緣膜76更慢的第2絕緣膜78。
具體而言，第2絕緣膜78是例如藉由形成B及P的濃度比成為第1絕緣膜76的BPSG膜更低的BPSG膜來形成。
此情況的成膜條件是例如可使用B(硼)為4.3mol%(conc)，P(磷)為3.0mol%(conc)，TEB (三甲氧硼)的流量為0.238g/min，TEPO(三乙氧基磷化氫氧化物)的流量為0.087g/min，TEOS的流量為2200scccm，成膜腔室內的壓力為200Pa，成膜溫度為480℃的條件。
使用上述成膜條件來形成成為第2絕緣膜78的低濃度BPSG膜時，例如以第1絕緣膜76的厚度M1，第1斜坡膜77的厚度M2，第2絕緣膜78的厚度M3的厚度的合計能夠成為700nm的方式形成。
使用上述條件下成膜的低濃度BPSG膜作為第2絕緣膜78時，在第2絕緣膜78形成圓柱孔97(參照圖6B及圖6C)，使用DHF液作為濕蝕刻液，濕蝕刻(各向同性蝕刻)圓柱孔97內時的第2絕緣膜78的濕蝕刻速率是成為0.86nm/min程度。
並且，使用上述條件下成膜的高濃度BPSG膜作為第2絕緣膜78時，以630℃的溫度來將第2絕緣膜78加熱30分鐘時的收縮率是成為3.5%。
另外，形成低濃度的BPSG膜作為第2絕緣膜78時，B(硼)及P(磷)的濃度範圍是例如B(硼)可設為3.9~4.6mol%(conc)，P(磷)可設為2.9~3.7mol%(conc)。
如此，形成濕蝕刻速率比第1絕緣膜76更慢，低濃度的BPSG膜，作為第2絕緣膜78。使用電漿氧化膜作為形成於第2絕緣膜78的正上面之第3絕緣膜79時，第2絕緣膜78難藉由形成圓柱孔97(參照圖6B及 圖6C)時使用的濕蝕刻來蝕刻。因此，可抑制在位於第2絕緣膜78與第3絕緣膜79之間的圓柱孔97形成階差。
其次，在第2絕緣膜78上形成蝕刻速率(具體而言是濕蝕刻速率)與第2絕緣膜78大致相同，且收縮率比第2絕緣膜78更小的第3絕緣膜79。
具體而言，第3絕緣膜79是例如藉由P-CVD法來形成電漿氧化膜而形成。
此情況的成膜條件是例如可使用SiH4氣體的流量為400cc/min，RF功率為200W的條件。
使用上述條件下成膜的電漿氧化膜作為第3絕緣膜79時，在第3絕緣膜79形成圓柱孔97(參照圖6B及圖6C)，使用DHF液作為濕蝕刻液，濕蝕刻圓柱孔97內時的第3絕緣膜79的濕蝕刻速率是成為0.86nm/min程度。
並且，使用上述條件下成膜的電漿氧化膜(高濕蝕刻速率絕緣膜)作為第3絕緣膜79時，以630℃的溫度來將第3絕緣膜79加熱30分鐘時的收縮率是成為2.9%。第3絕緣膜79的厚度M4是例如可設為200nm。
如此，在第2絕緣膜78上形成濕蝕刻速率與第2絕緣膜78大致相同且收縮率比第2絕緣膜78更小的第3絕緣膜79。藉此，可藉由在形成圓柱孔97(參照圖6B及圖6C)時使用的各向同性蝕刻(例如，濕蝕刻)來抑制形成於第2絕緣膜78的圓柱孔97的開口徑與形成於 第3絕緣膜79的圓柱孔97的開口徑之差擴大。
藉此，在第2及第3絕緣膜78，79的境界幾乎不會形成有階差，因此在圓柱孔97(參照圖6B及圖6C)的深度方向，可使下部電極105(圖7B及圖7C)的厚度大致形成均一的厚度。
因此，在圓柱孔97內形成下部電極105後，除去第1層間絕緣膜74的工程，及除去第1層間絕緣膜74後的熱處理工程(具體而言是在形成圖9所示的電容絕緣膜107及上部電極109時進行的熱處理)中，以在位於第2及第3絕緣膜78，79的境界之圓柱孔97所形成的下部電極105作為基點，可抑制下部電極105倒塌。藉此，可抑制鄰接的下部電極105間之短路的發生。
其次，在形成第3絕緣膜79的工程與形成第4絕緣膜83的工程之間形成第2斜坡膜82(第2斜坡工程)。第2斜坡膜82是以能夠從形成第3絕緣膜79的氣體流量變成形成第4絕緣膜的氣體流量之方式使氣體流量變化，且以能夠從形成第3絕緣膜79時的RF功率的條件成為形成第4絕緣膜83時的RF功率的條件之方式使RF功率變化下形成。
具體而言，使用SiH4氣體的流量為400cc/min，RF功率為200W的條件，作為第3絕緣膜79的成膜條件。使用SiH4氣體的流量為200cc/min，RF功率為570W的條件，作為第4絕緣膜83的成膜條件。此情況，在第2斜坡工程中，使SiH4氣體的流量以每秒 300cc/min的比例減少，且使RF功率以130W/sec的速度上昇，而將成膜條件接近第4絕緣膜83的成膜條件。藉此形成由電漿氧化膜所構成的第2斜坡膜82。第2斜坡膜82的厚度M5是例如可設為30~40nm。
如此，在形成第3絕緣膜79的工程與形成第4絕緣膜83的工程之間，以能夠從形成第3絕緣膜79時的氣體流量及RF功率的條件成為形成第4絕緣膜83時的氣體流量及RF功率的條件之方式使氣體流量及RF功率變化，而形成由電漿氧化膜所構成的第2斜坡膜82。藉此，藉由各向異性蝕刻及各向同性蝕刻，在第1層間絕緣膜74形成圓柱孔97(參照圖6B及圖6C)時，可將圓柱孔97所露出的第2斜坡膜82與第3及第4絕緣膜83，83的境界加工成平滑的面。
藉此，在位於第2斜坡膜82與第3及第4絕緣膜83，83的境界之圓柱孔97的內面，可以大致均一的厚度來形成成為下部電極105的母材之導電膜99(參照圖7B及圖7C)。
因此，在圓柱孔97內形成下部電極105(參照圖7B及圖7C)後，除去第1層間絕緣膜74的工程，及除去第1層間絕緣膜74後的熱處理工程(具體而言是形成圖9所示的電容絕緣膜107及上部電極109(參照圖9B及圖9C)時的熱處理等)中，以形成於第2斜坡膜82與第3及第4絕緣膜83，83的境界之下部電極105作為基點，可抑制下部電極105倒塌。因此，可抑制鄰接的下 部電極105間之短路的發生。
另外，在第1實施形態中是舉例說明以能夠從形成第3絕緣膜79時的氣體流量成為形成第4絕緣膜83時的氣體流量之方式使氣體流量變化，且以能夠從形成第3絕緣膜79時的RF功率的條件成為形成第4絕緣膜83時的RF功率的條件之方式使RF功率變化的情況，作為第2斜坡工程。但，在第2斜坡工程中，亦可只使氣體流量變化來形成第2斜坡膜82，或亦可只使RF功率變化來形成第2斜坡膜82。
其次，在第2斜坡膜82上形成蝕刻速率(具體而言是濕蝕刻速率)比第3絕緣膜79更慢的第4絕緣膜83。此時，第4絕緣膜83是形成收縮率比第2絕緣膜78更小。
具體而言，例如藉由P-CVD法形成電漿氧化膜，藉此形成第4絕緣膜83。
此情況的成膜條件是例如可使用SiH4氣體的流量為200cc/min，RF功率為570W的條件。
使用上述條件下成膜的電漿氧化膜作為第4絕緣膜83時，在第4絕緣膜83形成圓柱孔97(參照圖6B及圖6C)，使用DHF液作為濕蝕刻液，濕蝕刻(各向同性蝕刻)圓柱孔97內時的第4絕緣膜83的濕蝕刻速率是成為0.188nm/min程度。
並且，使用上述條件下成膜的電漿氧化膜(低濕蝕刻速率絕緣膜)作為第4絕緣膜83時，以630 ℃的溫度來將第4絕緣膜83加熱30分鐘時的收縮率是成為0.5%。第4絕緣膜83的厚度M6是例如可設為200nm。
如此，在第2斜坡膜82上形成蝕刻速率(具體而言是濕蝕刻速率)比第3絕緣膜79更慢的第4絕緣膜83。藉由在形成圓柱孔97(參照圖6B及圖6C)時使用的各向異性蝕刻(例如，各向異性乾蝕刻)，在第4絕緣膜83中形成貫通孔95(構成圓柱孔97的一部分)的弓部。藉由在該各向異性蝕刻後進行之用以形成圓柱孔97的各向同性蝕刻(具體而言是濕蝕刻)，可抑制該弓部的開口徑擴大。
藉此，可縮小形成於第3絕緣膜79且位於第3絕緣膜79的上端之圓柱孔97的開口徑與形成於第4絕緣膜83且位於第4絕緣膜83的下端之圓柱孔97的開口徑的差。
亦可，可使圓柱孔97的形狀接近直線形狀。
並且，在以第4絕緣膜83的收縮率能夠比第2絕緣膜78更小收縮率的方式形成第4絕緣膜83之下，第4絕緣膜83對於DHF液的蝕刻速率會變慢。因此可使圓柱孔97的形狀更接近直線形狀。
藉此，可比以往更擴大圓柱孔97的底部的開口徑，而增大電容器111(參照後述的圖9)的表面積，因此可使Cs增加。
其次，在形成第4絕緣膜83的工程與形成第 5絕緣膜85的工程之間形成第3斜坡膜84(第3斜坡工程)。第3斜坡膜84是以能夠從形成第4絕緣膜83時的氣體流量成為形成第5絕緣膜85時的氣體流量之方式使氣體流量變化，且以能夠從形成第4絕緣膜83時的RF功率的條件成為形成第5絕緣膜85時的RF功率的條件之方式使RF功率變化下形成。
具體而言，使用SiH4氣體的流量為300cc/min，RF功率為130W的條件，作為第4絕緣膜83的成膜條件。使用SiH4氣體的流量為300cc/min，RF功率為400W的條件，作為第5絕緣膜85的成膜條件。此情況，在第3斜坡工程中，使SiH4氣體的流量以300cc/min．sec的速度上昇，且使RF功率以130W/sec的速度降低，而一邊使成膜條件接近第5絕緣膜85的成膜條件，一邊形成由電漿氧化膜所構成的第3斜坡膜84。第3斜坡膜84的厚度M7是例如可設為30~40nm。
如此，在形成第4絕緣膜83的工程與形成第5絕緣膜85的工程之間，使氣體流量及RF功率變化，而形成第3斜坡膜84。在第3斜坡膜84的形成中，以能夠從形成第4絕緣膜83時的氣體流量及RF功率成為形成第5絕緣膜85時的氣體流量及RF功率之方式使氣體流量及RF功率變化。藉此，藉由各向異性蝕刻及各向同性蝕刻，在第1層間絕緣膜74形成圓柱孔97(參照圖6B及圖6C)時，可將圓柱孔97所露出的第3斜坡膜84與第4及第5絕緣膜83，85的境界加工成平滑的面。
藉此，在位於第3斜坡膜84與第4及第5絕緣膜83，85的境界之圓柱孔97的內面，可以大致均一的厚度來形成成為下部電極105的母材之導電膜99(參照圖7B及圖7C)。
因此，在圓柱孔97內形成下部電極105後，除去第1層間絕緣膜74的工程，及除去第1層間絕緣膜74後的熱處理工程(具體而言是形成圖9所示的電容絕緣膜107及上部電極109時進行的熱處理等)中，以形成於第3斜坡膜84與第4及第5絕緣膜83，85的境界之下部電極105作為基點，下部電極105倒塌的情形會消失。因此可抑制複數的下部電極105間之短路的發生。
另外，在第1實施形態的第3斜坡工程中，是舉例說明以能夠從形成第4絕緣膜83時的氣體流量成為形成第5絕緣膜85時的氣體流量之方式使氣體流量變化，且以能夠從形成第4絕緣膜83時的RF功率的條件成為形成第5絕緣膜85時的RF功率的條件之方式使RF功率變化，而形成第3斜坡膜84的情況。但，在第3斜坡工程中，亦可只使氣體流量變化來形成第3斜坡膜84，或只使RF功率變化來形成第3斜坡膜84。
其次，在第3斜坡膜84上形成蝕刻速率比第4絕緣膜83更快且蝕刻速率比第3絕緣膜79更慢的第5絕緣膜85。此時，第5絕緣膜85是形成收縮率比第2絕緣膜78更小。
具體而言，例如藉由P-CVD法來形成電漿氧 化膜，藉此形成第5絕緣膜85。
此情況的成膜條件是例如可使用SiH4氣體的流量為300cc/min，RF功率為400W的條件。
使用上述條件下成膜的電漿氧化膜作為第5絕緣膜85時，在第5絕緣膜85形成圓柱孔97(參照圖6B及圖6C)，使用DHF液作為濕蝕刻液，濕蝕刻(各向同性蝕刻)圓柱孔97內時的第5絕緣膜85的濕蝕刻速率是成為0.375nm/min程度。
並且，使用上述條件下成膜的電漿氧化膜(中濕蝕刻速率絕緣膜)作為第5絕緣膜85時，以630℃的溫度來將第5絕緣膜83加熱30分鐘時的收縮率是成為0.7%。
第5絕緣膜83的厚度M8是例如以第3絕緣膜79的厚度M4，第2斜坡膜82的厚度M5，第4絕緣膜83的厚度M6，第3斜坡膜84的厚度M7，及第5絕緣膜83的厚度M8的合計的厚度能夠成為800nm的方式適當設定。
如此，在第3斜坡膜84上形成蝕刻速率比第4絕緣膜83更快且蝕刻速率比第3絕緣膜79更慢的第5絕緣膜85之下，藉由各向異性蝕刻及各向同性蝕刻，在第1層間絕緣膜74形成圓柱孔97(參照圖6B及圖6C)時，可縮小第1層間絕緣膜74的厚度方向之圓柱孔97的開口徑的差。藉此，可使圓柱孔97的形狀接近直線形狀。
並且，在以使第5絕緣膜85的收縮率能夠比第2絕緣膜78更小收縮率的方式形成第5絕緣膜85之下，第5絕緣膜85的收縮率對於DHF液的蝕刻速率會變慢。因此，可使圓柱孔97的形狀更接近直線形狀。
藉此，可比以往更擴大圓柱孔97的底部的開口徑，而增大電容器111(參照後述的圖9)的表面積，因此可使Cs增加。
其次，藉由周知的手法來形成覆蓋第5絕緣膜85的上面之矽氮化膜87。其次，藉由光微影技術及乾蝕刻技術來使矽氮化膜87圖案化，而形成以矽氮化膜87作為母材且具有開口部92的支援膜88。
此時，在記憶格領域C中以預定的間隔來形成複數的開口部92。開口部92的形狀是例如可設為圓形。
支援膜88是具有連結在後述的圖7所形成的複數的下部電極105之機能，且作為形成圓柱孔97(亦包含成為圓柱孔97(參照圖6B及圖6C)的一部分的貫通孔95)時的蝕刻遮罩之機能。
其次，藉由以支援膜88作為遮罩的各向異性蝕刻(例如，各向異性乾蝕刻)來蝕刻第1層間絕緣膜74，藉此形成配置於開口部92的下方且成為圓柱孔97的一部分之複數的貫通孔95。
此時，複數的貫通孔95是形成貫通第1層間絕緣膜74，且露出電容接觸墊68的上面。
第1層間絕緣膜74的厚度為1500nm時，貫通孔95的上端的開口徑是例如可設為72nm。
複數的貫通孔95是在第5絕緣膜85中開口徑大致成為一定的形狀，在第4絕緣膜83中成為稍微弓形狀，隨著從第3絕緣膜79往阻止膜72，開口徑變窄的形狀。
其次，在圖6A，圖6B，及圖6C所示的工程中，藉由各向同性蝕刻(具體而言是使用DHF作為蝕刻液的濕蝕刻)來蝕刻露出於圖5A，圖5B，及圖5C所示的複數的貫通孔95之第1層間絕緣膜74。藉此，形成複數的圓柱孔97。
第1實施形態是在第1層間絕緣膜74的上部(第3~第5絕緣膜79，83，85)形成有圓柱孔97。以電漿氧化膜來形成第1層間絕緣膜74的上部(第3~第5絕緣膜79，83，85)。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成第1層間絕緣膜74的下部(第1及第2絕緣膜76，78)。在第1層間絕緣膜74的下部，貫通孔95的開口徑會比形成於第1層間絕緣膜74的上部之貫通孔95的開口徑更窄。
第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79及第5絕緣膜85更慢的電漿氧化膜所形成。在第4絕緣膜83中藉由各向異性乾蝕刻來形成弓形狀的貫通孔95。
而且，比形成於第2絕緣膜的貫通孔95的開 口徑更窄的開口徑之貫通孔95會被形成於第1絕緣膜76。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
將貫通孔95所露出的第1層間絕緣膜74濕蝕刻而形成圓柱孔97。藉此，可縮小圓柱孔97的深度方向之開口徑的差。
藉此，可抑制在圓柱孔97的內面形成階差。在將構成電容器111(參照後述的圖9)的下部電極105(參照後述的圖8)形成於圓柱孔97時，可以大致均一的厚度來將下部電極105形成於圓柱孔97的內面。
其次，在圖7A，圖7B，及圖7C所示的工程中，藉由周知的手法，以能夠覆蓋複數的圓柱孔97的內面之方式，形成成為下部電極105的母材之導電膜99。
此時，以複數的圓柱孔97不會被埋入的厚度(例如，圓柱孔97的內徑的1/2以下的厚度)來形成導電膜99。
具體而言，使用氮化鈦膜(TiN膜)作為成為下部電極105的母材之導電膜99時，導電膜99的氮化鈦膜(TiN膜)是利用SFD(Sequential Flow Deposition)法來形成。
SFD法是在每個成膜步驟組合2種類以上的製程氣體來供給的成膜方法，可效率佳地形成高精度的薄膜。
形成氮化鈦膜(TiN膜)作為導電膜99時， 例如，交替重複：同時將成為製程氣體的四氯化鈦(TiCl4)及氨(NH3)供給至腔室內的步驟，及只將氨供給至腔室內的步驟，藉此形成氮化鈦膜(TiN膜)。
其次，藉由CVD法來形成罩膜101，該罩膜101是隔著導電膜99來埋入複數的圓柱孔97且由矽氧化膜(SiO2膜)所構成。
其次，藉由光微影技術及乾蝕刻技術來除去被配置於支援膜88上的導電膜99及罩膜101，且蝕刻支援膜88的一部分，藉此形成露出第1層間絕緣膜74的上面之複數的開口部103(用以導入除去第1層間絕緣膜74時的蝕刻液之開口部)。
藉此，形成被配置於複數的圓柱孔97，且由導電膜99所構成的下部電極105(王冠形狀的下部電極)。在此階段，複數的下部電極105內是藉由罩膜101來埋入。
其次，在圖8A，圖8B，及圖8C所示的工程中，藉由濕蝕刻來選擇性除去被配置於記憶格領域C的第1層間絕緣膜74及罩膜101，而使複數的下部電極105的外周面露出。
藉此，複數的下部電極105是藉由被配置於複數的下部電極105的上端之支援膜88來連結支撐。
如先前說明般，由於複數的下部電極105是形成於階差的形成被抑制的圓柱孔97的內面，因此複數的下部電極105是在第1層間絕緣膜74的深度方向，成 為大致均一的厚度。
因此，在配置於複數的下部電極105的周圍之第1層間絕緣膜74，及埋入複數的下部電極105內之罩膜101被除去的階段中，可抑制下部電極105倒塌。
因此，在配置於複數的下部電極105的周圍之第1層間絕緣膜74，及埋入複數的下部電極105內之罩膜101被除去的階段中，可抑制鄰接的下部電極105接觸而短路。
使用於上述濕蝕刻的蝕刻液是例如可使用氟化氫(HF)。
並且，在被形成於圖7B及圖7C所示的記憶格領域C之第1層間絕緣膜74的下層是配置有由矽氮化膜(SiN膜)所構成的阻止膜72。
因此，在上述濕蝕刻時，位於被配置在記憶格領域C的阻止膜72的下方之構造體(例如，電容接觸用層間絕緣膜59或單元電晶體37等)與蝕刻液不會有接觸的情況，所以可抑制位於阻止膜72的下方之構造體因為該蝕刻液而損傷。
其次，在圖9A，圖9B，及圖9C所示的工程中，藉由周知的手法來形成覆蓋支援膜88的上下面，阻止膜72的上面72a及複數的下部電極105的表面(換言之，複數的下部電極105的內面及外周面)之電容絕緣膜107。此時，電容絕緣膜107是以不埋入下部電極105內的厚度形成。
具體而言，例如，利用ALD(Atomic Layer Deposition)法，使氧化鋁膜(Al2O3膜)及氧化鋯(ZrO膜)交替層疊之下，形成由被層疊的氧化鋁膜(Al2O3膜)及氧化鋯(ZrO膜)所構成的電容絕緣膜107。
其次，藉由周知的手法來形成覆蓋電容絕緣膜107的表面之上部電極109。此時，上部電極109是以不埋入下部電極105內的厚度形成。
具體而言，例如，利用SFD法來形成氮化鈦膜(TiN膜)，藉此形成上部電極109。此情況，上部電極109是可使用與先前說明之成為下部電極105的母材之導電膜99同樣的手法來形成。
藉此，在電容接觸墊68上形成具有下部電極105，電容絕緣膜107，及上部電極109的電容器111。
其次，在圖10A，圖10B，及圖10C所示的工程中，隔著電容絕緣膜107及上部電極109來充填複數的下部電極105內，且以能夠充填形成於電容器111間的間隙之方式，藉由周知的手法，在上部電極109的表面形成充填膜113。
此時，充填膜113是其上面會被配置於比形成於支援膜88的上部電極109更上方，且以成為平坦的面之厚度形成。
具體而言，例如藉由LP-CVD法來形成含硼(B)的矽鍺膜(充填膜113的母材)。然後，藉由光微影技術及各向異性乾蝕刻技術來除去形成於比電容器111 的形成領域更外側之含硼(B)的矽鍺膜，電容絕緣膜107，及上部電極109，藉此形成充填膜113。
此時，未圖示的周邊電路領域是使阻止膜72的上面72a露出。
其次，藉由周知的手法來形成覆蓋充填膜113的表面之接著層114。具體而言，藉由LP-CVD法，在充填膜113的表面形成被摻雜硼(B)的多晶矽膜，藉此形成接著層114。
在此階段，雖未圖示，但實際在周邊電路領域D也形成有接著層114。
其次，藉由周知的手法來形成覆蓋接著層114的表面之板電極115。具體而言，例如在接著層14的表面形成鎢膜(W膜)，藉此形成板電極115。
在此階段中，雖未圖示，但實際在周邊電路領域D也形成有板電極115。
其次，藉由光微影技術及乾蝕刻技術來除去周邊電路領域(未圖示)中所被形成的接著層114及板電極115，而使阻止膜72的上面72a露出。
其次，藉由周知的手法來形成覆蓋板電極115的上面及支援膜88的上面之第2層間絕緣膜117。
具體而言，第2層間絕緣膜117是例如藉由CVD法來形成矽氧化膜(SiO2膜)而形成。
其次，藉由CMP(Chemical Mechanical Polishing)法來研磨該矽氧化膜(SiO2膜)，而使第2層 間絕緣膜117的上面形成平坦的面。
其次，在圖11A，圖11B，及圖11C所示的工程中，藉由光微影技術及乾蝕刻技術來形成被配置於記憶格領域C且露出板電極115的上面之接觸孔119。
接觸孔119是形成貫通被配置於記憶格領域C的第2層間絕緣膜117。
其次，藉由周知的手法來形成埋入接觸孔119且上面為平坦的面之接觸柱塞123。
具體而言，例如藉由濺射法來形成埋入接觸孔119且成為接觸柱塞123的母材之鎢膜(W膜)。然後，除去第2層間絕緣膜117上所形成的不要的鎢膜(W膜)。藉由如此的手法來形成接觸柱塞123。
其次，藉由周知的手法來形成：被配置於記憶格領域C，且與接觸柱塞123的上端連接之配線126，及覆蓋配線126的上面之遮罩膜128。
具體而言，配線126及遮罩膜128是例如藉由以下的方法所形成。
首先，藉由濺射法來形成成為配線126的母材之鋁膜(Al膜)，其次，形成成為遮罩膜128的母材之矽氮化膜(SiN膜)。
其次，藉由光微影技術及乾蝕刻技術來使矽氮化膜(SiN膜)圖案化，而形成遮罩膜128。
其次，藉由以遮罩膜128作為蝕刻遮罩的各向異性乾蝕刻來使鋁膜圖案化，而形成配線126。
其次，在第2層間絕緣膜117上形成覆蓋配線126的第3層間絕緣膜131。
具體而言，例如藉由CVD法來形成矽氧化膜(SiO2膜)，藉此形成第3層間絕緣膜131。
其次，藉由CMP法來研磨第3層間絕緣膜131，而使第3層間絕緣膜131的上面形成平坦的面。藉此，製造第1實施形態的半導體裝置10。
另外，亦可更形成貫通第3層間絕緣膜131的導通孔(未圖示)，與該導通孔連接的第3配線(未圖示)，覆蓋該第3配線的絕緣層(未圖示)等。
若根據第1實施形態的半導體裝置的製造方法，則在依序使第1絕緣膜76，第1斜坡膜77，濕蝕刻速率比第1絕緣膜76更慢的第2絕緣膜78，濕蝕刻速率與第2絕緣膜78大致相同且收縮率比第2絕緣膜78更小的第3絕緣膜79，第2斜坡膜82，濕蝕刻速率比第3絕緣膜79更慢的第4絕緣膜83，第3斜坡膜84，及濕蝕刻速率比第4絕緣膜83更快且蝕刻速率比第3絕緣膜79更慢的第5絕緣膜85層疊之下形成第1層間絕緣膜74。其次，藉由各向異性蝕刻，在第1層間絕緣膜74形成成為圓柱孔97的一部分之貫通孔94。其次，在藉由各向同性蝕刻的濕蝕刻來蝕刻圓柱孔97所露出的第1層間絕緣膜74之下，形成形成有下部電極105的圓柱孔97。
藉此，在濕蝕刻後，可使圓柱孔97的內面形成平滑的面，因此在圓柱孔97中形成下部電極105時， 於圓柱孔97的深度方向，可使下部電極105的厚度大致形成均一。
因此，在形成複數的下部電極105後，除去位於複數的下部電極105的周圍之第1層間絕緣膜74，及罩膜101時，可抑制下部電極105倒塌。
並且，在除去第1層間絕緣膜74後進行的熱處理工程(具體而言是在形成電容絕緣膜107或上部電極109時的熱處理等)中，可抑制下部電極105倒塌，所以可抑制鄰接的下部電極105間之短路的發生。
(第2實施形態)
圖12~圖14是表示本發明的第2實施形態的半導體裝置的製造工程的圖。圖12A及圖13A是製造途中的第2實施形態的半導體裝置135(參照圖14A，圖14B，及圖14C)的平面圖。圖14A是被完成的第2實施形態的半導體裝置135的平面圖。
圖12B及圖13B是製造途中的第2實施形態的半導體裝置135的A-A線方向的剖面圖。圖14B是被完成的第2實施形態的半導體裝置135的A-A線方向的剖面圖。
圖12C及圖13C是製造途中的第2實施形態的半導體裝置135的B-B線方向的剖面圖。圖14C是被完成的第2實施形態的半導體裝置135的B-B線方向的剖面圖。
另外，在圖12~14中，對於和在第1實施形態說明過的圖1~圖11所示的構造體同一構成部分附上同一符號。
第2實施形態的半導體裝置135是具有：形成於記憶格領域C之圖14A，圖14B，及圖14C所示的記憶格部135-1，及形成於周邊電路領域(未圖示)的周邊電路部(未圖示)。以下，主要說明有關記憶格部135-1的製造方法，作為第2實施形態的半導體裝置135的製造方法，周邊電路部(未圖示)的製造方法的說明是省略。
主要參照圖12~圖14來說明有關第2實施形態的半導體裝置135(參照圖14A，圖14B，及圖14C)的製造方法(具體而言是記憶格部135-1的製造方法)。
首先，進行與在第1實施形態說明過的圖1~圖4所示的工程同樣的處理，藉此形成圖4A，圖4B，及圖4C所示的構造體。
其次，在圖12A，圖12B，及圖12C所示的工程中，利用在第1實施形態的圖5所示的工程說明過的第1~第5絕緣膜76，78，79，83，85的形成方法，在阻止膜72的上面72a依序層疊形成第1絕緣膜76，第2絕緣膜78，第3絕緣膜79，第4絕緣膜83，第5絕緣膜85。藉此，形成由第1~第5絕緣膜76，78，79，83，85所構成的第1層間絕緣膜137。
其次，利用在第1實施形態的圖5所示的工程說明過的支援膜88的形成方法，在第5絕緣膜85的上 面形成具有開口部92的支援膜88。
其次，藉由以支援膜88作為遮罩的各向異性蝕刻(例如，各向異性乾蝕刻)來蝕刻第1層間絕緣膜137之下形成複數的貫通孔139。複數的貫通孔139是被配置於開口部92的下方，且成為圓柱孔142(參照圖13B及圖13C)的一部分。
此時，複數的貫通孔139是形成貫通第1層間絕緣膜137，且露出電容接觸墊68的上面68a。
當第1層間絕緣膜137的厚度為1300nm時，貫通孔139的上端的開口徑是例如可設為72nm。
複數的貫通孔139是被加工成在第5絕緣膜85中開口徑成為大致一定的形狀，在第4絕緣膜83中成為稍微弓形狀，隨著從第3絕緣膜79往阻止膜72，開口徑變窄的形狀。
其次，在圖13A，圖13B，及圖13C所示的工程中，藉由各向同性蝕刻(例如使用DHF的濕蝕刻)來蝕刻露出於圖12A，圖12B，及圖12C所示的複數的貫通孔139之第1層間絕緣膜137。
藉此，形成第1層間絕緣膜137的厚度方向之開口徑的差小的複數的圓柱孔142。
第2實施形態是以電漿氧化膜來形成形成有圓柱孔142的第1層間絕緣膜137的上部(第3~第5絕緣膜79，83，85)。在第1層間絕緣膜137的下部(第1及第2絕緣膜76，78)中，貫通孔139的開口徑會比形 成於第1層間絕緣膜137的上部之貫通孔139更窄。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成第1層間絕緣膜137的下部(第1及第2絕緣膜76，78)。
並且，第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79及第5絕緣膜85更慢的電漿氧化膜所形成。在第4絕緣膜83中，藉由各向異性乾蝕刻來形成弓形狀的貫通孔139。
而且，開口徑比形成於第2絕緣膜的貫通孔139的開口徑更窄的貫通孔139會被形成於第1絕緣膜76。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，可縮小在濕蝕刻貫通孔139所露出的第1層間絕緣膜137之下形成的圓柱孔142的深度方向之開口徑的差，所以可抑制在圓柱孔142的內面形成階差。
其次，在圖14A，圖14B，及圖14C所示的工程中，進行與在第1實施形態說明過的圖7~圖11所示的工程同樣的處理，藉此形成具有被配置於圓柱孔142的下部電極105，電容絕緣膜107及上部電極109之電容器111，以及充填膜113，接著層114，板電極115，第2層間絕緣膜117，接觸孔119，接觸柱塞123，配線126，遮罩膜128，第3層間絕緣膜131。
藉此，製造第2實施形態的半導體裝置135。
另外，亦可更形成貫通第3層間絕緣膜131的導通孔(未圖示)，與該導通孔連接的第3配線(未圖示)，覆 蓋該第3配線的絕緣層(未圖示)等。
若根據第2實施形態的半導體裝置的製造方法，則以電漿氧化膜來形成形成有圓柱孔142的第1層間絕緣膜137的上部(第3~第5絕緣膜79，83，85)。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成貫通孔139的開口徑比形成於第1層間絕緣膜137的上部之貫通孔139的開口徑更窄的第1層間絕緣膜137的下部(第1及第2絕緣膜76，78)。
並且，在第4絕緣膜83中，藉由各向異性乾蝕刻來形成弓形狀的貫通孔139。第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79及第5絕緣膜85更慢的電漿氧化膜所形成。
而且，在第1絕緣膜76中形成有開口徑比形成於第2絕緣膜的貫通孔139的開口徑更窄的貫通孔139。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，在濕蝕刻貫通孔139所露出的第1層間絕緣膜137來形成圓柱孔142時，可縮小圓柱孔142的深度方向之開口徑的差。
藉此，由於可抑制在圓柱孔142的內面形成階差，因此在圓柱孔142形成構成電容器111的下部電極105時，可在圓柱孔142的內面以大致均一的厚度來形成下部電極105。
因此，在形成複數的下部電極105後，除去 位於複數的下部電極105的周圍的第1層間絕緣膜137之工程，及除去第1層間絕緣膜137後進行的熱處理工程(具體而言是形成電容絕緣膜107及上部電極109時的熱處理等)中，可抑制下部電極105偏倚或倒塌，因此可抑制鄰接的下部電極105間之短路的發生。
又，由於可抑制在圓柱孔142的內面形成階差，因此可使圓柱孔142的形狀比以往更形成直線形狀。藉此，可比以往更擴大圓柱孔142的底部的開口徑，而增大電容器111的表面積，因此可使Cs增加。
(第3實施形態)
圖15~圖17是表示本發明的第3實施形態的半導體裝置的製造工程的圖。圖15A及圖16A是製造途中的第3實施形態的半導體裝置150(參照圖17A，圖17B，及圖17C)的平面圖。圖17A是被完成的第3實施形態的半導體裝置150的平面圖。
圖15B及圖16B是製造途中的第3實施形態的半導體裝置150的A-A線方向的剖面圖。圖17B是被完成的第3實施形態的半導體裝置150的A-A線方向的剖面圖。
圖15C及圖16C是製造途中的第3實施形態的半導體裝置150的B-B線方向的剖面圖。圖17C是被完成的第3實施形態的半導體裝置150的B-B線方向的剖面圖。
另外，在圖15~17中，對於和在第1實施形態說明過的圖1~圖11所示的構造體同一構成部分附上同一符號。
第3實施形態的半導體裝置150是具有：形成於記憶格領域C之圖17A，圖17B，及圖17C所示的記憶格部150-1，及形成於周邊電路領域(未圖示)的周邊電路部(未圖示)。以下，主要說明有關記憶格部150-1的製造方法，作為第3實施形態的半導體裝置150的製造方法，周邊電路部(未圖示)的製造方法的說明是省略。
主要參照圖15~圖17來說明有關第3實施形態的半導體裝置150(參照圖17A，圖17B，及圖17C)的製造方法(具體而言是記憶格部150-1的製造方法)。
首先，進行在第1實施形態說明過的圖1~圖4所示的工程的處理，藉此形成圖4A，圖4B，及圖4C所示的構造體。
其次，在圖15A，圖15B，及圖15C所示的工程中，利用在第1實施形態的圖5所示的工程說明過的第1~第4絕緣膜76，78，79，83，第1斜坡膜77，及第2斜坡膜82的形成方法，在阻止膜72的上面72a依序層疊形成第1絕緣膜76，第1斜坡膜77，第2絕緣膜78，第3絕緣膜79，第2斜坡膜82，及第4絕緣膜83，藉此形成由第1~第4絕緣膜76，78，79，83，第1斜坡膜77，及第2斜坡膜82所構成的第1層間絕緣膜151。
其次，利用在第1實施形態的圖5所示的工 程說明過的支援膜88的形成方法，在第4絕緣膜83的上面形成具有開口部92的支援膜88。
其次，藉由以支援膜88作為遮罩的各向異性蝕刻(例如，各向異性乾蝕刻)來蝕刻第1層間絕緣膜151。藉此，形成配置於開口部92的下方且成為圓柱孔155(參照圖16B及圖16C)的一部分之複數的貫通孔153。
此時，複數的貫通孔153是形成貫通第1層間絕緣膜151，且露出電容接觸墊68的上面68a。
複數的貫通孔153是被加工成在第4絕緣膜83中成為稍微弓形狀，隨著從第3絕緣膜79往阻止膜72，開口徑變窄的形狀。
其次，在圖16A，圖16B，及圖16C所示的工程中，藉由各向同性蝕刻(例如使用DHF作為蝕刻液的濕蝕刻)，將露出於圖15A，圖15B，及圖15C所示的複數的貫通孔153之第1層間絕緣膜151蝕刻。
藉此，形成第1層間絕緣膜151的厚度方向之開口徑的差小的複數的圓柱孔155。
第3實施形態是以電漿氧化膜來形成形成有圓柱孔155的第1層間絕緣膜151的上部(第3及第4絕緣膜79，83)，以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成貫通孔153的開口徑比形成於第1層間絕緣膜151的上部之貫通孔153更窄的第1層間絕緣膜151的下部(第1及第2絕緣膜76，78)。
並且，藉由各向異性乾蝕刻來形成弓形狀的貫通孔153之第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79更慢的電漿氧化膜所形成。
並且，形成有開口徑比形成於第2絕緣膜的貫通孔153的開口徑更窄的貫通孔153之第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，可縮小在濕蝕刻貫通孔153所露出的第1層間絕緣膜151之下形成的圓柱孔155的深度方向之開口徑的差，因此可抑制在圓柱孔155的內面形成階差。
並且，具有：在第1絕緣膜77與第2絕緣膜78之間形成第1斜坡膜77的工程，及在第3絕緣膜79與第4絕緣膜83之間形成第2斜坡膜82的工程，藉此可使圓柱孔155的內面形成平滑的面。
其次，在圖17A，圖17B，及圖17C所示的工程中，進行與在第1實施形態說明過的圖7~圖11所示的工程同樣的處理之下，形成具有配置於圓柱孔155的下部電極105，電容絕緣膜107及上部電極109之電容器111，以及充填膜113，接著層114，板電極115，第2層間絕緣膜117，接觸孔119，接觸柱塞123，配線126，遮罩膜128，第3層間絕緣膜131。
藉此，製造第3實施形態的半導體裝置150。
另外，亦可更形成貫通第3層間絕緣膜131的導通孔(未圖示)，與該導通孔連接的第3配線(未圖示)，覆 蓋該第3配線的絕緣層(未圖示)等。
若根據第3實施形態的半導體裝置的製造方法，則以電漿氧化膜來形成形成有圓柱孔155(參照圖16B及圖16C)的第1層間絕緣膜151的上部(第3及第4絕緣膜79，83)。在第1層間絕緣膜151的下部(第1及第2絕緣膜76，78)中，貫通孔153(圖15B及圖15C參照)的開口徑會比形成於第1層間絕緣膜151的上部的貫通孔153的開口徑更窄。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成第1層間絕緣膜151的下部(第1及第2絕緣膜76，78)。
並且，在第4絕緣膜83中，藉由各向異性乾蝕刻來形成弓形狀的貫通孔153。第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79更慢的電漿氧化膜所形成。
並且，在第1絕緣膜76中，形成有開口徑比形成於第2絕緣膜的貫通孔153的開口徑更窄之貫通孔153。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，可縮小在濕蝕刻貫通孔153(參照圖15B及圖15C)所露出的第1層間絕緣膜151之下形成的圓柱孔155(參照圖16B及圖16C)的深度方向之開口徑的差，所以可抑制在圓柱孔155的內面形成階差。
並且，具有：在第1絕緣膜77與第2絕緣膜78之間形成第1斜坡膜77的工程，及在第3絕緣膜79 與第4絕緣膜83之間形成第2斜坡膜82的工程，藉此可使圓柱孔155的內面形成平滑的面。藉此，可在圓柱孔155的內面形成大致均一的厚度之下部電極105。
因此，在形成複數的下部電極105後，除去位於複數的下部電極105的周圍的第1層間絕緣膜151之工程，及除去第1層間絕緣膜151後進行的熱處理工程(具體而言是形成電容絕緣膜107及上部電極109時的熱處理等)中，可抑制下部電極105偏倚或倒塌，因此可抑制鄰接的下部電極105間之短路的發生。
並且，可抑制在圓柱孔155的內面形成階差，藉此可使圓柱孔155的形狀比以往更形成直線形狀。藉此，可比以往更擴大圓柱孔155的底部的開口徑，而增大電容器111的表面積，因此可使Cs增加。
(第4實施形態)
圖18~圖20是表示本發明的第4實施形態的半導體裝置的製造工程的圖。圖18A及圖19A是製造途中的第4實施形態的半導體裝置160(參照圖20A，圖20B，及圖20C)的平面圖。圖20A是被完成的第4實施形態的半導體裝置160的平面圖。
圖18B及圖19B是製造途中的第4實施形態的半導體裝置160的A-A線方向的剖面圖。圖20B是被完成的第4實施形態的半導體裝置160的A-A線方向的剖面圖。
圖18C及圖19C是製造途中的第4實施形態的半導體裝置160的B-B線方向的剖面圖。圖20C是被完成的第4實施形態的半導體裝置160的B-B線方向的剖面圖。
另外，在圖18~圖20中，對於和在第1實施形態說明過的圖1~圖11所示的構造體同一構成部分附上同一符號。
第4實施形態的半導體裝置160是具有：形成於記憶格領域C之圖20A，圖20B，及圖20C所示的記憶格部160-1，及形成於周邊電路領域(未圖示)的周邊電路部(未圖示)。以下，主要說明有關記憶格部160-1的製造方法，作為第4實施形態的半導體裝置160的製造方法，周邊電路部(未圖示)的製造方法的說明是省略。
主要參照圖18~圖20來說明有關第4實施形態的半導體裝置160(參照圖20A，圖20B，及圖20C)的製造方法。
首先，進行在第1實施形態說明過的圖1~圖4所示的工程的處理，藉此形成圖4A，圖4B，及圖4C所示的構造體。
其次，在圖18A，圖18B，及圖18C所示的工程中，利用在第1實施形態的圖5所示的工程說明過的第1~第4絕緣膜76，78，79，83的形成方法，在阻止膜72的上面72a依序層疊形成第1絕緣膜76，第2絕緣膜78，第3絕緣膜79，及第4絕緣膜83。藉此，形成由 第1~第4絕緣膜76，78，79，83所構成的第1層間絕緣膜161。
其次，利用在第1實施形態的圖5所示的工程說明過的支援膜88的形成方法，在第4絕緣膜83的上面形成具有開口部92的支援膜88。
其次，藉由以支援膜88作為遮罩的各向異性蝕刻(例如，各向異性乾蝕刻)來蝕刻第1層間絕緣膜161，藉此形成被配置於開口部92的下方且成為圓柱孔165的一部分之複數的貫通孔163。
此時，複數的貫通孔163是形成貫通第1層間絕緣膜161，且露出電容接觸墊68的上面68a。
複數的貫通孔163是被加工成在第4絕緣膜83中成為稍微弓形狀，隨著從第3絕緣膜79往阻止膜72，開口徑變窄的形狀。
其次，在圖19A，圖19B，及圖19C所示的工程中，藉由各向同性蝕刻(例如，使用DHF作為蝕刻液的濕蝕刻)來蝕刻露出於圖18A，圖18B，及圖18C所示的複數的貫通孔163之第1層間絕緣膜161。
藉此，形成第1層間絕緣膜161的厚度方向之開口徑的差小的複數的圓柱孔165。
第4實施形態是在第1層間絕緣膜161的上部(第3及第4絕緣膜79，83)中形成有圓柱孔165(參照圖19B及圖19C)。以電漿氧化膜來形成第1層間絕緣膜161的上部(第3及第4絕緣膜79，83)。在第1層 間絕緣膜161的下部(第1及第2絕緣膜76，78)中，貫通孔163(參照圖18B及圖18C)的開口徑會比形成於第1層間絕緣膜161的上部之貫通孔163的開口徑更窄。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成第1層間絕緣膜161的下部(第1及第2絕緣膜76，78)。
並且，在第4絕緣膜83中，藉由各向異性乾蝕刻來形成弓形狀的貫通孔163。第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79更慢的電漿氧化膜所形成。
並且，在第1絕緣膜76中，形成有開口徑比形成於第2絕緣膜的貫通孔163的開口徑更窄的貫通孔163。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，可縮小在濕蝕刻貫通孔163所露出的第1層間絕緣膜161之下形成的圓柱孔165的深度方向之開口徑的差，所以可抑制在圓柱孔165的內面形成階差。
其次，在圖20A，圖20B，及圖20C所示的工程中，進行與在第1實施形態說明過的圖7~圖11所示的工程同樣的處理。藉此，形成具有配置於圓柱孔165(參照圖19B及圖19C)的下部電極105，電容絕緣膜107及上部電極109之電容器111，以及充填膜113，接著層114，板電極115，第2層間絕緣膜117，接觸孔119，接觸柱塞123，配線126，遮罩膜128，第3層間絕緣膜131。
藉此，製造第4實施形態的半導體裝置160。
另外，亦可更形成貫通第3層間絕緣膜131的導通孔(未圖示)，與該導通孔連接的第3配線(未圖示)，覆蓋該第3配線的絕緣層(未圖示)等。
若根據第4實施形態的半導體裝置的製造方法，則以電漿氧化膜來形成形成有圓柱孔165(參照圖19B及圖19C)的第1層間絕緣膜161的上部(第3及第4絕緣膜79，83)。以濕蝕刻速率比電漿氧化膜更快的BPSG膜來形成貫通孔163(參照圖18B及圖18C)的開口徑比形成於第1層間絕緣膜161的上部的貫通孔163的開口徑更窄的第1層間絕緣膜161的下部(第1及第2絕緣膜76，78)。
並且，在第4絕緣膜83中，藉由各向異性乾蝕刻來形成弓形狀的貫通孔163。第4絕緣膜83是以濕蝕刻速率比第1~第3絕緣膜76，78，79更慢的電漿氧化膜所形成。
並且，在第1絕緣膜76中，形成有比形成於第2絕緣膜78的貫通孔163的開口徑更窄的開口徑之貫通孔163。第1絕緣膜76是以其濕蝕刻速率比第2絕緣膜78的濕蝕刻速率更快的BPSG膜所形成。
因此，可縮小在濕蝕刻貫通孔163(參照圖18B及圖18C)所露出的第1層間絕緣膜161之下形成的圓柱孔165(參照圖19B及圖19C)的深度方向之開口徑的差。藉此，可抑制在圓柱孔165的內面形成階差。
因此，在形成複數的下部電極105後，除去位於複數的下部電極105的周圍的第1層間絕緣膜161之工程，及除去第1層間絕緣膜161後進行的熱處理工程(具體而言是形成電容絕緣膜107及上部電極109時的熱處理工程等)中，可抑制下部電極105偏倚或倒塌，因此可抑制鄰接的下部電極105間之短路的發生。
並且，可抑制在圓柱孔165的內面形成階差，藉此可使圓柱孔165的形狀比以往更形成直線形狀。藉此，可比以往更擴大圓柱孔165的底部的開口徑，而增大電容器111的表面積，因此可使Cs增加。
以上，詳述有關本發明的理想實施形態，但本發明並非限於該特定的實施形態，可在申請專利範圍內記載的本發明的要旨範圍內進行各種的變形．變更。
[產業上的利用可能性]
本發明是可適用在半導體裝置的製造方法。
11‧‧‧半導體基板
11a‧‧‧主面
12‧‧‧元件分離領域
12a，33a，34a，68a‧‧‧上面
26‧‧‧埋入型閘極絕緣膜
27‧‧‧埋入型閘極電極
28‧‧‧虛擬閘極電極
31‧‧‧埋入絕緣膜
33‧‧‧第1雜質活性領域
34‧‧‧第2雜質活性領域
37‧‧‧單元電晶體
39‧‧‧位元接點用層間絕緣膜
47‧‧‧位元接點
49‧‧‧位元線
59‧‧‧電容接觸用層間絕緣膜
65‧‧‧電容接觸柱塞
68‧‧‧電容接觸墊
72‧‧‧阻止膜
76‧‧‧第1絕緣膜
78‧‧‧第2絕緣膜
79‧‧‧第3絕緣膜
83‧‧‧第4絕緣膜
88‧‧‧支援膜
92‧‧‧開口部
161‧‧‧第1層間絕緣膜
165‧‧‧圓柱孔
C‧‧‧記憶格領域

Claims (19)

  1. 一種半導體裝置的製造方法，其特徵係具備：在半導體基板上形成層間絕緣膜之工程；在前述層間絕緣膜中形成圓柱孔之工程；及在前述圓柱孔形成電容器之工程，形成前述層間絕緣膜之工程係包含：在前述半導體基板上形成第1絕緣膜之工程；在前述第1絕緣膜上形成蝕刻速率比該第1絕緣膜更慢的第2絕緣膜之工程；在前述第2絕緣膜上形成蝕刻速率與該第2絕緣膜大致相同且收縮率比前述第2絕緣膜更小的第3絕緣膜之工程；及在前述第3絕緣膜上形成蝕刻速率比該第3絕緣膜更慢的第4絕緣膜之工程。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，形成前述圓柱孔的工程係包含：藉由各向異性蝕刻來形成貫通前述層間絕緣膜且成為前述圓柱孔的一部分的貫通孔之工程；及藉由各向同性蝕刻來蝕刻露出於前述貫通孔的前述層間絕緣膜之工程。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，使用各向異性乾蝕刻作為前述各向異性蝕刻，使用濕蝕刻作為前述各向同性蝕刻。
  4. 如申請專利範圍第1~3項中的任一項所記載之半 導體裝置的製造方法，其中，形成前述層間絕緣膜的工程係包含：在前述第4絕緣膜上形成蝕刻速率比前述第4絕緣膜更快且蝕刻速率比前述第3絕緣膜更慢的第5絕緣膜之工程。
  5. 如申請專利範圍第1~4項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第1絕緣膜的工程中，藉由形成BPSG膜來形成前述第1絕緣膜，在形成前述第2絕緣膜的工程中，藉由形成B及P的濃度比成為前述第1絕緣膜的前述BPSG膜更低的BPSG膜來形成前述第2絕緣膜。
  6. 如申請專利範圍第1~5項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第3絕緣膜的工程中，藉由形成電漿氧化膜來形成前述第3絕緣膜，在形成前述第4絕緣膜的工程中，藉由形成電漿氧化膜來形成前述第4絕緣膜。
  7. 如申請專利範圍第4項之半導體裝置的製造方法，其中，在形成前述第5絕緣膜的工程中，藉由形成電漿氧化膜來形成前述第5絕緣膜。
  8. 如申請專利範圍第1~7項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第4絕緣膜的工程中，以收縮率會比前述第2絕緣膜更小的方式形成前述第4絕緣膜。
  9. 如申請專利範圍第4~8項中的任一項所記載之半 導體裝置的製造方法，其中，在形成前述第5絕緣膜的工程中，以收縮率會比前述第2絕緣膜更小的方式形成前述第5絕緣膜。
  10. 如申請專利範圍第1~9項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第1絕緣膜的工程與形成前述第2絕緣膜的工程之間更包含第1斜坡工程，在前述第1斜坡工程中，以能夠從形成前述第1絕緣膜的氣體流量成為形成前述第2絕緣膜的氣體流量之方式使氣體流量變化。
  11. 如申請專利範圍第1~10項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第3絕緣膜的工程與形成前述第4絕緣膜的工程之間更包含第2斜坡工程，在第2斜坡工程中，以能夠從形成前述第3絕緣膜的氣體流量成為形成前述第4絕緣膜的氣體流量之方式使氣體流量變化。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，在前述第2斜坡工程中，以能夠從形成前述第3絕緣膜的RF功率的條件成為形成前述第4絕緣膜的RF功率的條件之方式使RF功率變化。
  13. 如申請專利範圍第4~12項中的任一項所記載之半導體裝置的製造方法，其中，在形成前述第4絕緣膜的工程與形成前述第5絕緣膜的工程之間更包含第3斜坡工 程，在前述第3斜坡工程中，以能夠從形成前述第4絕緣膜的氣體流量成為形成前述第5絕緣膜的氣體流量之方式使氣體流量變化。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中，在前述第3斜坡工程中，以能夠從形成前述第4絕緣膜的RF功率的條件成為形成前述第5絕緣膜的RF功率的條件之方式使RF功率變化。
  15. 如申請專利範圍第3~14項中的任一項所記載之半導體裝置的製造方法，其中，使用DHF作為進行前述濕蝕刻時的蝕刻液。
  16. 一種半導體裝置的製造方法，其特徵係具備：在半導體基板上形成層間絕緣膜之工程；及在前述層間絕緣膜中形成圓柱孔之工程，形成前述層間絕緣膜之工程係包含：在前述半導體基板上形成第1絕緣膜之工程；及在前述第1絕緣膜上形成具有與該第1絕緣膜大致相同的濕蝕刻速率且具有比前述第1絕緣膜的收縮率更小的收縮率的第2絕緣膜之工程，形成前述圓柱孔的工程係包含：將包含前述第1及第2絕緣膜的前述層間絕緣膜進行各向異性乾蝕刻之工程；及將藉由該各向異性乾蝕刻所露出的前述層間絕緣膜進行濕蝕刻之工程。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，在形成前述第1絕緣膜的工程中，藉由形成BPSG膜來形成前述第1絕緣膜，在形成前述第2絕緣膜的工程中，藉由形成電漿氧化膜來形成前述第2絕緣膜。
  18. 如申請專利範圍第16或17項之半導體裝置的製造方法，其中，更具備在前述圓柱孔形成電容器之工程。
  19. 如申請專利範圍第18項之半導體裝置的製造方法，其中，形成前述電容器的工程係包含：形成覆蓋前述圓柱孔的內面的下部電極之工程；在形成前述下部電極後，藉由濕蝕刻來除去前述層間絕緣膜之工程；形成覆蓋前述下部電極的表面的電容絕緣膜之工程；及形成覆蓋前述電容絕緣膜的表面的上部電極之工程。
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